「MOS gate」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

To improve reliability in a gate insulating film, and to improve the characteristics of a MOS transistor in a semiconductor integrated circuit device having a plurality of gate insulating films having a different film thickness.例文帳に追加

膜厚の異なる複数のゲート絶縁膜を備えた半導体集積回路装置において、ゲート絶縁膜の信頼性向上、ＭＯＳトランジスタの特性向上を図る。 - 特許庁

To provide a semiconductor device capable of reducing the gate length in a MOS transistor and reducing the resistance of the gate electrode, and a manufacturing method therefor.例文帳に追加

ＭＯＳトランジスタにおけるゲート長の短縮化並びにゲート電極の低抵抗化が可能な半導体装置およびその製造方法を提供することを目的とする。 - 特許庁

Moreover, a gate oxide film 8b of a MOS transistor concurrently formed on the Si substrate 1 with the EPROM, and a first gate film 8a of EPROM are simultaneously formed.例文帳に追加

また、ＥＰＲＯＭと共にＳｉ基板１の上に形成するＭＯＳトランジスタのゲート酸化膜８ｂとＥＰＲＯＭの第１ゲート膜８ａを同時に形成する。 - 特許庁

In the semiconductor device including an N-type MOS transistor 4a and a P-type MOS transistor 4b, a gate electrode 6b of the P-type MOS transistor 4b is configured, with polysilicon containing a P-type dopant as a main material, to contain an N-type dopant in the vicinity of an interface with at least a gate insulating film 5.例文帳に追加

Ｎ型ＭＯＳトランジスタ４ａとＰ型ＭＯＳトランジスタ４ｂを有する半導体装置において、Ｐ型ＭＯＳトランジスタ４ｂのゲート電極６ｂを、Ｐ型ドーパントを含有するポリシリコンを主材料とし、少なくともゲート絶縁膜５との界面近傍にＮ型ドーパントを含有するように構成する。 - 特許庁

The voltage control section 20 outputs bias voltage Vb2 which makes a variance amount of voltage between gate and source of Nch MOS transistors of a difference pair equal to the variance amount of voltage between gate and source of the Pch MOS transistor of the difference pair, to a gates of the Nch MOS transistors which are bias current sources of the Nch side.例文帳に追加

電圧制御部２０は差動対をなすＮｃｈ ＭＯＳトランジスタのゲート−ソース間電圧の変化量を、差動対をなすＰｃｈ ＭＯＳトランジスタのゲート−ソース間電圧の変化量と等しくするバイアス電圧Ｖｂ２をＮｃｈ側のバイアス電流源であるＮｃｈ ＭＯＳトランジスタのゲートに出力する。 - 特許庁

When the output voltage VO is larger than the second reference voltage VR2, an output voltage VG of the error amplifier AMP is supplied to the gate of the output MOS transistor MP, and in the other case, the partial voltage VG1 is supplied to the gate of the output MOS transistor MP so that the breakdown of the output MOS transistor due to overcurrents can be prevented.例文帳に追加

第２基準電圧ＶＲ２よりも出力電圧ＶＯが大きい場合に誤差増幅器ＡＭＰの出力電圧ＶＧを、逆の場合に分電圧ＶＧ１を出力ＭＯＳトランジスタＭＰのゲートに供給することで、出力ＭＯＳトランジスタの過電流による破壊を防止する。 - 特許庁

A signal obtained by logically inverting an input signal S101 of which H level potential is VDDL is connected with the gate of an N type MOS transistor 121, and the input signal S101 is shifted by a level shift part 106, and connected with the gate of a P type MOS transistor 111, and the source of the P type MOS transistor is connected with VDDH.例文帳に追加

Ｈレベルの電位がＶＤＤＬである入力信号Ｓ１０１を論理反転した信号をＮ型ＭＯＳトランジスタ１２１のゲートに接続し、入力信号Ｓ１０１をレベルシフト部１０６でシフトしてＰ型ＭＯＳトランジスタ１１１のゲートに接続し、Ｐ型ＭＯＳトランジスタのソースをＶＤＤＨに接続する。 - 特許庁

The current detection circuit 100 includes a wiring 2 connected to a MOS transistor 1 and forming a current path of a current I1 of the MOS transistor 1, a current detection MOS transistor 3 having a gate connected to the wiring 2 and passing a current I2 corresponding to the potential of the gate therethrough, and a current detector for detecting the current I2 flowing through the current detection MOS transistor 3.例文帳に追加

電流検出回路１００は、ＭＯＳトランジスタ１に接続され、ＭＯＳトランジスタ１の電流Ｉ１の電流経路を形成する配線２と、配線２にゲートが接続され、ゲートの電位に応じた電流Ｉ２を流す電流検出ＭＯＳトランジスタ３と、電流検出ＭＯＳトランジスタ３に流れる電流Ｉ２を検出する電流検出器と、を備える。 - 特許庁

When MOS transistors in the same shape are arranged like a matrix, an inside MOS transistor is used as the constant current cell U, and MOS transistors arranged in the surroundings are used as dummy transistors D and MOS capacity C, the gate electrode, the source electrode, and the drain electrode of each dummy transistor D are connected to the same metal wire as that of a gate electrode of the constant current cell U.例文帳に追加

同一形状のＭＯＳトランジスタをマトリクス状に配置し、内側のＭＯＳトランジスタを定電流セルＵとして用い、周囲に配置されたＭＯＳトランジスタをダミートランジスタＤ及びＭＯＳ容量Ｃとして用いるときに、ダミートランジスタＤのゲート電極、ソース電極及びドレイン電極を、定電流セルＵのゲート電極と同じメタル配線に接続する。 - 特許庁

A source follower circuit included in a solid-state imaging element in the contact type linear sensor has a depletion MOS transistor connected to a power supply potential and an enhancement MOS transistor connected to a ground potential, wherein a signal voltage passed through an amplifier circuit is applied to the gate electrode of the depletion MOS transistor and a selection signal is applied as a gate voltage of the depletion MOS transistor.例文帳に追加

密着型リニアセンサ内の固体撮像素子が有するソースフォロア回路について、電源電位に接続されたディプレッションＭＯＳトランジスタと、グランド電位に接続されたエンハンスメントＭＯＳトランジスタとを有し、ディプレッションＭＯＳトランジスタのゲート電極に増幅回路を経た信号電圧を印加し、ディプレッションＭＯＳトランジスタのゲート電圧に選択信号を印加する。 - 特許庁

The recessed gate electrodes include control gate electrodes 162t constituting gate electrodes of the MOS transistors and auxiliary gate electrodes 162i element-isolating the MOS transistors adjacent in the first direction.例文帳に追加

リセスゲート電極で分断された活性領域であって、リセスゲート電極の底面より浅い領域に形成されるＭＯＳトランジスタのソース／ドレイン領域とを備えた半導体装置であって、リセスゲート電極は、ＭＯＳトランジスタのゲート電極を構成する制御ゲート電極１６２ｔと、第１の方向に隣接するＭＯＳトランジスタを素子分離する補助ゲート電極１６２ｉで構成される。 - 特許庁

A bipolar transistor Q11 and a bipolar transistor Q12 form a current mirror circuit 11, a MOS transistor M11 is connected to the emitter terminal of the bipolar transistor Q11, and a MOS transistor 12 supplies a gate bias voltage to the MOS transistor 11.例文帳に追加

バイポーラトランジスタＱ１１およびバイポーラトランジスタＱ１２が、カレントミラー回路１１を形成し、ＭＯＳトランジスタＭ１１が、バイポーラトランジスタＱ１１のエミッタ端子に接続され、ＭＯＳトランジスタ１２が、ＭＯＳトランジスタ１１へゲートバイアス電圧を供給する。 - 特許庁

The semiconductor integrated circuit comprises a gate cell having a low threshold MOS for 3 or more-input logic gates 101, 105 or a gate cell having a threshold value MOS being high as a rule for 1- or 2-input logic gates 100, 102 or, 104.例文帳に追加

３入力以上の論理ゲート１０１，１０５については、低しきい値ＭＯＳで構成されたゲートセルを用い、１入力または２入力の論理ゲート１００，１０２，１０４については原則高しきい値ＭＯＳで構成されたゲートセルを用いる。 - 特許庁

After forming a LOCOS 2 for separating elements on a silicon substrate 1, and forming a MOS element 3, a gate of the MOS element 3, and a first polysilicon resistor 10a by selectively etching, a CVD oxide film 11 to become a gate part sidewall film 14 is formed.例文帳に追加

シリコン基板１上に素子分離用ロコス２を形成後、ＭＯＳ素子３、ＭＯＳ素子３のゲート部、及び第１のポリシリコン抵抗１０ａを選択的エッチングにより形成後、ゲート部サイドウォール膜１４となるＣＶＤ酸化膜１１を成膜する。 - 特許庁

To improve charge retention characteristics and to make a gate electrode low in resistance in a nonvolatile memory cell having a split gate structure wherein a MOS type transistor for nonvolatile storage using a charge accumulation film and a MOS transistor for selecting this are adjacent to each other.例文帳に追加

電荷蓄積膜を用いる不揮発性記憶用ＭＯＳ型トランジスタと、これを選択するＭＯＳ型トランジスタが隣接するスプリットゲート構造を有する不揮発性メモリセルにおいて、電荷保持特性を向上し、ゲート電極を低抵抗化する。 - 特許庁

Both ends of a current limiting resistor (R1) are connected to the back gate and drain, respectively, of the p-channel-type MOS transistor (M3), and both ends of a current limiting resistor (R2) are connected to the back gate and drain, respectively, of the p-channel-type MOS transistor (M4).例文帳に追加

Ｐチャネル型ＭＯＳトランジスタ（Ｍ３）のバックゲートとドレインに電流制限抵抗（Ｒ_１）の両端がそれぞれ接続され、Ｐチャネル型ＭＯＳトランジスタ（Ｍ４）のバックゲートとドレインに電流制限抵抗（Ｒ_２）の両端がそれぞれ接続されている。 - 特許庁

The semiconductor device 200 is a trench gate type semiconductor device in which the Schottky barrier diode and the power MOS are formed on the same substrate, wherein a Schottky range and a MOS range are alternately arranged using a trench gate 21 as a boundary.例文帳に追加

半導体装置２００は，ショットキバリアダイオードとパワーＭＯＳトランジスタとが同一基板上に形成されたトレンチゲート型半導体装置であり，ショットキ領域とＭＯＳ領域とがトレンチゲート２１を境界として交互に配置されている。 - 特許庁

To prevent diffusion of boron frame a p-type polysilicon film and penetration through a gate oxide film and to stabilize the characteristics of a P-channel MOS transistor, when polysilicon film is contained in the gate electrode of the P-channel MOS transistor and the polysilicon film coexists with a silicon nitride film.例文帳に追加

ＰＭＯＳのゲート電極７にｐ型ポリシリコン膜５が含まれ、かつ窒化シリコン膜１３と共存する場合に、該ｐ型ポリシリコン膜５からのホウ素の拡散やゲート酸化膜４の突抜けを防止し、ＰＭＯＳ特性を安定化させる。 - 特許庁

A second conducting pattern formed in a cell array region and an MOS transistor region, a dielectric film 11 and a first conducting pattern are continuously patterned, and a gate pattern of a cell transistor and a gate pattern of an MOS transistor are simultaneously formed.例文帳に追加

セルアレー領域及びＭＯＳトランジスタ領域に形成された第２導電膜パターン、誘電体膜１１及び第１導電膜パターンを連続的にパタニングしてセルトランジスタのゲートパターン及びＭＯＳトランジスタのゲートパターンを同時に形成する。 - 特許庁

Reliability improvement of the gate insulating film and the threshold control of the MOS transistor are performed in a single step, by utilizing a change in fixed charges caused by the nitrization of the gate insulating film for controlling the threshold of the MOS transistor.例文帳に追加

ＭＯＳトランジスタのしきい値制御の為に、ゲート絶縁膜への窒化処理による固定電荷の変動を利用する事により、ゲート絶縁膜の信頼性向上と、ＭＯＳトランジスタのしきい値制御を一つの工程で兼ねる事が出来るようにする。 - 特許庁

In a DRAM, bit lines/BL, BL are connected respectively to gates of N-channel MOS transistors 17, 18 of a read-gate 15, write-data bit lines WDL,/WDL are connected respectively to gates of N-channel MOS transistors 23, 24 of a write-gate 16.例文帳に追加

ＤＲＡＭにおいて、リードゲート１５のＮチャネルＭＯＳトランジスタ１７，１８のゲートにそれぞれビット線／ＢＬ,ＢＬを接続し、ライトゲート１６のＮチャネルＭＯＳトランジスタ２３，２４のゲートにそれぞれライトデータ線ＷＤＬ，／ＷＤＬを接続する。 - 特許庁

An output of the differential amplifier circuit 32 is given to P-channel MOS transistors(TRs) in the output circuit 44 as their gate potential and an output of the differential amplifier circuit 34 is given to N-channel MOS TRs in the output circuit 44 as their gate potential.例文帳に追加

差動増幅回路３２の出力は出力回路４４中のＰチャネルＭＯＳトランジスタのゲート電位として与えられ、差動増幅回路３４の出力は出力回路４４中のＮチャネルＭＯＳトランジスタのゲート電位として与えられる。 - 特許庁

The maximum value of a gate voltage impressing between a well terminal Vb and a gate terminal Vg of the MOS type varactor element 3 is made lower than that of the gate voltage impressing to the n-channel transistor 1 and the p-channel transistor 2.例文帳に追加

また、ＭＯＳ型バラクタ素子３のウエル端子Ｖｂとゲート端子Ｖｇとの間に印加するゲート電圧の最大値を、Ｎチャネルトランジスタ１及びＰチャネルトランジスタ２に印加するゲート電圧の最大値よりも低くする。 - 特許庁

The gate drive circuit reduces a gate voltage of the MOS transistor with increasing voltage of the first power line, and approximates the gate voltage to a voltage of the third power line with decreasing voltage of the first power line.例文帳に追加

ゲート駆動回路は第１の電源ラインの電圧上昇に応じて前記ＭＯＳトランジスタのゲート電圧を低下させ、第１の電源ラインの電圧低下に応じてゲート電圧を第３の電源ラインの電圧に近づける。 - 特許庁

To provide a method for manufacturing a trench gate MOS element by which a physical damage of a trench gate oxide is prevented to improve characteristics of leakage current and dielectric breakdown of an element.例文帳に追加

本発明は、トレンチゲート酸化膜（trench gate oxide）の物理的な損傷を防止して素子の絶縁破壊及び漏洩電流の特性を向上させることができるトレンチゲートＭＯＳ素子の製造方法を提供するためのものである。 - 特許庁

A dummy gate insulating film 2 is removed, an insulating film with a high dielectric constant is deposited as a gate insulating film, and the second groove section 11 is filled with a conductor material for forming the gate electrode of the MOS transistor.例文帳に追加

そして、ダミーゲート絶縁膜２を除去し高誘電率の絶縁膜をゲート絶縁膜として被着させ、上記第２の溝部１１に導電体材料を充填しＭＯＳトランジスタのゲート電極を形成する。 - 特許庁

The shunt circuit 1 with a malfunction-preventing function also includes: a filter circuit provided between a low-voltage supply voltage and a GND; and a malfunction preventing circuit 3 having a MOS transistor M1 controlling the gate potential of the shunt circuit 1 with constant voltage generated by the filter circuit as an input and an N-channel MOS transistor M2 stopping the M1 from functioning in the power-off state.例文帳に追加

同時に低圧電源電圧とGND間にフィルタ回路と、フィルタ回路によって生成された定電圧を入力とし、シャント回路１のゲート電位を制御するMOSトランジスタM1と電源オフ時にM1の機能を止めるNチャネルMOSトランジスタM2とを有する誤動作防止回路３とを備えた誤動作防止機能付きシャント回路１。 - 特許庁

The gate of the N channel MOS transistor M1 receives the RF signal, the gates of the N channel MOS transistors M2, M3 receive a local oscillation signal, drain currents of the N channel MOS transistors M2, M3 are outputted to the drain of the N channel MOS transistor M1.例文帳に追加

ＮチャネルＭＯＳトランジスタＭ１のゲートにＲＦ信号が入力され、ＮチャネルＭＯＳトランジスタＭ２及びＮチャネルＭＯＳトランジスタＭ３のゲートに局発信号が入力され、ＮチャネルＭＯＳトランジスタＭ２及びＮチャネルＭＯＳトランジスタＭ３のドレイン電流がＮチャネルＭＯＳトランジスタＭ１のドレインに出力される。 - 特許庁

A differential pair circuit in use is characterized by that a pair of MOS transistors(TRs) which perform switching operation are included and when the same gate voltages is applied to a pair of MOS TRs M1 and M2, the drain current of one MOS TR M1 is larger than the drain current of the other MOS TR M2.例文帳に追加

本発明は、スイッチング動作を行う１対のＭＯＳトランジスタ含み、同じゲート電圧を１対のＭＯＳトランジスタＭ１，Ｍ２に印加した場合、一方のＭＯＳトランジスタＭ１のドレイン電流を、他方のＭＯＳトランジスタＭ２のドレイン電流より多く流れるように構成したことを特徴とする差動対回路を用いている。 - 特許庁

To bury and form a low-resistance gate electrode by a simple method when a MOS transistor is subjected to ultra fining.例文帳に追加

ＭＯＳトランジスタが超微細化した場合に低抵抗のゲート電極を簡便な方法で埋込み形成できるようにする。 - 特許庁

An output of the potential detecting section 51 is given to a gate of a N channel MOS transistor 66 through a level converting circuit 62.例文帳に追加

電位検知部５１の出力は、レベル変換回路６２を経由してＮチャネルＭＯＳトランジスタ６６のゲートに与えられる。 - 特許庁

To provide a semiconductor device which has a high performance MOS transistor formed by using a damascene gate process, and a manufacturing method thereof.例文帳に追加

ダマシンゲートプロセスを用いて特性の高いＭＯＳトランジスタを形成半導体装置及びその製造方法を提供する。 - 特許庁

To provide a manufacturing method of MOS transistors that are formed together with a capacitor and have gate insulating films of which thicknesses are different from each other.例文帳に追加

キャパシタと同時に形成するゲート絶縁膜の厚さが互いに異なるＭＯＳトランジスタの製造方法が開示される。 - 特許庁

To provide a gate drive circuit capable of turning off an MOS-FET, without fail, without adding a complex configuration.例文帳に追加

ＭＯＳ−ＦＥＴを確実にオフさせることができ、かつ、複雑な構成を追加することのない、ゲート駆動回路を提供する。 - 特許庁

An upper drain MOS gate device has a drain 17 in an uppermost part of a semiconductor die and a source 20 at a bottom of a die substrate.例文帳に追加

上部ドレインＭＯＳゲートデバイスは、半導体ダイの最上部にドレイン１７を有し、ダイ基板の底部にソース２０を有する。 - 特許庁

The thickness of the location of the insulating film is set to be larger than that of the thin film of the gate oxide film forming an MOS structure and contributing to conduction.例文帳に追加

この箇所の絶縁膜の厚さを、ＭＯＳ構造を形成し導電に寄与するゲート酸化膜の薄膜より厚くした。 - 特許庁

In a third P-channel MOS transistor P3, a first node ND1 is connected to a drain and a gate is connected to the drain.例文帳に追加

第３のＰチャネルＭＯＳトランジスタＰ３は、第１ノードＮＤ１とドレインが接続され、ゲートが当該ドレインと接続される。 - 特許庁

To suppress an outbreak of a dishing phenomenon not only in a region between ring gate type MOS transistors but also in a region in a ring.例文帳に追加

リングゲート型ＭＯＳトランジスタ間の領域だけでなく、リング内の領域においてもディッシング現象の発生を抑止する。 - 特許庁

To provide a U-gate transistor that prevents a short channel effect which becomes a main restriction factor when an MOS transistor is miniaturized.例文帳に追加

ＭＯＳトランジスタを小型化する場合に主な制約要因となる短チャネル効果を抑制できるＵゲートトランジスタを提供する。 - 特許庁

To provide a high-performance, long-life MOS semiconductor having a gate oxide film of desired thickness at a desired position.例文帳に追加

所望の位置に所望の厚さのゲート酸化膜を有する、高性能かつ長寿命のＭＯＳ型半導体を提供すること。 - 特許庁

A gate boosting circuit 42 supplying voltage commonly to gates and drains of a MOS switch Q_Si of each word line.例文帳に追加

各ワード線のＭＯＳスイッチＱ_Ｓｉのゲート及びドレインに共通に電圧を供給するゲート昇圧回路４２を設ける。 - 特許庁

Accordingly, even when the antenna ratio is large, the gate oxide film of the MOS transistors 1 and 4 will never get damaged during the plasma process.例文帳に追加

したがって、アンテナ比が大きい場合でも、プラズマプロセス中にＭＯＳトランジスタ１，４のゲート酸化膜がダメージを受けることがない。 - 特許庁

The subsequent gate-forming process is implemented by the same process as a MOS transistor forming process other than DMOS.例文帳に追加

これにより、その後のゲート形成工程は、ＤＭＯＳ以外の他のＭＯＳトランジスタ形成工程と同一工程で達成する。 - 特許庁

The Vg-Id characteristics of the gate insulating film 12 of the first MOS transistor becomes satisfactory suppressing dispersion in threshold voltage.例文帳に追加

第１ＭＯＳトランジスタのゲート絶縁膜１２のＶｇ−Ｉｄ特性が良好となりしきい値電圧のばらつきが抑制される。 - 特許庁

The power supply VSS is connected to a source of an N-type MOS transistor Q4, the power supply VDD is connected to its gate and the node GP is connected to its drain.例文帳に追加

Ｎ型ＭＯＳトランジスタＱ４のソースに電源ＶＳＳを、ゲートに電源ＶＤＤを、ドレインにノードＧＰを接続する。 - 特許庁