「outB」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The LC tank section is disposed between the driver section 11 and the clock outputs OUT, OUTB.例文帳に追加

ＬＣタンク部は、ドライバ部１１とクロック出力ＯＵＴ及びＯＵＴＢとの間に配置される。 - 特許庁

The tank circuit 3 is connected in parallel between an output node OUTT and an output node OUTB.例文帳に追加

タンク回路３は、出力ノードＯＵＴＴと出力ノードＯＵＴＢとの間に並列に接続される。 - 特許庁

The buffer circuit 3 outputs the signals held by the latch circuit 2 as output data OUT and OUTB.例文帳に追加

バッファ回路３は、ラッチ回路２により保持された信号を出力データＯＵＴ及びＯＵＴＢとして出力する。 - 特許庁

When SWb2 is closed, a video signal applied to INb2 is outputted from an output terminal OUTb as well.例文帳に追加

また、ＳＷｂ２が閉じるとＩＮｂ２に印加されている映像信号が、同様に、出力端子ＯＵＴｂから出力される。 - 特許庁

Gate terminals of the p-type MIS transistors M3 and M4 are directly connected to the output nodes OUTT and OUTB, respectively.例文帳に追加

ｐ型ＭＩＳトランジスタＭ３及びＭ４のゲート端子は、それぞれ出力ノードＯＵＴＴ及びＯＵＴＢと直接的に接続される。 - 特許庁

The capacitance value of the fixed capacitance which is generated between the the resonance nodes OUT, OUTB is reduced by negative impedance taken by the negative impedance circuit 13.例文帳に追加

共振ノード間に生じている固定容量の容量値が負性インピーダンス回路が呈する負性インピーダンスによって低減される。 - 特許庁

The inverter 1 has an n-type MIS transistor M1 and a p-type MIS transistor M3 whose drains are connected to the output node OUTB.例文帳に追加

インバータ１は、ドレインが出力ノードＯＵＴＢに接続されたｎ型ＭＩＳトランジスタＭ１及びｐ型ＭＩＳトランジスタＭ３を有する。 - 特許庁

To the two nodes OUT/OUTB of the latch circuit, the gate/drain of a charging transistor are connected respectively, and its source is connected to the input terminal INB of the latch circuit.例文帳に追加

そのラッチ回路の２つの節点ＯＵＴ／ＯＵＴＢにゲート／ドレインを各々接続し、ソースをラッチ回路の入力端子ＩＮＢと接続する。 - 特許庁

When each potential of the nodes OUT/OUTB reverses, the charging transistor NC is automatically cut off, and through current from VDD3 to VDD is suppressed.例文帳に追加

節点ＯＵＴ／ＯＵＴＢの電位が反転すると充電トランジスタＮＣは自動的に非導通状態となり、ＶＤＤ３からＶＤＤへの貫通電流が抑制される。 - 特許庁

The fixed capacitance is represented by floating capacitance generated between the resonance node OUT and ground potential and between the resonance node OUTB and the ground potential.例文帳に追加

固定容量は、共振ノードＯＵＴと接地電位との間及び共振ノードＯＵＴＢと接地電位との間のそれぞれに生じている浮遊容量で代表される。 - 特許庁

The driver section 11 outputs at least non-inverted outputs of input clock signals from clock inputs IN, INB to clock outputs OUT, OUTB, respectively.例文帳に追加

ドライバ部１１は、クロック入力ＩＮ及びＩＮＢからの入力クロック信号の少なくとも正転出力を、それぞれクロック出力ＯＵＴ及びＯＵＴＢへ出力する。 - 特許庁

A voltage level conversion circuit 14 converts input signals A, B having amplitude of VSW-VSS to signals OUTA, OUTB in which its low level side VSS is transited to a lower level VBB.例文帳に追加

電圧レベル変換回路１４は、ＶＳＷ−ＶＳＳなる振幅を持つ入力信号Ａ，Ｂを、その低レベル側ＶＳＳをより低レベルＶＢＢに遷移した信号ＯＵＴＡ，ＯＵＴＢに変換する。 - 特許庁

The level conversion section 3 receives an output voltage of the current voltage conversion section 2, converts the voltage level into an ECL level on the basis of a positive power supply and outputs the converted level from differential output terminals OUT and OUTB.例文帳に追加

レベル変換部３は、電流電圧変換部２の出力電圧を受け、正電源を基準とするＥＣＬレベルに電圧レベルをレベル変換して、差動出力端子ＯＵＴおよびＯＵＴＢから出力する。 - 特許庁

When a signal to be applied to an input terminal IN changes from a high level to a low level, the potential of the node OUTB at the low level passes through the charging transistor NC, and charging is performed by VDD of low source voltage.例文帳に追加

入力端子ＩＮに印加される信号がハイレベルからロウレベルに変化すると、ロウレベルにある節点ＯＵＴＢの電位は充電トランジスタＮＣを経由して低電源のＶＤＤにより充電される。 - 特許庁

The load unit is coupled between the input stage and a second power voltage, and configured to output a differential output signal "out", "outb" based on differentially amplifying of the first phase signal and the at least two phase signals.例文帳に追加

負荷部は、前記入力端と第２電源電圧との間に連結され、前記第１位相信号と前記少なくとも２つの位相信号とを差動増幅した差動出力信号（ｏｕｔ，ｏｕｔｂ）を出力する。 - 特許庁

Further, the level shifter 3b outputs, from an output terminal OUTB, a sampling pulse with a beginning end equal to the beginning end of the pulse inputted to the input terminal IN and a terminal equal to the beginning end of the pulse inputted to the enable terminal EN.例文帳に追加

そして、レベルシフタ３ｂは、入力端子ＩＮに入力されたパルスの始端を始端とし、イネーブル端子ＥＮに入力されたパルスの始端を終端とするサンプリングパルスを出力端子ＯＵＴＢから出力する。 - 特許庁

Gate terminals of the n-type MIS transistors M1 and M2 are connected to the output node OUTT and OUTB through coupling capacitors CG1 and CG2, respectively, and a bias voltage VBIAS is applied through resistors RG1 and RG2.例文帳に追加

ｎ型ＭＩＳトランジスタＭ１及びＭ２のゲート端子は、それぞれ結合容量ＣＧ１及びＣＧ２を介して出力ノードＯＵＴＴ及びＯＵＴＢと接続され、抵抗ＣＧ１及びＣＧ２を介してバイアス電圧ＶＢＩＡＳが印加される。 - 特許庁

The analog circuit 14 receives a set of digital signals TCK 1-n and is operative in each processing cycle to generate one or more analog signals OUTA, OUTB in response to the received digital signals TCK 1-n.例文帳に追加

アナログ回路１４は、１組のディジタル信号ＴＣＫ１−ｎを受信しこの受信したディジタル信号ＴＣＫ１−ｎに応じて１またはそれ以上のアナログ信号ＯＵＴＡ，ＯＵＴＢを生成すべく、各処理サイクル内で動作可能である。 - 特許庁

In this switch circuit, when SWb1 is closed, a video signal applied to INb1 is outputted from an output terminal OUTb through the collector of a transistor(TR) Qb1, the emitter of the TR Qb1, the base of a TR Qb2, the emitter of the TR Qb2, and the base of a TR Qb5 in this order.例文帳に追加

ＳＷｂ１が閉じるとＩＮｂ１に印加されている映像信号が、トランジスタＱｂ１のコレクタ⇒トランジスタＱｂ１のエミッタ⇒トランジスタＱｂ２のベース⇒トランジスタＱｂ２のエミッタ⇒トランジスタＱｂ５のベースを介して、出力端子ＯＵＴｂから出力される。 - 特許庁

The semiconductor integrated circuit 10 is provided with a level converting circuit 11 for shifting voltage levels of input signals IN, INB and outputting the signals, and a differential amplifier circuit 12 operating on the basis of output signals OUT, OUTB of the circuit 11.例文帳に追加

半導体集積回路１０には、入力信号ＩＮ，ＩＮＢの電圧レベルをレベルシフトして出力するレベル変換回路１１と、該レベル変換回路１１の出力信号ＯＵＴ，ＯＵＴＢに基づいて動作する差動増幅回路１２とが設けられている。 - 特許庁

The level shifter circuit with a latch function 4d level-shifts an input signal IN and an inverting input signal INB to an output signal OUT and an inverting output signal OUTB and maintains the input signal IN and the inverting input signal INB according to a latch signal LS.例文帳に追加

本発明のラッチ機能付きレベルシフタ回路４ｄは、入力信号ＩＮ・反転入力信号ＩＮＢを出力信号ＯＵＴ・反転出力信号ＯＵＴＢにレベルシフトするとともに、ラッチ信号ＬＳに基づいて、入力信号ＩＮ・反転入力信号ＩＮＢを保持する。 - 特許庁

In this differential tri-state generation method, the same current is respectively energized from a current source 2 to a P channel MOSFET P3, an N channel MOSFFT N3, the P channel MOSFET P4 and the N channel MOSFET N4 and high impedance is generated between output terminals OUTA and OUTB.例文帳に追加

電流源２からＰチャンネルＭＯＳＦＥＴ Ｐ３及びＮチャンネルＭＯＳＦＥＴ Ｎ３と、ＰチャンネルＭＯＳＦＥＴ Ｐ４及びＮチャンネルＭＯＳＦＥＴ Ｎ４とにそれぞれ同一の電流を通電して出力端ＯＵＴＡ、ＯＵＴＢ間に高インピーダンスを発生する。 - 特許庁

The voltage controlled oscillator is provided with: a differential negative conductance generation circuit 11 having resonance nodes OUT, OUTB for differential outputs; a differential resonance circuit 10 in which variable capacitance whose capacitance value is controlled by voltage control and inductance are connected in parallel; and a differential negative impedance circuit 13.例文帳に追加

差動出力用の共振ノードＯＵＴ，ＯＵＴＢを有する差動型の負性コンダクタンス発生回路１１と、容量値が電圧制御によって制御される可変容量とインダクタンスとが並列接続された差動型の共振回路１０と、差動型の負性インピーダンス回路１３とを備える。 - 特許庁

A serial data generation section 33 generates serial data OutA, OutB by performing serial conversion on the first and second expanded parallel data received via a selector 32 with a clock Clk of a PLL circuit 2 as a reference, further generates serial data OutC delayed from one data item for a single-unit term, and generates serial data OutS for an output by mixing the generated three serial data items.例文帳に追加

シリアルデータ生成部３３は，ＰＬＬ回路２のクロックＣｌｋを基準に，セレクタ部３２を介して受信した第１および第２の伸張パラレルデータをシリアル変換してシリアルデータＯｕｔＡ，ＯｕｔＢを生成し，さらに一方のデータから１単位周期遅延させたシリアルデータＯｕｔＣを生成し，生成した３つのシリアルデータをミキシングして出力用のシリアルデータＯｕｔＳを生成する。 - 特許庁

Also, by maintaining the state of conducting the P channel MOSFET P4 and the N channel MOSFET N3, not conducting the P channel MOSFET P3 and the N channel MOSFET N4 and energizing terminating resistors RT1 and RT2, or generating the opposite, 0 state or 1 state is generated between the output terminals OUTA and OUTB.例文帳に追加

また、ＰチャンネルＭＯＳＦＥＴ Ｐ４とＮチャンネルＭＯＳＦＥＴ Ｎ３とを導通させた状態を維持し、ＰチャンネルＭＯＳＦＥＴ Ｐ３とＮチャンネルＭＯＳＦＥＴ Ｎ４とを非導通にして終端抵抗ＲＴ１、ＲＴ２に通電することにより、又はその逆を生じさせることにより、出力端ＯＵＴＡ、ＯＵＴＢ間に０状態又は１状態を発生する。 - 特許庁