「activation bit」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

First precharge circuits PR0-PR7 precharge bit-line pairs in response to the activation of precharge signals.例文帳に追加

第１のプリチャージ回路ＰＲ０〜ＰＲ７は、プリチャージ信号の活性化に応じてビット線対をプリチャージする。 - 特許庁

An equalizing circuit connects a pair of bit lines each other, while connects the pair of bit lines to a pre-charge voltage line, in response to activation of an equalization control signal.例文帳に追加

イコライズ回路は、イコライズ制御信号の活性化に応答して、ビット線対を相互に接続するとともにビット線対をプリチャージ電圧線に接続する。 - 特許庁

Thereby, the time from activation of a word line by a signal WLT to the activation of a sense amplifier can be set longer than normal, and minute leakage of bit line can be detected.例文帳に追加

信号ＷＬＴによるワード線の活性化からセンスアンプ活性化までの時間を通常よりも長くすることができ、ビット線の微小リークを検出することができる。 - 特許庁

A decoder circuit generates a decoding pulse DP for which an activation period is set according to an n-bit video signal.例文帳に追加

デコード回路は、ｎビットの映像信号に応じて活性化期間が設定されるデコードパルスＤＰを生成する。 - 特許庁

A latch for amplifying data on a bit line is activated simultaneously in accordance with activation of a first activating signal.例文帳に追加

ビット線上のデータを増幅するラッチは、第１活性化信号の活性化に応じて同時に活性化される。 - 特許庁

An inverter 15 for adjusting a bit line potential level is provided in common for a plurality of pairs of bit line, and sets a potential level of bit line of one side and a potential level of a bit line of the other side out of each pair of bit line to a complementary level in an activation period of a reset signal.例文帳に追加

ビット線電位レベル調整用インバータ１５は、複数のビット線対に対して共通に設けられ、リセット信号の活性期間中において、各ビット線対のうちの一方のビット線の電位と他方のビット線の電位レベルを互いに相補レベルに設定する。 - 特許庁

An arrow 150 shows that a bit line pre-charge and column selecting operation 136 is transferred from the activation command to the pre-active command.例文帳に追加

矢印１５０は、ビット線プレチャージ及びカラム選択動作１３６が、アクティベートコマンドからプレアクティブコマンドに移動されることを示す。 - 特許庁

When configured to detect a switch activation, the microprocessor transmits a bit within a period that includes a debounce time interval.例文帳に追加

スイッチ起動を検出するように構成された場合、マイクロプロセッサは、デバウンス時間間隔を含む期間内にビットを送信する。 - 特許庁

Selection of a write column is performed in the non- activation state of the sense amplifier 3, write data are written in the pair of bit lines BLt/BLc belonging to a selected column when the sense amplifier 3 is in a non-activation state.例文帳に追加

そして、書き込みカラムの選択をセンスアンプ３が非活性状態のときに行い、書き込みデータを選択されたカラムに属するビット線対BLt/BLcに、センスアンプ３が非活性状態のときに書き込む。 - 特許庁

During from this time to detection of transition of the next address by the reset control section 20, all reset transistors 2 hold an activation state, and reset bit lines BL0-BLn and dummy bit lines BLG.例文帳に追加

このときから、リセット制御部２０が次のアドレスの遷移を検出するまでの間、すべてのリセットトランジスタ２は活性化状態を保ち、ビット線ＢＬ０〜ＢＬｎ及びダミービット線ＢＬＧのリセットを行う。 - 特許庁

Thereby, drop of internal power source voltage caused by discharge of bit line electric charges in a sense amplifier activation initial period is suppressed, while re-writing operation in a sense amplifier activation post period can be performed at high speed.例文帳に追加

これによりセンスアンプ活性初期におけるビット線電荷の放電に起因する内部電源電圧の降下を抑制されると共に、センスアンプ活性後期における再書き込み動作の高速化が可能となる。 - 特許庁

A semiconductor storage device comprises: bit lines (BIT/BITB); a memory element (memory cell or local sense amplifier) connected to the bit lines; and a precharge circuit for applying a predetermined voltage (VDD) to the bit lines for a predetermined period (PRE=L) immediately before the memory element is set to an active state by activation of a word line (WL=H).例文帳に追加

ビット線（ＢＩＴ／ＢＩＴＢ）と、前記ビット線に接続されるメモリ要素（メモリセルまたはローカルセンスアンプ）と、ワード線が活性化（ＷＬ＝Ｈ）されることにより前記メモリ要素がアクティブ状態とされる直前の所定期間（ＰＲＥ＝Ｌ）だけ前記ビット線に所定電圧（ＶＤＤ）を印加するプリチャージ回路と、を有する。 - 特許庁

Transfer transistors TT0, TT1 of each memory cell connect a memory node of the data storage circuit to a corresponding bit line from among a plurality of bit lines BL, /BL in response to activation of a corresponding word line from among a plurality of word lines WLs.例文帳に追加

各メモリセルの転送トランジスタＴＴ０、ＴＴ１は、複数のワード線ＷＬのうち対応するワード線の活性化に応答して、データ記憶回路の記憶ノードを複数のビット線ＢＬ、／ＢＬのうち対応するビット線に接続する。 - 特許庁

Pre-charge operation can be completed by a non-activation time τB of a sense amplifier and an equalizing time τC of a pair of bit lines, so that a pre-charge period can be shortened.例文帳に追加

プリチャージ動作を、センスアンプの非活性化時間τＢおよびビット線対のイコライズ時間τＣのみで完了させることができ、プリチャージ期間の短縮を図ることができる。 - 特許庁

The data output buffer block outputs the fail code to the outside through an input/output pin synchronizing with a read enable-signal during an activation section of a fail bit read instruction signal.例文帳に追加

データ出力バッファブロックはフェイルビット読み出し命令信号の活性化区間の間、前記フェイルコードを読み出しイネーブル信号に同期して、入出力ピンを通じて外部に出力する。 - 特許庁

The timing generation circuit includes a timing selection circuit for selecting a timing with a predetermined sequence from among timings in which each of bit line signals in the plurality of bit lines changes, and generates an activation timing for activating the plurality of sense amplifiers based on the selected timing.例文帳に追加

前記タイミング生成回路は、前記複数のビット線における各ビット線信号が変化するタイミングの中から予め定められた順番のタイミングを選択するタイミング選択回路を有し、選択されたタイミングに基づいて、前記複数のセンスアンプを活性化する活性化タイミングを生成する。 - 特許庁

An input/output circuit group 15 controlled to activation and inactivation and a bit line pre-charge voltage generating circuit 18 being always active are connected to the second internal power source voltage generating circuit 12.例文帳に追加

第２の内部電源電圧生成回路１２は活性と非活性とに制御される入出力回路群１５と常時活性のビット線プリチャージ電圧発生回路１８が接続されている。 - 特許庁

A refresh-array activation signal (RFACT) is activated conforming to refresh-request (PHY) and a specific address bit (QAD<11> or QAD<11:10>) of a refresh-address (QAD<11:0>).例文帳に追加

リフレッシュ要求（ＰＨＹ）とリフレッシュアドレス（ＱＡＤ＜１１：０＞）の特定のアドレスビット（ＱＡＤ＜１１＞またはＱＡＤ＜１１：１０＞）とに従ってリフレッシュアレイ活性化信号（ＲＦＡＣＴ）を活性化する。 - 特許庁

To reduce the power consumption required for precharging the bit line by dividing the word line by one bit or a plurality of bits to provide the local word lines, providing a sense amplifier to each block divided and the shortening the activation time of local word lines by non-activating the local word lines for each block based on the sense end signal.例文帳に追加

ワード線を１または複数ビット単位に分割してローカルワード線とし、分割したブロック毎にセンスアンプを設け、センス終了信号に基づいてブロック毎にローカルワード線を非活性化することで、ローカルワード線の活性化時間を短縮し、これによりビット線プリチャージに要する消費電力を低減する。 - 特許庁

A shield line SL is wired between both bit lines BL, BLb of the ferroelectric memory device and the potential of the shield line SL is lowered before rise (activation) of a selected plate line PL<0>, so that the potential of the bit lines BL, BLb is lowered and voltage to be applied to a ferroelectric capacitor is increased correspondingly to the drop of the potential.例文帳に追加

強誘電体メモリ装置のビット線ＢＬ、ＢＬｂ間にシールド線ＳＬを設け、選択プレート線ＰＬ＜０＞の立ち上がり（活性化）の前にシールド線ＳＬの電位を下げることにより、ビット線ＢＬ、ＢＬｂの電位が低下し、これに対応して強誘電体キャパシタに印加される電圧が上昇する。 - 特許庁

As at least, two dummy cells 4 out of a plurality of dummy cells 4 are selected simultaneously when a main row address signal is made a low level, an input current flowing into the dummy bit line sense amplifier 5 can be increased more than conventional one, the dummy bit line sense amplifier 5 is operated at high speed, and activation timing of the sense amplifier 2 is made fast.例文帳に追加

メインローアドレス信号をローレベルにするときは複数のダミーセル４のうち少なくとも２個のダミーセル４を同時に選択するようにしたため、ダミービット線センスアンプ５に流れる入力電流を従来よりも増やすことができ、ダミービット線センスアンプ５が高速動作して、センスアンプ２の活性化タイミングが速まる。 - 特許庁

The switching devices can be connected between an adjacent one of the word lines and a selected one of the bit lines of an adjacent one of the bit line structures for selective electrical conduction therebetween upon activation by the adjacent one of the word lines.例文帳に追加

スイッチング・デバイスは、隣接する１つのワード線と、隣接する１つのビット線構造のビット線の選択された１つのビット線との間に、当該隣接する１つのワード線によって活性化された際に、ワード線とビット線との間で選択的に電気伝導をもたらすために接続されることが可能である。 - 特許庁

In this semiconductor memory, read-out of data is performed by conducting selectively nodes of memory cells MC (MC11-MCij) to bit lines (B1-Bi) and /B (/B1-/Bi) by activation of word lines (W1-Wj).例文帳に追加

この半導体メモリは、ワード線Ｗ（Ｗ１〜Ｗｊ）の活性によってメモリセルＭＣ（ＭＣ１１〜ＭＣｉｊ）のノードが選択的にビット線Ｂ（Ｂ１〜Ｂｉ）及び／Ｂ（／Ｂ１〜／Ｂｉ）に導通されることでデータの読み出しが行われる。 - 特許庁

A bit line load controller 13 of an SRAM generates control signals ϕA, ϕB in response to internal read/write signal int/WE, internal chip selection signal int/CS and a word line activation signal WLE.例文帳に追加

ＳＲＡＭのビット線負荷制御回路１３は、内部読出／書込制御信号ｉｎｔ／ＷＥ、内部チップ選択信号ｉｎｔ／ＣＳおよびワード線活性化信号ＷＬＥに応答して、制御信号φＡ，φＢを生成する。 - 特許庁

All bit lines BL in one word line WL are opened by logical combination of a column activation signal CAS and a test mode signal TM, a test data pattern is written simultaneously in all cells in the word line ML.例文帳に追加

本発明では、１つのワード線ＷＬにおける全ビット線ＢＬを、カラム活性化信号ＣＡＳと試験モード信号ＴＭとの論理的な組み合わせにより開いて、該ワード線ＷＬにおける全セルにテストデータパターンを同時に書き込む。 - 特許庁

In a buried bit line type flash memory arranged such that a bit line 5 functioning as source-drain formed by implanting impurity ions into a semiconductor substrate 1 intersects a word line 7 functioning as a gate electrode, a three layer structure ONO film 6 of silicon oxide film/silicon nitride film/silicon oxide film is formed after impurity ions for forming the bit line 5 are implanted and annealing for activation is performed.例文帳に追加

半導体基板１に不純物がイオン注入されて形成されたソース／ドレインとして機能するビットライン５と、ゲート電極として機能するワードライン７とが交差する構成の埋め込みビットライン型フラッシュメモリにおいて、ビットライン５を形成するための不純物のイオン注入及びその活性化のためのアニール処理を行った後に、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる３層構造のＯＮＯ膜６を成膜する。 - 特許庁

The activation signal is generated by selecting one of a plurality of dummy bit lines 34a, 35b, 35c in which the number of dummy cells 32 for extracting electric charges being connected differs depending on distance between the memory cell from which read-out is performed and the sense amplifier when data is read out.例文帳に追加

データを読み出す際、読み出しを行なうメモリセルとセンスアンプとの距離によって、接続されている電荷引き抜き用のダミーセル３２の数が異なる複数のダミービット線３５ａ、３５ｂ、３５ｃのうち１つを選択することによって活性化信号を生成する。 - 特許庁

Also, the microcomputer for the putout control confirms the input of the fetch signals by confirming the bit of an external interruption request register, receives the putout activation command when the input of the fetch signals is confirmed, and performs the check processing of the detection signals of the clear switch.例文帳に追加

また、払出制御用マイクロコンピュータは、外部割込要求レジスタのビットを確認することによって取込信号の入力を確認し、取込信号の入力が確認されたときに払出起動コマンドを受信し、クリアスイッチの検出信号のチェック処理を行なう。 - 特許庁

The bitline and the sense amplifier are selectively connected to a logic input circuit by the bitline pair, moreover, the bit line pair is constituted so that it connects the true bitline and the complementary bitline before wordline activation related to a cell selected for writing operation.例文帳に追加

ビットスイッチ対は、ビットラインおよび前記センス増幅器を論理入力回路に選択的に結合し、さらに、書き込み動作のために選択されたセルと関連したワードラインの活動化前に、論理入力回路を真ビットラインおよび相補ビットラインに結合するように構成されている。 - 特許庁

A bit line corresponding to a selected memory cell is connected between write current control line of both sides of the corresponding memory block by turning on transistor switches 102, 103 in response to activation of a column selection line CSL shared between memory blocks, and a data write current flows.例文帳に追加

メモリブロック間で共有されるコラム選択線ＣＳＬの活性化に応答してトランジスタスイッチ１０２，１０３がオンすることによって、選択メモリセルに対応するビット線は、対応のメモリブロックの両側の書込電流制御線の間に接続されて、データ書込電流が流される。 - 特許庁

When a bit 12 at a tip of a spindle 10 is pressed onto the screw, a spring 5 provided to a rear part of a motor 2 is interlockingly expanded and contracted, and a push button switch 4 is pressed down by an iron core protection cap 6 at the rear part of the motor 2 to power the motor 2 for activation and rotation.例文帳に追加

ビスにスピンドル１０先端部のビット１２を押し付けると、これに連動してモーター２後部に備えられたバネ５が伸縮し、モーター２後部の鉄心保護キャップ６で押しボタンスイッチ４が押し込まれ、モーター２に電気が流れ起動回転する構造とした。 - 特許庁

Thus, even when the total sum of the off-leak current of an access transistor in the entire memory cells 201 and 202 belonging to the same column is as large as the on-current (drive current) of one drive transistor, the potential difference of a required size is secured between the complementary bit line pair BITO and NBITO at the time of the activation of a sense amplifier 250.例文帳に追加

これにより、同一コラムに属する全メモリセル２０１，２０２中のアクセストランジスタのオフリーク電流の総和が、１個のドライブトランジスタのオン電流（ドライブ電流）に匹敵するほど大きくても、センスアンプ２５０の起動時に相補ビット線対ＢＩＴ０，ＮＢＩＴ０の間に所要の大きさの電位差が確保される。 - 特許庁

A semiconductor memory includes: a sense amplifier that operates in response to the activation of a sense amplifier enable signal and determines a logic stored in a memory cell depending on a voltage of a bit line which is changed according to a cell current flowing through a real cell transistor; a replica cell transistor connected in series between a first node and a ground line; and a timing generation unit.例文帳に追加

半導体メモリは、センスアンプイネーブル信号の活性化に応答して動作し、リアルセルトランジスタに流れるセル電流により変化するビット線の電圧に応じて、メモリセルに保持されている論理を判定するセンスアンプと、第１ノードと接地線の間に直列に接続されたレプリカセルトランジスタと、タイミング生成部とを有している。 - 特許庁

The semiconductor integrated circuit includes an address control circuit that generates a carry on activation of a test mode signal according to a column instruction word when the least significant bit of an external address is fixed, latches an initial internal address to the external address, combines the latched initial internal address and the carry to output the address successively increasing from the initial internal address by the carry.例文帳に追加

本発明の半導体集積回路は、外部アドレスの最下位ビットが固定にされる場合に、コラム命令語に応じて、テストモード信号が活性化すればキャリーを生成し、前記外部アドレスを初期内部アドレスにラッチして、ラッチされた前記初期内部アドレスと前記キャリーとを組み合わせることで、前記キャリーにより前記初期内部アドレスから順次増加するアドレスを出力するアドレス制御回路を含む。 - 特許庁

In the sense amplifier circuit including a latch circuit formed by connecting two inverters, and two transistors for precharge inserted between a bit line and each output node of the latch circuit to perform precharge operation in response to a sense amplifier activation signal, precharge operation is accelerated by applying predetermined voltage between a substrate and a source of each transistor for precharge, using a substrate bias effect of the transistor and lowering threshold voltage.例文帳に追加

２個のインバータを接続してなるラッチ回路と、ビット線とラッチ回路の各出力ノードとの間に挿入されセンスアンプ活性化信号に応答してプリチャージ動作する２個のプリチャージ用トランジスタとを備えたセンスアンプ回路において、各プリチャージ用トランジスタの基板−ソース間に所定の電圧を印加してトランジスタの基板バイアス効果を利用してしきい値電圧を低下させることによって、プリチャージ動作を高速化する。 - 特許庁