「addend」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The aligned addend B' can be partially overlapped with the product (A*C) to be added.例文帳に追加

アラインされた加数Ｂ'は、加算されるべき積（Ａ*Ｃ）と部分的にのみオーバラップしうる。 - 特許庁

During the operation of the multiplier 20 and a carry preservation adder 26, an alignment shifter 34 generates an aligned value B' of an addend B.例文帳に追加

乗算器２０と、桁上げ保存加算器２６との演算中に、アラインメントシフタ３４は加数Ｂのアラインされた値Ｂ'を生成する。 - 特許庁

To provide a product sum computing element with a rounding function capable of executing the product-sum operation of 16 bits considering the position of an addend in a register.例文帳に追加

レジスタの中での加数の位置を考慮した１６ビットの積和演算を実行可能な丸め機能付き積和演算器を提供する。 - 特許庁

A digital accumulator 10 contains a first adder stage 15 where an input addend is added to the least significant value of the output of the accumulator at a previous clock cycle.例文帳に追加

デジタルアキュムレータ（１０）は入力加数が前のクロック周期におけるアキュムレータの出力の最下位部の値に加えられる第１の加算器段（１５）を含む。 - 特許庁

The corrected voltage target value to be detected is found by multiplication by at least one correction value (multiplier) and an addition by at least one correction value (addend).例文帳に追加

前記課題は、検出すべき補正された電圧目標値を、少なくとも１つの補正値（乗数）による乗算と、少なくとも１つの補正値（加数）による加算によって形成することによって解決される。 - 特許庁

A rounding processing and selective output means 43 rounds the 40-bit data to 16 bits in the case that the control signal round (Round) from the outside is '1' and outputs the rounded data to the position of the addend in the 40-bit register 1 indicated by the control signal position.例文帳に追加

丸め処理及び選択出力手段４３は外部からの制御信号Ｒｏｕｎｄが“１”の場合に４０ビットデータを１６ビットに丸め、制御信号Ｐｏｓｉｔｉｏｎが示す４０ビットレジスタ１における加数の位置に丸め処理したデータを出力する。 - 特許庁

In the N-digit addition and subtraction unit and the N-digit addition and subtraction module using it, an output pattern of results of addition and subtraction is predicted based on a relation between an augend and an addend on the basis of regurality of addition and subtraction of an adder-subtracter, particularly, thereby preventing borrowing and carrying from being propagated in modules having basic digits.例文帳に追加

本発明は、加減算器のうち特に加減算の規則性に基づき、被加減数と加減数の関係から加減算結果の出力パターンを予見し、基本となる桁数のモジュール内では桁借り、桁上げが伝搬しないＮ桁加減算器ユニット及びそれを用いたＮ桁加減算器モジュールを特徴とする。 - 特許庁