「dClk」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A delay circuit 132 outputs an internal clock signal DCLK by delaying an external clock signal CLKT.例文帳に追加

遅延回路１３２は、外部クロック信号ＣＬＫＴを遅延させることにより内部クロック信号ＤＣＬＫを出力する。 - 特許庁

The dummy clock generation circuit (120/220) generates a dummy clock signal (DCLK) for driving the dummy load circuit (142/242).例文帳に追加

ダミークロック生成回路（１２０／２２０）は、ダミー負荷回路（１４２／２４２）を駆動するためのダミークロック信号（ＤＣＬＫ）を生成する。 - 特許庁

A flicker correcting circuit 302 specifies an image display position based on a dot clock DCLK and a horizontal clock HCLK and generates correction signals Vhr, Vhg, Vhb from a preliminarily stored reference correction data Dref based on the display position and respective gradation values of image data DR', DG', DB'.例文帳に追加

フリッカー補正回路３０２は、画像表示位置をドットクロックDCLKと水平クロックHCLKに基づいて特定し、表示位置と画像データＤＲ',ＤＧ',ＤＢ'の各階調値に基づいて、予め記憶している基準補正データＤrefから補正信号Vhr,Vhg,Vhbを生成する。 - 特許庁

At this time, an adjustment amount of the internal clock signal DCLK per adjustment changes when the detection potential is higher than the reference potential.例文帳に追加

このとき、検出電位が基準電位よりも大きいときには内部クロック信号ＤＣＬＫの１回あたりの調整量が変化する。 - 特許庁

The signal is synchronized with a clock DCLK by a flip flop 40 and is inverted by an inverter 42 and is inputted to the enable terminal of a comparator 34.例文帳に追加

そして、フリップフロップ４０で、ＤＣＬＫに同期した信号にした後、インバータ４２で反転して、比較器３４のイネーブル端子に入力する。 - 特許庁

A parallel-series conversion circuit 12 converts the second parallel data into a series data following a reference clock RCLK higher than DCLK.例文帳に追加

並直列変換回路１２は、ＤＣＬＫをより高速な基準クロックＲＣＬＫに従って第２並列データを直列データに変換する。 - 特許庁

A parallel data supply circuit 18 supplies the first parallel data having the effective bit width of 4 or 5 following a frequency-divided clock DCLK.例文帳に追加

並列データ供給回路１８は、有効ビット幅が４又は５ビットの第１並列データを分周クロックＤＣＬＫに従って供給する。 - 特許庁

A sample circuit 20 is provided with a PMOS transistor 21 to which a reference signal Rclk is inputted to a gate and a comparison signal Dclk is inputted to a source.例文帳に追加

サンプル回路２０は、基準信号Ｒｃｌｋがゲートに入力され、比較信号Ｄｃｌｋがソースに入力されるＰＭＯＳトランジスタ２１を備えている。 - 特許庁

A second transmission unit (405) transmits the debug data to the external tool device (501, 502), according to a second clock (DCLK) that differs from the first clock (SCLK).例文帳に追加

第２送信部（４０５）は、第１クロック（ＳＣＬＫ）と異なる第２クロック（ＤＣＬＫ）に基づいてデバッグデータを外部ツール装置（５０１、５０２）へ送信する。 - 特許庁

Source voltage VCC is applied to a source of the pMOS transistor 55a, and a drain is connected to wiring to which a clock signal DCLK is output.例文帳に追加

ｐＭＯＳトランジスタ５５ａのソースには電源電圧ＶＣＣが印加され、ドレインはクロック信号ＤＣＬＫが出力される配線と接続されている。 - 特許庁

The phase adjustment circuit is provided with a variable delay circuit 10 that generates a delayed clock pulse (DCLK) by delaying a clock pulse (CLK) signal and with a delay adjustment circuit 20 that adjusts a delay of the variable delay circuit 10 depending on a result of measurement of a phase difference between the CLK signal and the DCLK signal.例文帳に追加

クロックパルス（ＣＬＫ）信号を遅延させてなる遅延クロックパルス（ＤＣＬＫ）信号を生成するための可変遅延回路１０と、ＣＬＫ信号とＤＣＬＫ信号との位相差を計測し、該計測の結果に応じて可変遅延回路１０の遅延量を調整するための遅延調整回路２０とを備える。 - 特許庁

Therefore, it is not necessary to set the duty rate of the data clock DCLK as 50%, and it is not necessary to set any delay circuit in the output signal generating circuit 20.例文帳に追加

したがって、データクロックＤＣＬＫのデューティ比は５０％である必要がなく、また、出力信号生成回路２０内に遅延回路を設ける必要がない。 - 特許庁

In this case, since the frequency of DCLK is constant regardless of the effective bit width of the first parallel data, speed of the circuit can be heightened easily by using a delay locked loop or the like.例文帳に追加

このとき、第１並列データの有効ビット幅に関係なくＤＣＬＫの周波数は一定なので、遅延ロックループ等を用いて回路を容易に高速化できる。 - 特許庁

A first DLL circuit 10 outputs a delayed clock signal DCLK obtained, by delaying a reference clock signal REFCLK from one of a first delay step 16a.例文帳に追加

第１ＤＬＬ回路１０は、第１遅延段１６ａの一つから参照クロック信号ＲＥＦＣＬＫを遅延させた遅延クロック信号ＤＣＬＫを出力する。 - 特許庁

The potential of the comparison signal Dclk is sampled by the drain of the PMOS transistor 21, namely, the output node V0 of the sample circuit 20.例文帳に追加

基準信号Ｒｃｌｋの立上りエッジで、比較信号Ｄｃｌｋの電位が、ＰＭＯＳトランジスタ２１のドレインすなわちサンプル回路２０の出力ノードＶ０にサンプリングされる。 - 特許庁

When the phase of the comparison signal Dclk advances against the reference signal Rclk, an output signal Out becomes 'L' in a period when the reference signal Rclk is 'H'.例文帳に追加

基準信号Ｒｃｌｋに対して比較信号Ｄｃｌｋの位相が進んでいるとき、出力信号Ｏｕｔは基準信号Ｒｃｌｋが“Ｈ”の期間、“Ｌ”になる。 - 特許庁

The driving controller reduces the frequency of the driving clock DCLK of the voltage generator in the readout period RD as compared with the frequency of the driving clock in a period other than the readout period.例文帳に追加

駆動制御部は、読み出し期間における電圧生成部の駆動クロックの周波数を、読み出し期間以外の期間における駆動クロックの周波数に比べて低速にする。 - 特許庁

A transmission rate controller 27 compares time information STC generated by being synchronized with a clock DCLK 12 asynchronous with a clock PCLK 4 used in a disk player 1 with a PCR (program clock reference)28.例文帳に追加

伝送レート制御器２７では、ディスク再生装置１で用いられているクロックPCLK４とは非同期の、クロックDCLK１２に同期して生成した時間情報STCとPCR２８との比較を行う。 - 特許庁

The DCLK-1 is supplied to serially connected unit delays 16-1-16-m, and the outputs are respectively inputted to phase detectors 20-1-n, and compared with the PCLK-2.例文帳に追加

ＤＣＬＫ−１は直列連結されたユニットディレイ１６−１〜１６−ｍに供給され、この出力はそれぞれ位相検波器２０−１〜ｎに入り、ＰＣＬＫ−２と比較される。 - 特許庁

The nMOS transistor 55b is driven by VCO control voltage applied to the gate, and the voltage level of the clock signal DCLK is shifted to the Hi side by the pMOS transistor 55a.例文帳に追加

ゲートに印加するＶＣＯ制御電圧によりｎＭＯＳトランジスタ５５ｂを駆動し、ｐＭＯＳトランジスタ５５ａによりクロック信号ＤＣＬＫの電圧レベルをＨｉ側にシフトさせる。 - 特許庁

The charge pump circuit 70 generates voltage VBC by boosting voltage VDD on the basis of a dot clock signal (signal DCLK) and supplies the voltage VBC to the unit frequency division circuit FD1.例文帳に追加

チャージポンプ回路７０は、ドットクロック信号（信号ＤＣＬＫ）に基づいて電圧ＶＤＤを昇圧して電圧ＶＢＣを生成し、単位分周回路ＦＤ１に供給する。 - 特許庁

In calibration phases, a test control circuit 12 controls delay in signals in a window signal generating circuit 11 for adjustment so that a signal change edge in a clock signal DCLK for comparison that is the output of the window signal generation circuit 11 coincides with the center of a window in a window signal WS, that is generated by DCLK being delayed by one period.例文帳に追加

キャリブレーションフェーズではテスト制御回路１２はウィンドウ信号生成回路１１内における信号の遅延を制御してウィンドウ信号生成回路１１の出力である比較用クロック信号ＤＣＬＫの信号変化エッジと１周期分遅れたＤＣＬＫをもとに生成されたウィンドウ信号ＷＳのウィンドウの中央とが一致するように調整する。 - 特許庁

An input-output circuit 26 extracts a coded video and sound signal stored in a memory 18 in synchronization with a DCLK 12 and transmits the signal to a decoder 15 as a coded video and sound signal 16.例文帳に追加

入出力回路２６は、メモリ１８に蓄積されている符号化映像音声信号をDCLK１２に同期して取り出し、符号化映像音声信号１６として復号化器１５に伝送する。 - 特許庁

Since the driving performance of the initial stage unit frequency division circuit FD1 to which the signal DCLK having a large frequency is inputted is improved, the operation margin of the frequency division circuit 50 can be increased.例文帳に追加

周波数の大きな信号ＤＣＬＫが入力される初段単位分周回路ＦＤ１の駆動能力が向上することで、分周回路５０の動作マージンを大きくすることができる。 - 特許庁

The dummy driver circuit (152/252) is supplied with electric power from a regulator (110/210) supplying electric power to the load driver circuit (151/251), and drives the dummy load circuit (142/242) based upon the dummy clock signal (DCLK).例文帳に追加

ダミードライバ回路（１５２／２５２）は、負荷ドライバ回路（１５１／２５１）に電源を供給するレギュレータ（１１０／２１０）から電源を供給され、ダミークロック信号（ＤＣＬＫ）に基づいてダミー負荷回路（１４２／２４２）を駆動する。 - 特許庁

A state of the PLL circuit 30 at each of an up-edge time of the CLK signal and an up-edge time of the DCLK signal are compared and number of inverter stages of the variable delay circuit 10 is controlled in response to the result of comparison.例文帳に追加

ＣＬＫ信号のアップエッジ時刻及びＤＣＬＫ信号のアップエッジ時刻の各々におけるＰＬＬ回路３０の状態が比較され、該比較の結果に応じて可変遅延回路１０のインバータ段数が制御される。 - 特許庁

A second DLL circuit 30, comprising a second variable delay circuit 36 and a circuit to be evaluated 50 connected to the delay circuit 36, receives the delayed clock signal DCLK and outputs a second output clock signal OUT2, having the same phase as the reference clock signal REFCLK.例文帳に追加

第２可変遅延回路３６に被評価回路５０を接続した第２ＤＬＬ回路３０は、遅延クロック信号ＤＣＬＫを受け、参照クロック信号ＲＥＦＣＬＫと同じ位相の第２出力クロック信号ＯＵＴ２を生成する。 - 特許庁

This circuit is provided with a clock buffer 10 for generating an inside clock signal PCLK-1 obtained by delaying an outside clock signal CLK, a frequency divider 12 for generating a PCLK-2 by frequency-dividing the PCLK-1, and a main delay 14 for generating a clock signal DCLK-1 by delaying the PCLK-2.例文帳に追加

外部クロック信号ＣＬＫを遅延させたＰＣＬＫ−１を発生するクロックバッファ１０と、ＰＣＬＫ−１を分周してＰＣＬＫ−２を発生する分周器１２と、ＰＣＬＫ−２を遅延させてＤＣＬＫ−１を発生するメインディレイ１４がある。 - 特許庁

Then, an output control signal CT1 is switched from an L level to an H level in response to the first rising of a data clock DCLK, and output control signals CT1-CT5 are held in the H level until a clock request signal CREQ is switched from the H level to the L level afterwards.例文帳に追加

データクロックＤＣＬＫの最初の立ち上がりに応答して出力制御信号ＣＴ１がＬレベルからＨレベルに切り替わり、それ以降クロックリクエスト信号ＣＲＥＱがＨレベルからＬレベルに切り替わるまで出力制御信号ＣＴ１−ＣＴ５がＨレベルに保たれる。 - 特許庁

In the quality decision of jitter, the test control circuit 12 controls delay in signals in the window signal generating circuit 11 for setting the window width to a jitter specification value, thus detecting whether the signal change edge in the clock signal DCLK for comparison is within the window by a comparison circuit 13.例文帳に追加

ジッタの良否判定ではテスト制御回路１２はウィンドウ信号生成回路１１内における信号の遅延を制御してジッタ規格値にウィンドウ幅を設定し、比較回路１３により比較用クロック信号ＤＣＬＫの信号変化エッジがウィンドウ内にあるか否かを検出する。 - 特許庁

The pulse generation unit 52 generates four pulse signals of a first reset pulse R1, a first write pulse V1, a second reset pulse R2, and a second write pulse V2 on the basis of a Y clock signal Clyin, an X transfer start pulse Dxin, and first and second horizontal count values generated on the basis of a dot clock signal DCLK.例文帳に追加

パルス生成部５２は、Ｙクロック信号Ｃｌｙｉｎ、Ｘ転送開始パルスＤｘｉｎ、およびドットクロック信号ＤＣＬＫに基づき生成される第１および第２水平カウント値に基づき、第１リセットパルスＲ１、第１書込パルスＶ１、第２リセットパルスＲ２、および第２書込パルスＶ２の４つのパルス信号を生成する。 - 特許庁

In the ink jet recorder holding an ink jet print head having a plurality of nozzles for ejecting ink drops and driving elements provided for respective nozzles in order to eject ink drops, output of new data transfer signal dclk, image data hdat, latch signal lt, and driving waveform vcom for the driving element is canceled if the width of the driving waveform vcom is smaller than the period of an encoder signal.例文帳に追加

インク滴を吐出する複数のノズルとこれらのノズルからインク滴を吐出するために各ノズルごとに設けられた駆動素子とを有するインクジェット方式のプリントヘッドを保持するインクジェット記録装置であって、前記駆動素子を駆動させるための駆動波形ｖｃｏｍの幅がエンコーダ信号の周期よりも小さい場合、新たなデータ転送信号ｄｃｌｋ，画像データｈｄａｔ，ラッチ信号ｌｔ，および駆動波形ｖｃｏｍの出力をキャンセルする。 - 特許庁