「fetch instruction」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

The multi banks comprise the cache memory and each bank is defined as one port cache that concurrently processes the fetch instruction and the data access if each of the instruction or the access is requested for the different bank and sequentially processes the instruction and the access if the requests are for the same bank.例文帳に追加

具体的には、命令フェッチとデータアクセスを独立に処理可能なプロセッサと、該プロセッサからのアクセス要求に呼応して動作するキャッシュメモリを有するプロセッサシステムを備え、キャッシュメモリを複数のマルチプレクサ及び複数のアドレスの一部によって指定される複数バンクによって構成し、各バンクを１ポートキャッシュとし、命令フェッチ要求とデータアクセス要求が異なるバンクに対するものであれば同時処理、同一バンクに対する場合は逐次処理するプロセッサシステムを提供する。 - 特許庁

The display driver 200 for driving a plurality of data lines of the electro-optical device includes a fetch start timing setting register 384 for setting a period until the timing to start fetching gradation data on the basis of a given instruction signal for timing to start fetching the gradation data, and a shift start signal generation circuit 388 for generating a shift start signal based on the set content of the fetch start timing setting register 384.例文帳に追加

電気光学装置の複数のデータ線を駆動する表示ドライバ２００は、所与の取込開始タイミング指示信号を基準に、階調データの取込開始タイミングまでの期間を設定するための取込開始タイミング設定レジスタ３８４と、前記取込開始タイミング設定レジスタ３８４の設定内容に基づいてシフトスタート信号を生成するシフトスタート信号生成回路３８８とを含む。 - 特許庁

The data processor suppresses lowering of the performance to be generated due to useless instruction fetch, decode, resource competition and standby for establishment of the branching by performing prior execution of instructions in both directions of the establishment and the failure of the branching when no clear deviation exists in the branching direction and performing the prior execution of an instruction only in the branching predicting direction when the clear deviation exists in the branching direction.例文帳に追加

分岐方向に明確な偏りが存在しない場合、データ処理装置は分岐成立、分岐不成立の両方向の命令先行実行を行い、分岐方向に明確な偏りが存在する場合には分岐予測方向のみの命令先行実行を行うことで、無駄な命令フェッチ、デコードや、リソース競合, 分岐確定待ちから生じる性能低下を抑える。 - 特許庁

To realize high speed processing by a computer system, that is, the improvement of effective performance by suppressing the generation of sweeping- out (forcing-out) of necessary data from a cache memory, or the generation of any conflict on the main pipe line of a processor even when a pre-fetch instruction is issued with high frequency.例文帳に追加

プリフェッチ命令を高い頻度で発行しても、必要なデータのキャッシュメモリからの掃出（追い出し）が発生したり処理装置のメインパイプラインでコンフリクトが発生したりするのを抑止できるようにして、計算機システムによる高速処理つまりは実効性能の向上を実現する。 - 特許庁

As trace data 114 outputted from the processor 100 incorporating the cache memory 102, information on an instruction fetch value 109 and a cache hit value 110 are added to branching destination address information and outputted, thereby the trace and cache hitting ratio can be computed without losing real-time property.例文帳に追加

キャッシュメモリ１０２を内蔵したプロセッサ１００から出力されるトレースデータ１１４として、命令フェッチ値１０９及びキャッシュヒット値１１０の情報を分岐先アドレス情報に付加して出力することにより、リアルタイム性を失わずにトレース、キャッシュヒット率の算出を可能にしたものである。 - 特許庁