「fetch instruction」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

If a mishit occurs in the instruction cache 3, a pre-fetch buffer 2 reads from an external memory 1 and stores instruction data corresponding to an address requested from the CPU core 6, as well as outputs to the CPU core 6 the instruction corresponding to the requested address.例文帳に追加

プリフェッチバッファ２は命令キャッシュ３でミスヒットした場合にＣＰＵコア６からの要求アドレスに対応する命令データを外部メモリ１から読み出して格納すると共に要求アドレスに対応した命令をＣＰＵコア６へ出力する。 - 特許庁

After the storage of instruction code to the repeat buffer 14 is completed, supply of instruction code from the repeat buffer 14 to an instruction fetch unit 18 is performed every time when the program execution is returned to the head of the repeat block by repetition of the repeat block.例文帳に追加

リピートバッファ１４への命令コードの格納を終了した後は、リピートブロックの反復により、リピートブロックの先頭にプログラム実行が戻るたびに、命令フェッチユニット１８にリピートバッファ１４から命令コードを供給する構成とされている。 - 特許庁

A pre-fetch part 13 pre-fetches the data (or the instruction) based on a prediction result by the area predicting part 12 and prereads it on a cache 111.例文帳に追加

プリフェッチ部１３は、エリア予測部１２での予測結果に基づいて、そのデータ（または命令）のプリフェッチを行ってキャッシュ１１１上に先読みする。 - 特許庁

When a still picture fetch instruction exists at a point t11, an operation such as aperture is controlled based on the information X and exposure is corrected in a field F12.例文帳に追加

時点ｔ11で静止画取り込み指示があるとき、補正情報Ｘに基づき、絞り等の動作を制御し、フィールドＦ12では露出が補正された状態とする。 - 特許庁

The sub system 62 is provided with a branch cache register file 76 for storing an instruction OP code corresponding to the sequence of the fetch address starting from a reference address.例文帳に追加

サブシステム６２は、基準番地から始まるフェッチ番地のシーケンスに対応する命令オプコードを記憶するための分岐キャッシュ・レジスタ・ファイル７６を含む。 - 特許庁

To provide a method and device for prohibiting fetch throttling when a processor encounters a branch instruction with low reliability in an information processing system.例文帳に追加

情報処理システムにおいてプロセッサが信頼性の低いブランチ命令に遭遇するときフェッチ・スロットリングを禁止するための方法および装置を提供すること。 - 特許庁

When an instruction requires an operand to be fetched from memory, the EU requests the fetch from the interface unit 例文帳に追加

命令が,メモリからオペランド(演算数)を取り出すことが必要になると,EU(実行単位)は,インタフェース装置からの(その命令の)「取出し」をリクエスト(要求)する - コンピューター用語辞典

An input and output buffer control circuit 9 controls an external output controls in a usual mode so that the external output can be output if an identifying signal P for a fetch instruction is not active as well as the external output can not be output to an address buffer 11 and an input/output data buffer 12 if the identifying signal P for the fetch instruction is active.例文帳に追加

通常のモードでは、入出力バツファ制御回路９は、命令フェッチ認識信号Ｐがアクティブな時アドレス出力バツファ１１およびデータ入出力バツファ１２に対し外部出力をしないように、また命令フェッチ認識信号Ｐがアクティブでないときは出力できるように制御する。 - 特許庁

A simulator (simulation apparatus 10) includes: an instruction change notification part 1211 which, when the contents of a memory are rewritten and the contents are an instruction, sets a change flag in a decode cache of the corresponding instruction; and an execution simulation part 123 for detecting whether the change flag exists in the decode cache during execution of the instruction, and when the change flag exists, performing re-fetch and decoding.例文帳に追加

シミュレータ（シミュレーション装置）は、メモリが書き換えられ、その内容が命令であれば、該当する命令のデコード・キャッシュに変更フラグを立てる命令変更通知部と、該当命令実行時に、デコード・キャッシュに変更フラグがあるかを検出し、変更フラグがあれば、再フェッチ・デコードを行う実行シミュレーション部を有する。 - 特許庁

When an IF instruction is re-executed, a comparator 233 allows a program decoder unit 21 to fetch the instruction at the destination of branch stored in the program storage memory 231 until the condition judgment is completed, and to perform the parallel processing with an instruction following the IF instruction to be separately fetched from the program memory 1.例文帳に追加

ＩＦ命令が再度実行されるとき、条件判定が完了するまでの間に比較器２３３がプログラム格納メモリ２３１に記憶してある分岐先の命令をプログラムデコーダユニット２１にフェッチさせ、別途プログラムメモリ１からフェッチされるＩＦ命令に続く命令とともに並列処理をさせる。 - 特許庁

This makes it possible to read instruction data from the cache memory 102 while the branch instruction is being executed for the instruction fetch to the predicted branch address and to either leave no instruction data on the branch address held in the branch target buffer 104 or reduce the amount of data held, so as to reduce the circuit scale.例文帳に追加

これにより、予測分岐先アドレスに対する命令フェッチで分岐命令実行時にキャッシュメモリ１０２から命令データを読み出すことが可能となり、分岐ターゲットバッファ１０４に分岐先アドレスの命令データを保持しない、あるいは保持するデータ量を減らすことが可能であり、回路規模を削減できる。 - 特許庁

At an instruction fetch request from the CPU 1, the bus controller 4 reads the instruction corresponding to the retrieval result of the peripheral hardware 3 for retrieval out of a comparison object register 3-1 and provides it for the CPU 1.例文帳に追加

バスコントローラ４はＣＰＵ１からの命令フェッチ要求があると、検索用周辺ハードウェア３による検索結果に対応する命令を比較対象レジスタ３−１から読み出し、ＣＰＵ１に提供する。 - 特許庁

To provide an instruction controller which executes efficient and high speed operation control with less hardware even when an address depending relation is generated between a preceding storage instruction and a subsequent fetch request especially in an information processor having a reservation station on the instruction controller.例文帳に追加

命令制御装置に関し、特にリザベーションステーションを有する情報処理装置において、先行するストア命令と後続のフェッチリクエストの間にアドレス依存関係が生じた場合にも、少ないハードウエアで効率的且つ高速な演算制御を行う命令制御装置を提供する。 - 特許庁

To provide an integrated type cache memory that can concurrently execute a fetch instruction and data access, which are used to be implemented only by using a separated type cache memory, and a processor that can realize use of both integrated and separated type cache memory devices.例文帳に追加

本発明の課題は、従来分離型でのみ可能であった命令フェッチとデータアクセスの同時実行を統合型キャッシュメモリで達成することである。 - 特許庁

The micro processor 1 has fetch/decode units 10a to 10c, an instruction execution pipeline with a plurality of execution stages relevant to function execution units 12, 14, 16, 18.例文帳に追加

マイクロプロセッサ１は、フェッチ／デコードユニット１０ａ〜ｃと機能実行単位１２、１４、１６、１８に関連のある複数の実行段階を備えた命令実行パイプラインを有している。 - 特許庁

Also, the value of a refresh register 111R updated at each instruction fetch is extracted as the random number for working and added to the high-order byte of the general purpose register 111R.例文帳に追加

また、命令フェッチ毎に更新されるリフレッシュレジスタ１１１Ｒの値を加工用の乱数として抽出し、汎用レジスタ１１１Ｒの上位バイトに加算する。 - 特許庁

To shorten access time with instruction fetch to a main memory in condition branching instruction execution time without providing a complicated branch predicting mechanism in a CPU.例文帳に追加

本発明は、ＣＰＵに複雑な分岐予測機構を設けることなく条件分岐命令実行時間のメインメモリに対する命令フェッチに伴うアクセス時間の短縮を図るマイクロコンピュータおよびキャッシュ制御方法を提供することを課題とする。 - 特許庁

To make data fetch performable without waiting for data update to a master resource by the report of instruction completion even when update data whose addresses are the same on the master resource are present in a buffer at the time of performing data fetch to the master resource.例文帳に追加

マスタリソースへのデータフェッチ時に、データフェッチを行う前記マスタリソース上のアドレスが同一の更新データがバッファ内に存在した場合においても、命令完了報告による前記マスタリソースへのデータ更新を待たずにデータフェッチを行うことを可能にする。 - 特許庁

The processor also comprises a memory control part 103 for setting a priority order of instruction data transfer according to the urgency and, in the set priority order, reading out instructions fetch-requested by the fetch parts 107a to 107d from the memory.例文帳に追加

また、緊急度に基づいて命令データ転送の優先順位を設定し、設定された優先順位にしたがってフェッチ部１０７ａ〜１０７ｄのフェッチ要求にかかる命令を前記メモリから読み出すメモリ制御部１０３によってプロセッサを構成する。 - 特許庁

This debugging support device 16 comprises a memory space switching factor detection part 12 for detecting an undefined instruction fetch or break point, and a memory space switching control part 13 for controlling the switching of the memory space from a user memory space 14 to a debugging memory space 17 in the detection of the undefined instruction fetch or break point.例文帳に追加

デバッグサポート装置１５に、未定義命令フェッチまたはブレイクポイントを検出するメモリ空間切り替え要因検出部１２と、未定義命令フェッチもしくはブレイクポイントの検出時にメモリ空間をユーザメモリ空間１４からデバッグメモリ空間１７へ切り替える際の切り替えを制御するメモリ空間切り替え制御部１３を設ける。 - 特許庁

The information processing system comprises a processor 100 which throttles an instruction fetch unit 110 whenever an instruction group in a branch instruction queue (BIQ) 205 shows a reliability in accuracy of branch prediction of a branch instruction therein, but shows that the reliability is lower than a first predetermined threshold of reliability threshold.例文帳に追加

本発明の情報処理システムは、ブランチ命令キュー（ＢＩＱ）２０５中の命令のグループが、その中のブランチ命令のブランチ予測の正確さにおける信頼性を一緒に表すが、その信頼性が第１の所定の閾値の信頼性閾値よりも低いことを表すときはいつでも、命令フェッチ・ユニット１１０をスロットルするプロセッサ１００を含む。 - 特許庁

By such comparison, the cache way having a probability of resulting in a cache hit is determined, when the branch target address is determined as an instruction word address to be fetched next, a fetch instruction word is extracted by accessing only to the determined cache way.例文帳に追加

このような比較によって、キャッシュヒットを発生させる可能性があるキャッシュウェイを決定し、ブランチ目的アドレスが次にフェッチする命令語アドレスと決定されれば、決定されたキャッシュウェイのみ接近してフェッチ命令語を抽出する。 - 特許庁

Thus, the fetch, the shift and the transmission of the packet data by the registers, are conducted independently of an instruction procedure, the instruction procedure of the processor is executed by predicting it so as to execute the packet processing at a high-speed despite of its flexibility.例文帳に追加

このため、パケットデータをレジスタに取りこみシフトして送出することを命令手順とは独立して行い、それを見込んだプロセッサの命令手順を実行することによって、柔軟性を有しながら高速にパケット処理を実行することができる。 - 特許庁

A CPU, on which a fetch logic is mounted, for implementing this invention in an existing system, may be improved so as to identify a coded instruction in an identification field for the priority or the like.例文帳に追加

フェッチロジックが実装されるＣＰＵは、既存システムにおいて本発明を実行するために、優先度等の識別フィールドでコード化された命令を認識するように改良されてもよい。 - 特許庁

A plurality of servo amplifiers 130-13n fetch the absolute time instruction data from the LAN 115, and mutually execute synchronizing interpolation control according to an incorporated internal timer indicating an absolute time.例文帳に追加

複数のサーボアンプ１３０−１３ｎは、ＬＡＮ１１５から前記絶対時間指令データを取り込み内蔵する絶対時間を示す内部タイマーに従って相互間で同期補間制御を実施する。 - 特許庁

After the stop of an output signal by the output signal stop means 40 is confirmed, the selection circuit control means 50 issues a switching signal fetch instruction to a switching signal latch means 20.例文帳に追加

出力信号停止手段４０の停止が確認された後、選択回路制御手段５０は切換信号保持手段２０に対して切換信号取り込み命令を発行する。 - 特許庁

To make delay for the conventional system when a branching instruction is executed better in a central processor and a central processing system in an address first out system with a preceding fetch function.例文帳に追加

先行フェッチ機能を具えたアドレス先出し方式の中央処理装置および中央処理システムにおいて、分岐命令を実行する際の、従来方式に対する遅れを改善すること。 - 特許庁

To cause the transition of a signal sender-receiver to a low power operating state even when a central processing unit does not fetch an instruction to cause the transition of the signal sender-receiver to the low power operating state.例文帳に追加

中央演算処理装置が信号送受装置を低電力動作状態に遷移させる命令をフェッチしなくても、信号送受装置を低電力動作状態に遷移させる。 - 特許庁

To provide a data processor and a bus arbitration method in which arbitration of transaction is appropriately processed to suppress exhaustion or the like of instructions performed instruction fetch and processing efficiency is enhanced.例文帳に追加

トランザクションの調停を適切に処理して命令フェッチされた命令の枯渇等を抑制し、処理効率を向上させたデータ処理装置及びバス調停方法を提供すること。 - 特許庁

Each instruction of the pipeline processing is executed in a computing step that comprises parallel processing of an instruction fetch IF for reading instructions from a programmable memory, an instruction decode ID for the instructions read, and a memory access MA, and the execution EXE of a logic operation that does not use data read by the memory access, if the data are not necessary.例文帳に追加

パイプライン処理の各命令の実行は、 プログラムメモリから命令を読み出すインストラクションフェッチＩＦと、 読み出した命令のインストラクションデコードＩＤとメモリアクセスＭＡの並行処理と、 メモリアクセスで読み出したデータが不要であればそれを仕様しない論理演算の実行ＥＸＥとからなる演算ステップとする。 - 特許庁

This processor is provided with an instruction memory 1, a fetch unit 2, a decode unit 3, a rename control unit(RCU) 4 for executing a rename instruction to be described later, a rename control register(RCR) 5, a register file 6 for storing a correspondence relation of a physical address and a logical address and an arithmetic processing unit(ALUs) 7 for executing a decoded instruction.例文帳に追加

プロセッサは、命令メモリ１と、フェッチ・ユニット２と、デコード・ユニット３と、後述するリネーム命令を実行するリネーム制御ユニット(RCU)４と、リネーム制御レジスタ(RCR)５と、物理アドレスと論理アドレスとの対応関係を記憶するレジスタファイル６と、デコードした命令を実行する演算処理ユニット(ALUs)７とを備えている。 - 特許庁

The fetch packet from the instruction memory is parsed to the execution packet and classified by an (dispatched) execution unit in the data path ('shared data path') that is shared by both execution modes (base and migrant).例文帳に追加

命令メモリからの取出しパケットが実行パケットにパーズされ、両方の実行モード（ベース及びマイグラント）が共有するデータ通路（「共有のデータ通路」）にある（ディスパッチされた）実行ユニットによって分類される。 - 特許庁

This cache controller prefetching an instruction code from a memory and storing it into the cache has: an address output part outputting a prefetch address corresponding to a comparison address when an instruction fetch address from a processor accords with the comparison address; and a load control part loading the instruction code to the cache from the outputted prefetch address of the memory.例文帳に追加

命令コードをメモリからプリフェッチしてキャッシュに格納させるキャッシュコントローラであって、プロセッサから命令フェッチアドレスが比較アドレスに一致したときには、比較アドレスに対応するプリフェッチアドレスを出力するアドレス出力部と、出力されたメモリのプリフェッチアドレスからキャッシュに命令コードをロードするロード制御部と、を有することを特徴とするキャッシュコントローラ。 - 特許庁

In an information processor having a byte code accelerator BCA for converting a stack base intermediate language (byte code) into a register base instruction, between an instruction fetch part FET and a decoding part DEC, a selector SEL for the BCA and an instruction switch is disposed, and between the BCA and a register file REG_FILE, data transfer channels (P4, P5) are provided.例文帳に追加

スタックベースの中間言語（バイトコード）をレジスタベースの命令に変換するバイトコードアクセラレータＢＣＡを備える情報処理装置において、命令フェッチ部ＦＥＴとデコード部ＤＥＣの間にＢＣＡと命令切換のためのセレクタＳＥＬを配置し、ＢＣＡとレジスタファイルＲＥＧ＿ＦＩＬＥとの間にデータ転送経路（Ｐ４、Ｐ５）を設ける。 - 特許庁

When information showing that the value of the register is not to be retreated is set in the predetermined register within the register file 115, an interrupt control part 117 causes an instruction fetching part 102 to fetch an instruction code corresponding to the interrupt routine without causing the value of the register to be retreated during the execution of an interrupt sequence.例文帳に追加

割込み制御部１１７は、レジスタの値を退避しないことを示す情報がレジスタファイル１１５内の所定レジスタに設定されている場合には、割込みシーケンス実行中にレジスタの値を退避せずに命令フェッチ部１０２に割込みルーチンに対応する命令コードをフェッチさせる。 - 特許庁

A plurality of fold decoders are respectively connected to the different sets of consecutive entries in an instruction fetch buffer stack, and the contents of the consecutive entries are checked with respect to the variable number of variable length instructions which may be folded.例文帳に追加

複数個の畳込みデコーダが、各々、命令フェッチバッファスタック内の異なる組の相次ぐエントリへ結合されており、且つ畳込むことが可能な可変長命令の可変数に対し該相次ぐエントリの内容をチェックする。 - 特許庁

In the case of executing an instruction requiring coefficient data from a memory according to a coefficient data pointer, access of a memory is inhibited (step 1108) when the coefficient data pointer is not changed after a final memory fetch is executed according to the coefficient data pointer, and only when the coefficient data pointer is changed, it is made possible to fetch the coefficient data (step 1106).例文帳に追加

前記係数データ・ポインタに従ってメモリからの係数データを必要とする命令を実行する際に、前記係数データ・ポインタに従って最後にメモリ・フェッチを実行した以後に、前記係数データ・ポインタを変更していなかったときは、メモリのアクセスを禁止し（ステップ１１０８）、そうでないときにのみ、前記係数データをフェッチ可能する（ステップ１１０６）。 - 特許庁

The demultiplexer (34) is inhibited to fetch this refresh activation instruction signal when the adjacent memory blocks are in an active state and also the corresponding memory block in an active state or has already been refreshed, and transfers this refresh activation instruction signal to a local control circuit arranged for the following stage memory sub-block on the route for transferring the refresh activation instruction signal.例文帳に追加

デマルチプレクサ（３４）は、隣接メモリサブブロックが非活性状態にありかつ対応のメモリブロックが活性状態にあるかまたはリフレッシュが完了しているときには、このリフレッシュ活性化指示信号の取込が禁止され、リフレッシュ活性化指示信号転送経路の次段のメモリサブブロックに対して設けられたローカル制御回路へこのリフレッシュ活性化指示信号を転送する。 - 特許庁

If the access entry of a cache memory 102 varies for an instruction fetch from a CPU 11, a branch target buffer 104 is accessed in advance and a cache access is made to a predicted branch address, whereby a cache is hit when a branch instruction is executed afterward to make a branch prediction.例文帳に追加

ＣＰＵ１０１からの命令フェッチにおいて、キャッシュメモリ１０２のアクセスエントリが変わる場合、先行して分岐ターゲットバッファ１０４をアクセスし、予測分岐先アドレスに対して予めキャッシュアクセスすることにより、後に分岐命令が実行されて分岐予測が行われた際にキャッシュヒットさせるようにする。 - 特許庁

In addition to an execution core containing a fetch/decoding means, an arithmetic logic unit (ALU) and a general-purpose register group, a processor has a multimedia extension (MMX) register 58 and an SIMD extension instruction (SSE and SSE2) register 60.例文帳に追加

プロセッサに、フェッチ／復号化手段と、算術論理演算ユニット（ＡＬＵ）及び汎用レジスタ群を含む実行コアに加え、マルチメディア拡張（ＭＭＸ）レジスタ５８およびＳＩＭＤ拡張命令（ＳＳＥ及びＳＳＥ２）レジスタ６０を備える。 - 特許庁

The decided number of execution clocks includes a parameter including the number of clocks in the bus cycle of load and store and the number of clocks in the bus cycle of instruction fetch, and the parameter is decided according to the bit width of the bus and the number of wait of the memory.例文帳に追加

決定される実行クロック数は、ロードおよびストアのバスサイクルによるクロック数と命令フェッチのバスサイクルによるクロック数とを示すパラメータを含み、パラメータはバスのビット幅とメモリのウェイト数とにより決定される。 - 特許庁

A single free-running BHT functions to both normal mode and millimode used for a central processor that can be executed in a millimode by the BHT which indicates an instruction fetch containing both global BHT and millicode disabling functions.例文帳に追加

単一のフリー・ランニングＢＨＴは、グローバルＢＨＴディセーブル及びミリコード・ディセーブルの両方が存在する命令フェッチを指示するブランチ・ヒストリ・テーブルによってミリモードで実行し得る中央プロセッサのための正規モード及びミリモードの両方に対して機能する。 - 特許庁

This computer system having a millimode function gives the control to a millicode to continue a BHT(branch history table) operation excluding a case where a special situation occurs to need the control of an instruction fetch operation.例文帳に追加

本発明のミリモード機能を持ったコンピュータ・システムは、命令フェッチ・オペレーションの制御を必要とする特別の状況が生じる時を除いて、ブランチ・ヒストリ・テーブル（ＢＨＴ）オペレーションが継続することを可能にするために、制御をミリコードに与える。 - 特許庁

An interrupt control part 10 increases, when the interrupt retention signal is outputted by the execution part 8 at the point of time when an interrupt request occurs, the fetch address value of instruction to the interrupt processing program 20 according to the output period of the signal.例文帳に追加

割込み制御部１０は、割込み要求が発生した時点で実行部８より割込み保留信号が出力されていると、その信号の出力期間に応じて、割込み処理プログラム２０に対する命令のフェッチアドレス値を増加させる。 - 特許庁

A processor includes a return stack circuit used for predicting procedure return addresses for instruction pre-fetching, wherein a return stack controller determines the number of return levels associated with a given return instruction, and pops that number of return addresses from the return stack, to pre-fetch the return address of the original calling procedure in a chain of successive procedure calls.例文帳に追加

プロセッサは、命令プリフェッチングのためのプロシージャ復帰アドレスを予測するために使用される復帰スタック回路を含み、復帰スタックコントローラが、所与の復帰命令に関連する復帰レベルの数を決定し、その数の復帰アドレスを復帰スタックからポップすることにより、一連の連続したプロシージャ呼出し中の最初の呼出プロシージャの復帰アドレスをプリフェッチする。 - 特許庁