「instruction fetch」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

to fetch the instruction from main storage 例文帳に追加

命令を主記憶から取り出す - コンピューター用語辞典

INSTRUCTION CODE COMPRESSION METHOD AND INSTRUCTION FETCH CIRCUIT例文帳に追加

命令コード圧縮方法と命令フェッチ回路 - 特許庁

The instruction fetch part 11 supplies a fetch address to an instruction memory 10.例文帳に追加

命令フェッチ部１１は、命令メモリ１０に対してフェッチアドレスを供給する。 - 特許庁

On receiving the "H" instruction fetch stop signal 681, the instruction fetch request generating part 652 starts instruction fetch stop control to temporarily stop instruction fetches.例文帳に追加

命令フェッチ要求生成部６５２は“Ｈ”の命令フェッチ抑止信号６８１を受けると命令のフェッチを一時停止する命令フェッチ抑止制御を開始する。 - 特許庁

The instruction fetch part 22 fetches the instruction A and the instruction B at one time.例文帳に追加

命令フェッチ部２２は、命令Ａおよび命令Ｂを同時にフェッチする。 - 特許庁

INSTRUCTION FETCH MECHANISM, PROCESSOR AND COMPUTER SYSTEM例文帳に追加

命令フェッチ機構、プロセッサおよびコンピュータシステム - 特許庁

An information processor 1 includes: an instruction fetch part 11; an instruction buffer 12; an instruction execution part 13; and an instruction fetch control part 18.例文帳に追加

情報処理装置１は、命令フェッチ部１１、命令バッファ１２、命令実行部１３、及び命令フェッチ制御部１８を有する。 - 特許庁

INFORMATION PROCESSOR AND INSTRUCTION FETCH CONTROL METHOD例文帳に追加

情報処理装置及び命令フェッチ制御方法 - 特許庁

INSTRUCTION CACHE PRE-FETCH CONTROL METHOD AND DEVICE THEREOF例文帳に追加

命令キャッシュプリフェッチ制御方法及びその装置 - 特許庁

To improve instruction fetch performance when an instruction fetch to a discontinuous memory space does not occur.例文帳に追加

不連続なメモリ空間に対する命令フェッチが発生しない場合の命令フェッチ性能を向上させる。 - 特許庁

On the basis of the instruction fetch information, CPU simulators 4-1 to 4-n estimate an instruction fetch cycle.例文帳に追加

ＣＰＵシミュレータ４−１〜４−ｎは、上記命令フェッチ情報に基づき命令フェッチサイクルを見積もる。 - 特許庁

The processor includes an instruction fetch unit which fetches an instruction and an instruction decoder which decodes the instruction.例文帳に追加

本発明にかかるプロセッサは、命令をフェッチする命令フェッチユニットと、命令をデコードする命令デコーダとを含む。 - 特許庁

Then, while the instruction execution part 13 executes loop processing, an instruction fetch control part 18 stops the supply of the fetch address to the instruction memory 10 by the instruction fetch part 11 when the fetch address corresponds to a first address LNFA (Loop Next Fetch Address) or an address after the first address.例文帳に追加

そして、命令フェッチ制御部１８は、命令実行部１３がループ処理を実行している間において、フェッチアドレスが第１のアドレスＬＮＦＡ以降である場合に、命令フェッチ部１１による命令メモリ１０へのフェッチアドレスの供給を停止させる。 - 特許庁

ALIGNMENT INSTRUCTION CACHE PROCESSING FOR INSTRUCTION FETCH COVERING PLURAL PREDICTIVE BRANCH INSTRUCTIONS例文帳に追加

複数予測分岐命令にわたる命令フェッチの位置合わせ命令キャッシュ処理 - 特許庁

CACHE CONTROLLER HAVING PRE-FETCH MECHANISM OF INSTRUCTION CACHE例文帳に追加

命令キャッシュのプリフェッチ機構を備えたキャッシュ制御装置 - 特許庁

MICROCOMPUTER AND METHOD FOR CONTROLLING FETCH OF CONDITION BRANCHING INSTRUCTION例文帳に追加

マイクロコンピュータおよび条件分岐命令フェッチ制御方法 - 特許庁

The data processor is constituted by including an instruction fetch part for acquiring an instruction and an instruction execution part which executes the instruction acquired by the instruction fetch part by pipeline processing.例文帳に追加

命令を取得するための命令フェッチ部と、命令フェッチ部によって取得された命令をパイプライン処理によって実行する命令実行部とを含んでデータ処理装置を構成する。 - 特許庁

To provide a method for speeding-up branch prediction-destination instruction fetch in which a fetch address stream can be precedently generated while instruction fetch stops and branch-predicted fetch data and fetch data of a branch prediction-destination instruction are successively supplied.例文帳に追加

命令フェッチが停止している間に、フェッチアドレスストリームを先行して形成することができ、分岐予測をかけたフェッチデータと、分岐予測先命令とのフェッチデータが連続で供給できるような、分岐予測先命令フェッチの高速化方法を提供する。 - 特許庁

To control instruction pre-fetch by using information relating to a branch instruction.例文帳に追加

分岐命令に関する情報を利用することにより命令プリフェッチを制御する。 - 特許庁

An instruction fetch unit 10 supplies a fetch address to the tag comparator 52 and the sub system 62.例文帳に追加

命令フェッチ・ユニット１０は、フェッチ番地をタグ比較器５２およびサブシステム６２に供給する。 - 特許庁

To provide an instruction code compression method and an instruction fetch circuit, capable of reducing both of a fetch frequency and program codes.例文帳に追加

フェッチ回数とプログラムコードを共に削減することが可能な、命令コード圧縮方法と命令フェッチ回路を提供する。 - 特許庁

The instruction buffer 12 stores the instruction read out from the address designated by the fetch address.例文帳に追加

命令バッファ１２は、フェッチアドレスで指定されるアドレスから読み出された命令を格納する。 - 特許庁

When the instruction fetch part 31 tries to fetch an instruction from the instruction cache 1, a specific instruction execution control part 34 in the processor core 3 reads instruction analysis information corresponding to the instruction from the instruction analysis information storage area 13, and when the read instruction analysis information indicates that the instruction is a specific instruction, controls the operation of the instruction fetch part 31 and the instruction decoding part 32.例文帳に追加

プロセッサコア３の特定命令実行制御部３４は、命令フェッチ部３１が命令キャッシュ１から命令をフェッチするときに、その命令に対する命令解析情報を命令解析情報記憶領域１３から読み出し、その命令が特定の命令であることを読み出した命令解析情報が示しているときは、命令フェッチ部３１および命令デコード部３２の動作を制御する。 - 特許庁

The instruction fetch control circuit 22 fetches an instruction code from an instruction memory 3 corresponding to a received interruption request.例文帳に追加

命令フェッチ制御回路２２は、受け付けられた割込み要求に応じて、命令メモリ３から命令コードをフェッチする。 - 特許庁

This method is characterized by that fetch addresses are successively generated by carrying out instruction fetch and instruction fetch address generation independently.例文帳に追加

本発明に係る分岐予測先命令フェッチの高速化方法は、命令フェッチと、命令フェッチアドレス生成とを独立して動作させてフェッチアドレスを連続して形成したことを特徴とする。 - 特許庁

A processor core 3 is provided with an instruction fetch part 31 and an instruction decoding part 32 to execute pipeline processing of an instruction fetched from an instruction cache 1.例文帳に追加

プロセッサコア３は、命令フェッチ部３１および命令デコード部３２を備え、命令キャッシュ１からフェッチした命令のパイプライン処理を行う。 - 特許庁

An instruction selecting part 113 selects either of an instruction code and a condition branching destination instruction code held in a first fetch part 111 and a second fetch part 112 to output a selected code as a selecting instruction code.例文帳に追加

命令選択部１１３は、第１及び第２のフェッチ部１１１、１１２に保持されている命令コード及び条件分岐先命令コードのいずれかを選択して選択命令コードとして出力する。 - 特許庁

In response to a fetch command from the instruction control unit, the first instruction is copied from memory and stored in the instruction register 例文帳に追加

命令制御装置からの取出しコマンドに従って,最初の命令がメモリーからコピーされて命令レジスタへ格納される - コンピューター用語辞典

To minimize instruction fetch penalty, and to optimize the use of memory band width.例文帳に追加

命令フェッチペナルティの最小化およびメモリ帯域幅の使用の最適化。 - 特許庁

In addition, the normal ALU operation instruction is issued for a second pipeline 16 by the instruction fetch unit 10.例文帳に追加

また、命令フェッチユニット１０は、第２パイプライン１６に通常のＡＬＵ演算命令を発行する。 - 特許庁

A core instruction address read from the core instruction cache is compared with the fetch address of a core instruction by a core instruction address comparator 5 and is used to detect a patch object core instruction.例文帳に追加

このコア命令キャッシュから読み出されるコア命令アドレスは、コア命令アドレス比較器５にてコア命令の取り出しアドレスと比較され、パッチ対象コア命令の検出に利用される。 - 特許庁

When a fetch packet is retrieved from memory ('an instruction memory'), an operation mode (a base instruction set or a migrant instruction set) is assigned to the whole fetch packet in accordance with the execution mode('execution mode') at the time when the request to the fetch packet is submitted to the instruction memory.例文帳に追加

取出しパケットがメモリ（「命令メモリ」）から取出されたとき、取出しパケット全体には、この取出しパケットに対する要請が命令メモリに対して出された時点に於ける実行モード（「実行モード」）に従って動作モード（ベース命令セット又はマイグラント命令セット）が割当てられる。 - 特許庁

A cache transfer-control section 7 confirms execution of the instruction output from the pre-fetch buffer 2 to the CPU core 6, and thereafter stores the instruction from the pre-fetch buffer 2 to the instruction cache 3.例文帳に追加

キャッシュ転送制御部７はこのプリフェッチバッファ２からＣＰＵコア６へ出力された命令の実行を確認した後、その命令をプリフェッチバッファ２から命令キャッシュ３に格納させる。 - 特許庁

A branch history 15 stores the address mode information of a branch destination and an instruction fetch control circuit 13 holds the address mode information corresponding to respective instruction fetch ports.例文帳に追加

ブランチ・ヒストリー１５は、分岐先のアドレスモード情報を格納し、命令フェッチ制御回路１３は、複数の命令フェッチポートの各々に対応するアドレスモード情報を保持する。 - 特許庁

A new instruction fetch will occur whenever prefetch register b is invalid. 例文帳に追加

先取りレジスタbが無効である時はいつでも、新しい命令取出しが起きるだろう。 - コンピューター用語辞典

To improve the fetch efficiency of instruction data to be fetched by a central processing unit.例文帳に追加

中央処理装置によりフェッチされる命令データのフェッチ効率を向上する。 - 特許庁

The information processor includes: an instruction fetch means for fetching an instruction; an instruction decode means for decoding the fetched instruction; a plurality of execution circuits for executing the decoded instruction; and an instruction control means.例文帳に追加

本発明の情報処理装置は、命令をフェッチする命令フェッチ手段と、フェッチされた命令をデコードする命令デコード手段と、デコードされた命令を実行する複数の実行回路と、命令制御手段とを備える。 - 特許庁

An instruction fetch unit 156 may include that receives instructions of variable length stored in an instruction memory 152.例文帳に追加

命令フェッチユニット１５６は、命令メモリ１５２中に格納される可変長の命令を受信することを含むことができる。 - 特許庁

To provide an instruction fetch control device efficiently processing a short loop.例文帳に追加

ショートループを効率よく処理することのできる命令フェッチ制御装置を提供する。 - 特許庁

To suppress unnecessary instruction fetch for instructions outside a loop while loop processing is executed.例文帳に追加

ループ処理実行中におけるループ外の命令に対する無駄な命令フェッチを抑制する。 - 特許庁

The emulator comprises a decode cache for storing results of instruction fetch and decode processing.例文帳に追加

エミュレータに、命令フェッチとデコードの処理の結果を保存しておくデコードキャッシュを設ける。 - 特許庁

To enable an instruction cache to distribute an instruction with the same high throughput as that of processing in an instruction fetch unit in order to optimize the performance of a microprocessor.例文帳に追加

マイクロプロセッサの性能を最適化するために、命令キャッシュが、命令フェッチユニットにおける処理と同じ高いスループットで、命令を配信できるようにする。 - 特許庁

And this central processor is constituted so that the number of instruction data IDs stored in the instruction queue 31 is counted and a fetch request is performed when a counted value is zero or 1 and no instruction fetch is suppressed.例文帳に追加

そして、その命令キュー３１に格納されている命令データＩＤの数をカウントし、そのカウント値がゼロまたは１で、かつ命令フェッチが抑止されていないときにフェッチ要求をおこなう構成とする。 - 特許庁

Storage means 2-1 to 2-n preserve instruction fetch information composed of an issue interval between instruction fetch timing, which is sampled by trace driven simulators 1-1 to 1-n corresponding to respective element processors, on the assumption of complete hit of an instruction cache and issue timing of a preceding instruction, which occupies an instruction buffer entry to store a fetched instruction, and a fetch address.例文帳に追加

各単体プロセッサに対応するトレースドリブンシミュレータ１−１〜１−ｎで採取した、命令キャッシュが完全にヒットすると仮定したときの命令フェッチタイミングと、フェッチした命令が格納されるべき命令バッファエントリを占有していた先行命令の発行タイミングとの発行間隔、及びフェッチアドレスからなる命令フェッチ情報を記憶手段２−１〜２−ｎに保存する。 - 特許庁

The instruction packet includes a branch prediction flag, and when this branch prediction flag indicates "1", the instruction pre-fetch of a next line from a next line pre-fetch part 150 to a system memory 140 is suppressed.例文帳に追加

命令パケットには分岐予測フラグを設けて、これが「１」を示している場合にはネクストラインプリフェッチ部１５０からシステムメモリ１４０に対するネクストラインの命令プリフェッチを抑止する。 - 特許庁