「instruction fetch」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

When an instruction from a particular thread is issued, the fetch circuit fills the available buffer location by the subsequent instruction from the thread.例文帳に追加

特定のスレッドからの命令が発行されろと、フェッチ回路は、そのスレッドからの次の命令によって、使用可能なバッファ充てんする。 - 特許庁

Through this configuration, the instruction is temporarily read in a data cache and then transferred to be stored in the instruction cache without any instruction fetch.例文帳に追加

本発明の構成によれば、命令フェッチを行うことなく、命令を一旦データキャッシュに読み込んだ後に転送することで命令キャッシュに格納することができる。 - 特許庁

A normal ALU operation instruction or a wide ALU operation instruction for which two arithmetic units are used is issued for a first pipeline 14 by an instruction fetch unit 10.例文帳に追加

命令フェッチユニット１０は、第１パイプライン１４に通常のＡＬＵ演算命令、又は、２つの演算ユニットを使用するワイドＡＬＵ演算命令を発行する。 - 特許庁

Also, the core instruction address of the patch destination is once received by a core instruction register 6, and when it is identified as a patch object, it holds a core instruction fetch address and is transmitted to a core instruction address register 1.例文帳に追加

また、パッチ先のコア命令アドレスは一旦コア命令レジスタ６で受け、パッチ対象であることが判明すると、コア命令取り出しアドレスを保持し、コア命令アドレスレジスタ１に送出する。 - 特許庁

A general arithmetic means for performing general arithmetic processing is configured of an instruction fetch 1 to a data memory 8.例文帳に追加

命令フェッチ１〜データメモリ８で、一般の演算処理を行う一般演算手段を構成する。 - 特許庁

To provide a cache controller that reduces memory fetch latency and guarantees the order of a fetch and a write instruction to the same address.例文帳に追加

メモリフェッチのレイテンシを短縮することができるとともに、同一アドレスに対するフェッチと書き込み命令との順序を保障するキャッシュ制御装置を提供する。 - 特許庁

The instruction executing means designates the key to be used for encrypting/decrypting the data with respect to the encryption processing means in response to the instruction being executed or the access address of data/instruction fetch by the instruction being executed.例文帳に追加

前記命令実行手段は、実行中の命令又は実行中の命令によるデータ／命令フェッチのアクセスアドレスに対応して、該暗号処理手段に対してデータ暗号化／復号化に使用すべき鍵を指定する。 - 特許庁

The instruction executing means designates the key to be used for encrypting/decrypting data in the encryption processing means in response to the instruction being executed or an access address of data/instruction fetch by the instruction being executed.例文帳に追加

前記命令実行手段は、実行中の命令又は実行中の命令によるデータ／命令フェッチのアクセスアドレスに対応して、該暗号処理手段に対してデータ暗号化／復号化に使用すべき鍵を指定する。 - 特許庁

To provide an instruction cache control system with improved cache utilization efficiency, shortened cache mishit time and accelerated instruction fetch by eliminating the necessity of insertion of an invalid operation instruction in VLIW (very long instruction word) processor.例文帳に追加

無効演算命令の挿入を不要としてキャッシュ利用効率を高め、キャッシュミスヒット時間を短縮し、命令フェッチの高速化を実現するＶＬＩＷプロセッサにおける命令キャッシュ制御システムを提案する。 - 特許庁

The processor is provided that includes an instruction fetch unit operable to fetch instructions associated with a plurality of processor threads, a decoder responsive to the instruction fetch unit, issue logic responsive to the decoder, and a register file including a plurality of banks corresponding to the plurality of processor threads.例文帳に追加

複数のプロセッサスレッドに関連した命令をフェッチするように動作可能な命令フェッチユニットと、命令フェッチユニットに応答するデコーダと、デコーダに応答する発行ロジックと、複数のプロセッサスレッドに対応する複数のバンクを含むレジスタファイルとを含むプロセッサが提供される。 - 特許庁

In one embodiment, the processor 100 includes a fetch throttle controller 200 which prohibits fetch throttling by the instruction fetch unit 110 when the reliability in accuracy of branch prediction for a specific currently issued branch instruction is lower than a second predetermined threshold of reliability threshold.例文帳に追加

一実施例では、プロセッサ１００が特定の現在発行されたブランチ命令のためのブランチ予測の正確さにおける信頼性が、第２の所定の閾値の信頼性閾値よりも低いとき、前記命令フェッチ・ユニット１１０によるフェッチ・スロットリングを禁止するフェッチ・スロットル・コントローラ２００を含む。 - 特許庁

A microcomputer by this invention includes a plurality of saving register lists 270, an instruction fetch control circuit 22, a register saving control circuit 25, and an instruction execution part 23.例文帳に追加

本発明によるマイクロコンピュータは、複数の退避レジスタリスト２７０、命令フェッチ制御回路２２、レジスタ退避制御回路２５、命令実行部２３を具備する。 - 特許庁

An instruction access part 22 accesses a slave 3 while being arbitrated by the instruction fetch arbitration part 21 in parallel with snoop processing by the masters 1-N.例文帳に追加

命令アクセス部２２は、マスタ１〜Ｎによるスヌープ処理と並行して、スレーブ３に対して命令フェッチ調停部２１によって調停されたアクセスを行なう。 - 特許庁

Thereafter, a state in which instruction fetches are stopped is maintained until an "H" (active state) instruction fetch stop cancellation signal 682 or an "H" jump signal 684 is received.例文帳に追加

その後、“Ｈ”（活性状態）の命令フェッチ抑止解除信号６８２、あるいは“Ｈ”のジャンプ信号６８４を受けるまで、命令フェッチ抑止状態を維持する。 - 特許庁

When no change exists in the branching condition, a program fetch counter 8 and a queue pointer 18 are controlled, an instruction code at branching destination is fetched next to the branching instruction.例文帳に追加

分岐条件に変化がない場合は、プログラムフェッチカウンタ８とキューポインタ１８を制御し、分岐先の命令コードを分岐命令の次にフェッチする。 - 特許庁

A processor 4 comprises an instruction decoder 32 which responds to a preload instruction PLD[r_0] which triggers a preload operation such as a page table walk and a cache line fetch.例文帳に追加

プロセッサ４は、ページテーブルウォークおよびキャッシュラインフェッチ等の、プレロード操作をトリガするプレロード命令ＰＬＤ〔ｒ_０〕に応答する、命令デコーダ３２を備える。 - 特許庁

Switches 24, 25 are turned ON by a learning control start instruction from an external apparatus to fetch positional deviation of every period.例文帳に追加

外部機器から学習制御開始指令でスイッチ２４，２５をオンとして、各周期毎位置偏差を取り込む。 - 特許庁

Thus, it is possible to return control to the instruction whose fetch has been requested after executing the error correction processing.例文帳に追加

これにより、エラー訂正処理が実行された後に、フェッチ要求された命令に制御を戻すことができる。 - 特許庁

Consequently, the instruction fetch efficiency of the central processing unit can be improved and the performance of the whole system can be improved.例文帳に追加

この結果、中央処理装置の命令フェッチ効率を向上でき、システム全体のパフォーマンスを向上できる。 - 特許庁

An arithmetic unit 100 of this embodiment comprises a program memory 21, an instruction fetch part 22 and a decode part 24.例文帳に追加

本実施形態の演算装置１００は、プログラムメモリ２１と、命令フェッチ部２２と、デコード部２４とを備える。 - 特許庁

The breakpoint code is returned to the given processor 102 from the instruction cache 110 in response to the fetch request.例文帳に追加

フェッチ要求に応答して前記命令キャッシュ１１０から与えられたプロセッサ１０２にブレークポイント・コードを返す。 - 特許庁

When a disp determining part 664 determines that a displacement value is not more than "2", a control signal generating part 665 sends an "H" (active state) instruction fetch stop signal 681 to an instruction fetch request generating part 652 upon receiving the determination result.例文帳に追加

ｄｉｓｐ判定部６６４が変位値が“２”以下と判定した場合、判定結果を受けた制御信号生成部６６５は、“Ｈ”（活性状態）の命令フェッチ抑止信号６８１を命令フェッチ要求生成部６５２に送る。 - 特許庁

To reduce instruction fetch operation and to improve throughput by allowing a bus controller to provide a processing program based upon the retrieval result of retrieval hardware for a CPU in instruction fetch operation of an analyzing process program based upon the retrieval result.例文帳に追加

検索結果に基づく分析処理プログラムの命令フェッチ動作時に、検索ハードウェアの検索結果に基づいた処理プログラムをバスコントローラがＣＰＵへ提供することにより、命令フェッチ動作を減らし、処理効率を向上させる。 - 特許庁

The CPU 1 executes the instruction code at the head of the transferred branching instruction and executes the instruction of the program without generating a stand-by state by performing an instruction pre-fetch processing to read the instruction code to be continuously executed from the main storage device 40.例文帳に追加

ＣＰＵ（１）は、転送された分岐命令の先頭の命令コードを実行するとともに、続いて実行する命令コードを主記憶装置（４０）から読み込む命令プリフェッチ処理をすることにより、待ち状態を作ることなくプログラムの命令を実行する。 - 特許庁

An instruction executing part 114 executes an instruction of the selecting instruction code to generate an execution result, and allows the second fetch part 112 to hold the condition branching destination instruction code stored in a second instruction code RAM 130 based on the execution result.例文帳に追加

命令実行部１１４は、前記選択命令コードの命令を実行して実行結果を生成し、かつ、前記実行結果に基づいて第２の命令コードＲＡＭ１３０に記憶されている前記条件分岐先命令コードを第２のフェッチ部１１２に保持させる。 - 特許庁

A delay instruction processing block 7 receives the delay instruction token in an instruction fetch part 2, and delay connecting instructions of a data flow by a performing delay time right after a delay instruction and then sends it out to a circulation pipeline 17.例文帳に追加

そして、遅延命令処理ブロック７は、上記遅延命令トークンを命令フェッチ部２で受けて、遅延命令の次に、データフローのつながる命令を、実行遅延時間だけ遅延させてから、周回パイプライン１７に送出する。 - 特許庁

Switches 24 and 25 are ON by a learning control start instruction from a host control device to fetch positional deviation of every period.例文帳に追加

上位制御装置から学習制御開始指令でスイッチ２４，２５をオンとして、各周期毎位置偏差を取り込む。 - 特許庁

An instruction fetch arbitration part 21 arbitrates an access request not to be snooped among access requests from masters 1-N.例文帳に追加

命令フェッチ調停部２１は、マスタ１〜Ｎからのアクセス要求のうちスヌープの不要なアクセス要求を調停する。 - 特許庁

Instructions are alternately selected from two threads every clock cycle and loaded into an IFAR (Instruction Fetch Address Register) 103.例文帳に追加

命令はクロック・サイクルごとに２つのスレッドから交互に選択してＩＦＡＲ（命令フェッチ・アドレス・レジスタ）１０３にロードする。 - 特許庁

Concerning a digital signal processor for performing pipeline processing divided into three stages of an instruction fetch cycle, an instruction decode cycle and an instruction execute cycle, when decoding a conditional executing instruction through an instruction decoder 14, the value of a register A is put on a data bus while estimating the matching of conditions.例文帳に追加

命令フェッチサイクルと命令デコードサイクルと命令実行サイクルの３段階のステージに分かれたパイプライン処理を行うデジタルシグナルプロセッサにおいて、命令デコーダ１４で条件実行命令をデコードする際には、条件が一致することを想定してレジスタＡの値をデータバス上にのせる。 - 特許庁

To correct a core instruction without adding specially large hardware by holding the core instruction address of a patch destination instead of a core instruction and constructing a path executing core instruction fetch as if the patch destination is a correct core instruction string.例文帳に追加

コア命令キャッシュにおいて、コア命令の変わりにパッチ先のコア命令アドレスを保持し、あたかもそのパッチ先が正しいコア命令列であるかのようにコア命令取り出しを実行するパスを構築することにより、特に大きなハードウェアの追加なしにコア命令の修正を行う。 - 特許庁

This program implementation method includes a step for storing an instruction replaced in an emulation instruction register, a step for making an instruction fetch from the emulation instruction register valid, a step for performing the step execution of the instruction to be replaced and a step for implementing a program.例文帳に追加

エミュレーション命令レジスタに被置換命令を格納するステップと、エミュレーション命令レジスタからの命令フェッチを有効にするステップと、被置換命令をステップ実行するステップと、エミュレーション命令レジスタからの命令フェッチを無効にするステップと、プログラムを実行するステップとを含む。 - 特許庁

A program is stored in a ROM 12, control/operation means 20 and 32 fetch an instruction by sequentially accessing series of addresses of the program, decode this instruction and perform sequential processing on the basis of the decoded instruction.例文帳に追加

ＲＯＭ１２にはプログラムが格納され、制御／演算手段（２０、３２）はプログラムの一連のアドレスに逐次アクセスして命令を取り込み、該命令を解読してその解読命令に基づいて逐次処理を行う。 - 特許庁

An instruction code fetch part 101 fetches an instruction code from a memory; a decoding part 102 executes decoding corresponding to a plurality of kinds of instruction sets; and a process execution part 104 executes the process according to the decoding result.例文帳に追加

命令コードフェッチ部１０１は、メモリから命令コードをフェッチし、デコード部１０２は、複数種類の命令セットに対応したデコードを行い、処理実行部１０４は、デコード結果に応じた処理を実行する。 - 特許庁

The instruction controller 10 decides whether or not there is free space in an instruction buffer storing instruction fetch data received from an L1 cache memory storing frequently used data that are stored in a main memory.例文帳に追加

開示する命令制御装置は、メインメモリに記憶されるデータのうち利用頻度の高いデータを記憶するＬ１キャッシュメモリから受信した命令フェッチデータを保存する命令バッファに空きがあるか否かを判定する。 - 特許庁

To provide a device for contracting extended instruction words, where fetch and decode of common instruction words are executed, and extended instruction words can be processed simultaneously, thereby heightening efficiency of a CPU and program.例文帳に追加

一般命令語のフェッチ及びデコードを遂行すると同時に拡張命令語を処理することができ、これにより、中央処理装置の効率及びプログラムの効率を増大させる拡張命令語縮約装置を提供する。 - 特許庁

SIMULTANEOUS MULTI THREAD PROCESSOR USING NUMBER OF EXECUTION CYCLE AS WEIGHT FOR NUMBER OF INSTRUCTION WORD TO FETCH THREAD, AND METHOD FOR SAME例文帳に追加

命令語数に実行周期回数を加重値として用いてスレッドをフェッチする同時多重スレッドプロセッサ及びその方法 - 特許庁

Instruction fetch is continued when a branch condition is evaluated inside a pipeline and further the actual next address is known.例文帳に追加

命令フェッチは、分岐条件がパイプライン内において評価されさらに実際の次のアドレスが知られているときに継続する。 - 特許庁

The buffer control circuit allocates intrinsic values that low-order bits of an instruction address possibly have to the instruction buffers and prefetches instructions to the instruction buffers corresponding to the address order determined by the low-order bits from the address following a prescribed instruction fetch address as a starting point.例文帳に追加

バッファ制御回路は、前記夫々の命令バッファに命令アドレスの下位複数ビットが採り得る固有値を割当て、所定の命令フェッチアドレスの後続アドレスを基点に前記下位複数ビットによるアドレス順に対応する命令バッファに命令をプリフェッチする。 - 特許庁

For a case wherein an instruction fetched from a main storage device is a branch instruction and data processing for the branch history 2 is necessary corresponding to the branch instruction, the information processor is equipped with an instruction fetch means which attaches way specification information specifying the way where the entry as the object of data processing is present to the address of its instruction and supplies them to an instruction execution part 4.例文帳に追加

主記憶装置からフェッチされた命令が分岐命令であり、かつその分岐命令に対応してブランチヒストリに対するデータ処理が必要となる場合に備えて、データ処理対象となるべきエントリが存在するウェイを指定するウェイ指定情報をその命令のアドレスに添付して命令実行部に与える命令フェッチ手段を備える。 - 特許庁

A RAM controller 5 allows an instruction RAM 2 to pre-fetch an instruction from an external instruction ROM in the unit of banks so that the instruction RAM 2 acts like a cache memory for the external instruction ROM as its control and also allows a CPU 3 and a hardware section 1 to share parts of banks of the instruction RAM 2 in time division as its control.例文帳に追加

ＲＡＭコントローラ５が、外部インストラクションＲＯＭからインストラクションＲＡＭ２にインストラクションをバンク単位でプリフェッチさせてインストラクションＲＡＭ２を外部インストラクションＲＯＭのキャッシュメモリとして動作させる制御を行い、且つ、インストラクションＲＡＭ２の１部バンクをＣＰＵ３およびハードウェア部１に時分割共有させる制御を行う。 - 特許庁

To provide an image pickup device capable of smoothly performing operations, i.e. photographing, the fetch of image data into an external device and a print instruction.例文帳に追加

撮影から外部機器への画像データの取り込み、プリント指示までの操作をスムーズに行うことができる撮像装置を提供する。 - 特許庁

By using the time for processing by thread, a fetch part decides a thread to process in the processing pipeline and fetches an instruction word.例文帳に追加

前記スレッド別処理時間を用いて、フェッチ部は前記プロセッシングパイプラインで処理するスレッドを決定して該当命令語をフェッチする。 - 特許庁

To obtain a computer of small-scale constitution which can be realized by a single arithmetic operation element, an instruction fetch having only subinstruction width, and an instruction decoder by executing instructions sequentially in subinstruction units constituting the main instruction.例文帳に追加

メイン命令を構成するサブ命令単位にシーケンシャルに命令を実行することにより、単一の演算器およびサブ命令幅だけの命令フェッチおよび命令デコーダの構成で、実現可能な小規模構成の計算機を得る。 - 特許庁

To provide a microcomputer to increase execution speed of the microcomputer by a condition branching instruction by monitoring a branching condition of a branching instruction and a method for controlling fetch of the condition branching instruction.例文帳に追加

本発明は、分岐命令の分岐条件を監視することで条件分岐命令によるマイクロコンピュータの実行速度を高速化するマイクロコンピュータおよび条件分岐命令フェッチ制御方法を提供することを課題とする。 - 特許庁