「interconnection process」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

To provide a method for manufacturing a multilayer interconnection structure which can regulate a substrate thickness having excellent handleability and conveyability in a manufacturing process and which facilitates a mass production, and to provide a method for mounting a semiconductor device.例文帳に追加

製造プロセスにおける取扱い性、搬送性に優れた板厚に調整ができ、量産対応が容易となる多層配線構造の製造方法および半導体装置の搭載方法を提供する。 - 特許庁

The method of forming the conductor film pattern comprises a process of forming a first interconnection layer 20 on top of a substrate 10 for separation which is formed with a porous receptive layer 12, and a process of separating the first wiring layer 20 from the substrate 10 for separation by adhering the first wiring layer 20 to a substrate 100.例文帳に追加

多孔性の受容層１２が設けられた分離用基体１０の上に、第１配線層２０を形成する工程と、前記第１配線層２０を基体１００に接着させることにより分離用基体１０から分離する工程と、を含む、導電膜パターンの形成方法。 - 特許庁

Disclosed is the cleaning agent used after a chemical-mechanical polishing process in the manufacturing process of the semiconductor device having the copper interconnection formed on the surface, wherein the cleaning agent contains (A) polycarboxylic acid and (B) a compound having an aldehyde structure and has the pH of 0.5 to 5.例文帳に追加

表面に銅配線が施された半導体デバイスの製造工程における化学的機械的研磨工程の後に用いられる洗浄剤であって、（Ａ）ポリカルボン酸と、（Ｂ）アルデヒド構造を有する化合物と、を含有し、ｐＨが０．５〜５であることを特徴とする洗浄剤である。 - 特許庁

To provide a wiring structure of simple wiring process, for improving wiring reliability, and realizing cost reduction, where a minute wiring structure is formed without the use of dry-etching or ashing process with a wiring groove, related to a fine multilayer interconnection of a semiconductor device.例文帳に追加

半導体装置における微細な多層配線において、配線溝のドライエッチングやアッシングプロセスを用いることなく、微細な配線構造の形成が可能であって、配線工程の簡略化、配線信頼性向上、低コスト化を同時に達成する配線構造を提供する。 - 特許庁

Thereby, it becomes possible to omit a process to form an interconnection to connect the gate electrode 124 of the first stage transistor 124 of the output circuit 140 and the impurity diffusion region 117 of the FD portion 114 through a contact hole, making it possible to avoid the deterioration of pixel characteristics caused by wiring process.例文帳に追加

これにより、出力回路１４０の初段トランジスタ１２４のゲート電極１２４と、ＦＤ部１１４の不純物拡散領域１１７とをコンタクトホールを介して接続する配線を形成する工程をなくすことができ、配線工程に起因する画素特性劣化を回避することができる。 - 特許庁

In the method of manufacturing the semiconductor device which comprises a process of forming an Al alloy interconnection film to be electrically connected to each region of a transistor, on a silicon substrate formed with the transistor, the Al alloy interconnection film is formed by sputtering, and a bias voltage applied to the silicon substrate side when sputtering is set to 0 V or ground potential.例文帳に追加

トランジスタが形成されたシリコン基板上に、トランジスタの各領域と電気的に接続されるＡｌ合金配線膜を形成する工程を有した半導体装置の製造方法において、Ａｌ合金配線膜の形成工程をスパッタリングによって行い、スパッタリング時に、シリコン基板側に印加するバイアス電圧を０Ｖもしくは接地電位とする。 - 特許庁

Consequently, a front surface of the resistor metal thin film 20 is never exposed to a plasma or the like in a process of forming the metal resistor 1, resulting in establishing an assured electrical contact between the resistor metal thin film 20 and the interconnection metal 16.例文帳に追加

従って、抵抗金属薄膜２０の表面が、金属抵抗１の形成過程でプラズマ等に晒されることがなくなり、抵抗金属薄膜２０と配線金属１６との電気的接触が確実となる。 - 特許庁

Because the adhesion transition layer exists between the upper low-k dielectric layer and the diffusion barrier cap dielectric layer, the possibility that the layers in the interconnection structure are separated in a packaging process is reduced.例文帳に追加

上部低誘電率（low-k)誘電体層と拡散障壁キャップ誘電体層との間に接着遷移層が存在するから、パッケージング工程の間に相互接続構造体が離層する機会を低減させることが可能になる。 - 特許庁

To take a countermeasure against power supply noise efficiently by forming a capacitor at a desired position with no restriction of interconnection and to fabricate a capacitor of large capacity with a smaller area even in a finer pattern process technology.例文帳に追加

配線等の制約を受けることなく所望の位置にキャパシタを形成して電源ノイズ対策を効率的に行うことができ、微細化の進んだプロセス技術においても、より少ない面積でより大容量のキャパシタを構成する。 - 特許庁

To obtain a wafer in which fluctuations in transistor characteristics are reduced by preventing the diffusion into silicon of Cu produced by a heat treatment such as a Cu interconnection forming process and a manufacturing method therefor, as well as to obtain a semiconductor device formed of the same wafer.例文帳に追加

Ｃｕ配線形成工程などの熱処理により発生するＣｕのシリコン中への拡散を防止してトランジスタ特性の変動を少なくさせたウェーハ及びその製造方法、このウェーハから形成された半導体装置を提供する。 - 特許庁

To provide a hole formation method which achieves high process reproductivity and allows fine holes to be formed efficiently at low cost, and to provide a multilayer interconnection, a semiconductor device, a display element, an image display device, and a system that form via holes by using the hole formation method.例文帳に追加

プロセス再現性が高く、微細なホールを効率よく低コストで形成することができるホール形成方法、並びに、該ホール形成方法を用いてビアホールを形成した多層配線、半導体装置、表示素子、画像表示装置、及びシステムの提供。 - 特許庁

To provide a method for manufacturing a semiconductor device capable of forming a high accuracy via plug by applying a dual damascene process even in a structure having a via diameter smaller than a width of an interconnection groove in size and a better margin against an alignment displacement during an exposure.例文帳に追加

配線溝の幅よりビアの径が小さく、露光時の位置あわせのずれに対してマージンがある構造においても、デュアルダマシンプロセスを適用して高精度のビアプラグを形成することができる半導体装置の製造方法を提供する。 - 特許庁

To provide a polishing method, a polishing device, and a manufacturing method for a semiconductor device, where occurrence of dishing or erosion is suppressed in a planarizing process for polishing a metal film to constitute wiring of a semiconductor device having a multilayer interconnection structure.例文帳に追加

多層配線構造を有する半導体装置の配線を構成するための金属膜の研磨による平坦化工程において、ディッシング、エロージョンの発生を抑制可能な、研磨方法、研磨装置および半導体装置の製造方法を提供する。 - 特許庁

A manufacturing method includes a heat press process in which metal foils 4 and 5 are overlaid on the surface and rear 1A and 1B of a copper plate 1 or a layered printed interconnection board with prepregs 2 and 3 therebetween respectively and the layered body is held between a pair of interposed bodies KT1 and KT2 to be heated and compressed.例文帳に追加

銅板１または被積層プリント配線板１０，２０の表裏面１Ａ，１Ｂに、それぞれプリプレグ２，３を介して金属箔４，５を重ね、２つの介挿体ＫＴ１，ＫＴ２の間に挟んで加熱プレスする加熱プレス工程を備える。 - 特許庁

Although the conductive support structure 112 is formed by the same process as that used for forming a metal interconnection part in an element region 109 of the integrated circuit, a semiconductor element existing inside the element region 109 is not electrically connected.例文帳に追加

集積回路の素子領域（１０９）内に金属相互接続部を形成するために用いるのと同じプロセスを用いて、導電性支持構造（１１２）を形成するが、素子領域（１０９）内部にある半導体素子には電気的に結合しない。 - 特許庁

Further, a method of manufacturing a BEOL interconnection structure includes (i) a method of forming a high-density TDL in an opening of the ULK dielectric bored by etching, and (ii) a method of arranging the ULK dielectric in a process chamber on a cold chuck, putting a seal agent into the process chamber and further performing an activating step.例文帳に追加

また、後工程相互接続構造の作製方法が開示され、この方法は、（ｉ）超低Ｋ誘電体のエッチングされた開口に高密度薄膜誘電体層を生成する方法、および（ｉｉ）超低Ｋ誘電体を低温チャック上でプロセス・チャンバ中に配置し、封止剤をプロセス・チャンバに加え、さらに活性化ステップを行なう方法を含む。 - 特許庁

To improve reliability and a manufacturing yield in multilayer interconnection by forming a wiring groove so that no crown fences are generated around a via hole, and by protecting lower layer wiring from a damage due to the etching of a process for forming the via hole and wiring groove.例文帳に追加

ビアホールの周囲にクラウンフェンスが生じないように配線溝を形成し、且つビアホール及び配線溝を形成する工程のエッチングによるダメージから下層配線を保護して多層配線の信頼性及び製造歩留まりを向上できるようにする。 - 特許庁

To provide a method for manufacturing a substrate for a semiconductor device including a process capable of simply and absolutely removing an electric supply line for plating without constituting a limiting factor of a high-density interconnection, and to provide a high-density substrate for the semiconductor device manufactured by using the method.例文帳に追加

配線の高密度化を阻害することなく簡易かつ確実にめっき用給電線の除去を行うことのできるプロセスを含んだ半導体装置用基板の製造方法およびそれによって作製される高密度な半導体装置用基板を提供する。 - 特許庁

To make a wafer 21 leave an electrostatic stage 1 in an electrostatic chuck for holding the wafer and in a wafer separating method regardless of the thickness of an oxide film on the back side of the wafer 21, that of a metal interconnection layer on the front side thereof and output, pressure of process condition and further, an individual difference of electrodes.例文帳に追加

ウェハ保持用静電チャックおよびウェハの剥離方法において、ウェハ２１の裏面の酸化膜の厚さや表面の金属配線層の厚さ、処理条件の出力および圧力と電極の個体差にかかわらずウェハ２１を静電ステ−ジ１から離脱させる。 - 特許庁

To provide a method of forming conductive pattern in which a high-resolution conductive pattern having a conductivity and durability can be obtained without requiring complicated process and an expensive apparatus, even when it is applied to the formation of an interconnection, etc. which is used for a plurality of different materials.例文帳に追加

複雑な工程や高価な装置を必要とせず、複数の異なる材料を用いた配線などの形成に適用した場合にも、導電性及び耐久性を有する高解像度な導電性パターンが得られる導電性パターン形成方法を提供すること。 - 特許庁

When a metal interconnection is formed by using a damascine method in a layer insulating film comprising a low dielectric film, determination of a semiconductor substrate is carried out based on waiting time among processes and humidity of storage environment, and fraction defective is managed by promoting only a semiconductor substrate determined as non-defective to a next process.例文帳に追加

低誘電率膜を含む層間絶縁膜にダマシン法を用いてメタル配線を形成する際、工程間の待ち時間および保管環境の湿度に基づいて半導体基板の判定を行い、良と判定された半導体基板のみを次工程に進めることで不良率を管理する。 - 特許庁

In the chemical mechanical polishing method in a manufacturing process of a semiconductor device, the object to be polished with an embedded interconnection formed in the low relative permittivity insulation film via the barrier metal is polished, by using a polishing solution containing colloidal silica, with a part of the surface covered with aluminum atoms.例文帳に追加

半導体デバイスの製造工程における化学的機械的研磨方法であって、低比誘電率の絶縁膜にバリアメタル層を介して埋め込み配線を形成してなる被研磨体を、表面の一部がアルミニウム原子で覆われたコロイダルシリカを含有する研磨液を用いて研磨する。 - 特許庁

To increases inductor characteristics and reliability by eliminating residue and defect of shape of wiring made of Al or the like, and further to shorten processing time by avoiding problems to become the bottleneck in a process, in a semiconductor device having an inductor of a multiplayer interconnection structure in an on-chip state formed on a double poly-silicon type bipolar transistor.例文帳に追加

ダブルポリシリコン型バイポーラトランジスタ上にオンチップで形成される多層配線構造のインダクタを有する半導体装置において、Ａｌ等の配線の残さや形状不良をなくしてインダクタ特性及び信頼性を高め、プロセスネックとなるような問題を回避して加工時間も短縮する。 - 特許庁

In at least one of the first and second interconnection portions 10a and 10b, the amount of foaming liquid flowing out from the foaming chamber 10 into the second channel CH2 is different from the amount of foaming liquid flowing from the second channel CH2 into the foaming chamber 10 in the foam reduction process.例文帳に追加

第１、第２連通部１０ａ，１０ｂの少なくとも一方は、気泡発生過程において発泡室１０から第２流路ＣＨ２へと流出する発泡液の液量が、気泡減少過程において第２流路ＣＨ２から発泡室１０へと流入する発泡液の液量と異なる。 - 特許庁

To obtain a printer and a printer head in which a heating element and an integrated drive circuit can be formed on the same silicon substrate through a simple process by solving various problems when a heater material is applied to the interconnection electrode of an integrated circuit in a printer employing a thermal head.例文帳に追加

本発明は、プリンタ及びプリンタ用ヘッドに関し、例えばサーマルヘッドを用いたプリンタに適用して、発熱抵抗体材料を集積回路の配線用電極に適用する場合の各種問題を解決して、簡易な工程により同一シリコン基板上に発熱素子と駆動集積回路とを形成することができるようにする。 - 特許庁

The manufacturing method of multiplayer interconnection boards includes a process of heating and pressurizing a laminate for integration, while a plurality of double-sided wiring boards 10, where a wiring pattern 12 is formed on both the surface of an insulating layer 11 are being laminated via a prepreg 1 where a thermosetting resin, is immersed to a resin porous film.例文帳に追加

絶縁層１１の両面に配線パターン１２が形成された複数の両面配線基板１０を、樹脂多孔質膜に熱硬化性樹脂を含浸させたプリプレグ１を介して積層した状態で、その積層物を加熱加圧して一体化させる工程を含む多層配線基板の製造方法。 - 特許庁

The electronic circuit module 1 is constituted by forming a plurality of conductor layers 11a to 11e and an insulating layer 13 and also arranging interconnection members 15a to 15c interconnecting the conductor layers through the insulating layer 13, and connected to an electronic component 120, for example, through a reflow process of heating the whole electronic circuit module 1.例文帳に追加

電子回路モジュール１は、複数の導体層１１ａ〜１１ｅと絶縁層１３とが形成され、絶縁層１３を貫通して導体層１１間を接続する層間接続部材１５ａ〜１５ｃが配置されて構成されており、例えば電子回路モジュール１全体を加熱するリフロー工程を経て、電子部品１２０と接続される。 - 特許庁

The process for fabricating a semiconductor device comprises steps of: forming a silicon carbide film 31 on the back of a semiconductor substrate 1 and forming a transistor on the surface thereof; forming an interlayer insulating film 12 on the semiconductor substrate 1 and the transistor; and burying a Cu interconnection 13 in the interlayer insulating film 12.例文帳に追加

本発明に係る半導体装置の製造方法は、半導体基板１の裏面に炭化シリコン膜３１を形成し、かつ半導体基板１の表面にトランジスタを形成する工程と、半導体基板１上及びトランジスタ上に層間絶縁膜１２を形成する工程と、層間絶縁膜１２にＣｕ配線１３を埋め込む工程とを具備する。 - 特許庁