「interconnection process」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

To realize metallic interconnection excellent in an implanting process where there occur no void and no seam in a minute interconnection forming groove and via hole.例文帳に追加

微細化された配線形成溝及びヴィアホールに対して、ボイドやシームが発生しない、埋め込み特性に優れた金属配線を実現できるようにする。 - 特許庁

To provide a high-speed/low-latency interconnection architecture having an efficient transport layer process.例文帳に追加

効率のよいトランスポート層処理を有する高速・低レイテンシ内部接続アーキテクチャを提供する。 - 特許庁

In the process, interconnection metal is prevented from diffusing into material of a surrounding dielectric layer.例文帳に追加

相互接続金属が周囲の誘電層材内に拡散されるのを防止するための過程が開示される。 - 特許庁

To provide a semiconductor device using a fully silicided gate process in which the width of a gate interconnection is narrow, wherein a contact area between the gate interconnection and a contact can be easily secured and the wire resistance of the gate interconnection can be made small without changing the designing rules of the gate interconnection.例文帳に追加

ゲート配線の幅が狭いフルシリサイド化ゲートプロセスを用いた半導体装置において、ゲート配線の設計ルールを変更することなく、ゲート配線とコンタクトとの接触面積を確保することが容易で且つゲート配線の配線抵抗が小さい半導体装置を実現できるようにする。 - 特許庁

A dummy interconnection 52, which is formed in the same manufacturing process as the electrode interconnection 49, is provided at a position as an axis of a center C of the n^+-type region 42 so as to maintain a 180° revolution symmetry with the electrode interconnection 49.例文帳に追加

また、ｎ^＋型領域４２の中心Ｃを軸として電極配線４９と１８０°の回転対称となる位置に、電極配線４９と同一製造工程によって形成されたダミー配線５２が設けられている。 - 特許庁

Preferably, the building blocks are produced by a blowing process and may be provided with screws for a safe interconnection.例文帳に追加

好ましくは、ビルディング・ブロックは、吹込プロセスで製造され、安全な相互連結のためにねじを備えることができる。 - 特許庁

To provide a method for manufacturing a multilayer interconnection board that is fine and has high density by a highly productive process.例文帳に追加

微細で高密度な多層配線基板を生産性が高い工程で製造する方法を提供すること。 - 特許庁

To enable a filling layer and a wiring layer of a multilayer interconnection structure to be improved in connection reliability between them without using a process such as a polishing process that depresses the yield.例文帳に追加

研磨などの歩留りを低下させる工程を用いることなく、多層配線構造の充填層と配線層との接続の信頼性を向上させる。 - 特許庁

To prevent voids from occurring in a wiring and a plug when a multilayer interconnection structure is formed by forming the wiring and the plug using a groove interconnection method in a manufacturing process of a semiconductor device.例文帳に追加

半導体装置の製造工程において、溝配線法により配線やプラグを形成し、多層配線構造を形成する場合に、配線やプラグにボイドが生じることを防止する。 - 特許庁

To provide a semiconductor device in which planarity of an interconnection forming layer is ensured in planarization processing performed during an interconnection forming process, and circuit simulation can be performed with high precision by reducing capacitance between the interconnection and dummy wiring.例文帳に追加

配線形成工程で実行される平坦化処理の際の配線形成層の平坦性の確保と、配線とダミー配線との間の容量の低減化による回路シミュレーションの高精度化を図ることができるようにした半導体装置を提供する。 - 特許庁

In the fabrication process of semiconductor device having a multilayer interconnection layer, hydrogenation heat treatment is performed at least after formation of an insulation layer 107 covering a first interconnection layer 106 and an insulation layer 113 covering a last interconnection layer 112.例文帳に追加

多層配線層を有する半導体装置の製造工程において、少なくとも第一配線層１０６を覆う絶縁層１０７の形成後及び最終配線層１１２を覆う絶縁層１１３の形成後に水素化熱処理を行う。 - 特許庁

To obtain a multilayer printed interconnection board which can be manufactured with a high yield of the wiring circuit made by precise process and has the excellent bonding performance of the circuit.例文帳に追加

微細加工する配線回路の歩留まりが高く、密着性の良い回路の多層プリント配線板を得る。 - 特許庁

To provide a technology to form interconnections which can form a fine interconnection by a simple process while suppressing the cost.例文帳に追加

コストを抑えつつ、簡易な工程で微細な配線を形成することが可能な配線形成技術を提供する。 - 特許庁

SOURCE ALTERNATE MOCVD PROCESS OF DEPOSITING TUNGSTEN NITRIDE THIN FILM AS BARRIER LAYER FOR MOCVD COPPER INTERCONNECTION例文帳に追加

ＭＯＣＶＤ銅インターコネクトのためのバリア層としてタングステンナイトライド薄膜を堆積するソースオールタネイトＭＯＣＶＤプロセス - 特許庁

To provide a method of forming a metal interconnection of a semiconductor device which can solve the problems caused by a defective contact between upper and lower metal interconnections, due to insufficient process margin in a process of forming the upper metal interconnection of the high integration semiconductor device.例文帳に追加

高集積半導体素子の上部金属配線形成工程において工程マージンの不足による下部金属配線との接触不良からの問題点を解決することができる半導体素子の金属配線形成方法を提供する。 - 特許庁

To provide a cleaning agent used in a cleaning process after a flattening polishing process in a manufacturing process of a semiconductor device having a copper interconnection, wherein corrosion and oxidation of the copper interconnection and surface roughening of the flattened interconnection on a substrate due thereto, are suppressed and impurities on a semiconductor device surface can effectively be removed, and to provide a cleaning method using the same.例文帳に追加

銅配線を備えた半導体デバイス製造工程における平坦化研磨工程後の洗浄工程に用いられる洗浄剤であって、銅配線の腐蝕や酸化、それに起因する平坦化された基板上配線の表面荒れの発生が抑制され、且つ、半導体デバイス表面の不純物を有効に除去し得る洗浄剤及びそれを用いた洗浄方法を提供する。 - 特許庁

To provide a dual damascene process that can reliably form aluminum interconnection exhibiting improved electro migration characteristics, as compared with aluminum interconnection that is formed by the conventional RIE technique.例文帳に追加

従来のＲＩＥ技法によって形成されたアルミニウム相互接続よりも改善されたエレクトロマイグレーション特性を示すアルミニウム相互接続を確実に形成することができるデュアル・ダマシン・プロセス。 - 特許庁

To provide a method of planarization with less copper dishing or with no copper dishing in the process of forming a copper interconnection using a damascene process.例文帳に追加

ダマシン法を用いて銅配線を形成するに当たり、化学・機械的研磨（ＣＭＰ）による銅のディッシングを低減、あるいはなくし、平坦化する方法を提供する。 - 特許庁

Moreover, an electrical interlevel interconnection can be formed simultaneously to the drain of the transistor 12 using the damascene capacitor formation process.例文帳に追加

更に、ダマシンキャパシタ形成プロセスを用いて、電気的インターレベル相互接続をトランジスタのドレインに対して、同時に形成し得る。 - 特許庁

The packet transmitting section 28 performs a necessary process on the received packet Pc, and outputs the processed packet on an interconnection link 4 as a packet Pd.例文帳に追加

パケット送信部２８は、受け取ったパケットＰｃに必要な処理を行って、パケットＰｄとして中継回線４に送出する。 - 特許庁

Since the Ti film is used for interconnection, the thin film capacitor 12 can be fabricated integrally on the semiconductor substrate 1 through a high temperature process.例文帳に追加

Ｔｉ膜を配線に使用することで、薄膜コンデンサ１２の形成を高温プロセスで、半導体基板１上に一体化できる。 - 特許庁

To protect circuits from damage by preventing laminated insulating films from exfoliation during a dicing process for multilayer interconnection structure semiconductor wafers.例文帳に追加

多層配線構造の半導体ウェーハをダイシングする場合において、積層された絶縁膜の剥がれを防止して回路を傷付けないようにする。 - 特許庁

After a Cu interconnection M1 is formed by Damascene process, a semiconductor substrate 1 is heat treated at about 350°C in a pressure reduced atmosphere of silane based gas thus forming a silicide layer (CuSix) 6 selectively on the surface of the Cu interconnection M1.例文帳に追加

ダマシンプロセスでＣｕ配線Ｍ_1 を形成した後、半導体基板１に減圧状態においてシラン系ガス雰囲気中で約３５０℃の熱処理を施し、Ｃｕ配線Ｍ_1 の表面に選択的にシリサイド層（ＣｕＳｉ_x ）６を形成する。 - 特許庁

In a film formation process, at least part of an interconnection and/or an electronic element and/or an electrode for display is formed on a transparent substrate.例文帳に追加

成膜工程において、透明基板上に、配線、電子素子及び表示用電極の少なくともいずれかにおける少なくとも一部を形成する。 - 特許庁

To provide a process for manufacturing a three-dimensional semiconductor package mounting semiconductor devices three-dimensionally, while shortening the interconnection between respective semiconductor devices and attaining scaling-down and densification.例文帳に追加

半導体ディバイスを三次元実装し、各半導体ディバイス間の配線の短縮化、微細化、高密度化を図った三次元半導体パッケージを製造する。 - 特許庁

To provide a manufacturing method that facilitates an electric connection forming process for an interconnection region to a stack of a contact level of a three-dimensional laminate IC device.例文帳に追加

３次元積層ＩＣデバイスにおいて、相互接続領域のコンタクトレベルのスタックへの電気接続形成工程を簡略化する製造方法を提供する。 - 特許庁

Since the split capacity electrodes 24 and 25 are connected with adjacent diffusion layers 14 and 15 through a first interconnection layer directly above the capacity electrodes, charges generated in the fabrication process subsequent to the process for forming the first interconnection layer can be discharged to the diffusion layer and a capacitive oxidation layer can also be protected against breakdown.例文帳に追加

また、２分割された容量電極２４、２５を隣接する拡散層１４、１５に、容量電極すぐ上の第１配線層で接続する構成とするので、第１配線層形成工程以降の製造工程で発生するチャージを拡散層に放電することができ、容量酸化膜の破壊を防ぐことも可能となる。 - 特許庁

To provide a coating composite for producing an interlayer insulation film in which a high Young's modulus, a low dielectric constant, and a high breakdown voltage durable sufficiently in the CMP process of the copper interconnection process of a semiconductor element can be achieved simultaneously.例文帳に追加

半導体素子の銅配線工程におけるＣＭＰ工程に十分耐える高いヤングモジュラスと、低い比誘電率と、高いブレークダウン電圧を同時に達成する層間絶縁膜製造用の塗布組成物の提供。 - 特許庁

A pad electrode layer 16 is formed on the insulating film 14, so as to cover the grooves 14a-14d and have an uneven surface by utilizing interconnection forming process.例文帳に追加

配線形成工程を流用して絶縁膜１４の上に溝１４ａ〜１４ｄを覆って上面が凹凸状をなすようにパッド電極層１６を形成する。 - 特許庁

To provide a ceramic varistor, etc. which can be prevented from warping during calcination by a simple structure and can achieve a sure connection with an interconnection without conducting complicated process management.例文帳に追加

簡易な構成で焼成時の反りを防止することができ、煩雑な工程管理を行わなくとも配線との確実な接続を実現できるセラミックバリスタ等を提供する。 - 特許庁

To obtain a semiconductor device having a capacitor which can be formed through a process shared with an interconnection while reducing the area of memory cell, and a method of fabrication.例文帳に追加

メモリセル面積の縮小が可能であり、配線と共有化されたプロセスで形成できるキャパシタを有する半導体装置およびその製造方法を提供する。 - 特許庁

Next, electrode pads (first electrodes) on the semiconductor chips and a metal interconnection (second electrode) on the multilayer wiring board are wire-bonded (process S4) by the wire-bonding apparatus.例文帳に追加

次いで、ワイヤボンダ装置によって、半導体チップ上の電極パッド（第１電極）と多層配線基板上の金属配線（第２電極）とをワイヤボンディングする（工程Ｓ４）。 - 特許庁

The method of manufacturing the semiconductor device is provided with a cleaning process, in which the surface oxide film 6 formed on the copper interconnection 3, is cleaned and a first process, in which the film 6 is substituted into carboxylate and a second process, in which the generated carboxylate is reduced and removed.例文帳に追加

銅配線３に形成された表面酸化膜６を清浄する清浄工程を有する半導体装置の製造方法であって、清浄工程は、表面酸化膜６をカルボン酸塩に置換する第１の工程と、生成されたカルボン酸塩を還元除去する第２の工程とを有する。 - 特許庁

To provide a process for manufacturing a three-dimensional semiconductor package mounting various semiconductor devices including a general-purpose device three-dimensionally, while shortening the interconnection between respective semiconductor devices and attaining scaling-down or densification by a simple process with high precision.例文帳に追加

汎用品を含む各種半導体ディバイスを三次元実装するとともに各半導体ディバイス間の配線の短縮化、微細化或いは高密度化を図った三次元半導体パッケージを簡易な工程により高精度に製造する。 - 特許庁

To provide a manufacturing method of a resistance element for preventing the resistance element whose resistance value has been adjusted by trimming incorporated in a substrate from varying by heating due to reflow caused by the lamination process of a multilayer interconnection board and the packaging of packaging components in a later process.例文帳に追加

基板内に内蔵した抵抗素子は、トリミングによって抵抗値を調整したにも係わらず、多層配線基板の積層工程や実装部品の実装時にかかるリフローによる加熱によって変動してしまう。 - 特許庁

In the manufacturing process of the semiconductor device, a first connection element 14a for applying the first fixed voltage Vdd to the output interconnection 16 or a second connection element 14b for applying the second fixed voltage GND to the output interconnection 16 is selectively formed at a predetermined place in the device.例文帳に追加

本半導体装置の製造工程において、出力配線１６に第１固定電圧Ｖｄｄを印加する第１接続素子１４ａまたは、出力配線１６に第２固定電圧ＧＮＤを印加する第２接続素子１４ｂのいずれかを、所定の箇所に選択的に形成する。 - 特許庁

The interconnection structure of the invention has improved technical extensibility for semiconductor society compared with the interconnection structure of the prior art in which a barrier material is formed by a conventional PVD process, conventional ionized plasma deposition, CVD, or ALD.例文帳に追加

本発明の相互接続構造体は、従来のＰＶＤプロセス、従来のイオン化プラズマ堆積、ＣＶＤ、又はＡＬＤによってバリア材料が形成される従来技術の相互接続構造体と比べると、半導体業界のための改善された技術拡張性を有する。 - 特許庁

To provide a polishing agent and a polishing method that are suitable specifically for a second polishing process for eliminating a barrier film in a substrate formed with a interconnection metal film and the barrier film on an insulating film.例文帳に追加

絶縁膜上に配線金属膜とバリア膜が形成された基板の、特に、バリア膜を除去する第２の研磨工程において好適な研磨剤および研磨方法の提供。 - 特許庁

A method and an apparatus for producing a copper layer on a substrate in a flat panel display manufacturing process are provided, where the copper is electrodelessly deposited on a substrate to form a copper interconnection layer.例文帳に追加

フラットパネルディスプレイ製造過程において基板上に銅層を作る方法および装置であって、銅を基板上に無電極的に堆積し、銅相互接続層を形成する。 - 特許庁

In this way, a process where the multilayer metal interconnection 14 is formed, and electric charge 18 generated by reactive ions is prevented from flowing excessively into the gate electrode 13a.例文帳に追加

こうして、多層メタル配線１４の形成工程において、反応性イオンによって生じた電荷１８がゲート電極１３ａへと過度に流れ込むのを阻止する構成となっている。 - 特許庁

The manufacturing method of the multilayer interconnection board should comprise a process for forming a light-sensitive resist film on one surface of a substrate made of a conductive material that can be etched, a process for exposing the light-sensitive resist film for development, and a process for making coarse the surface of the substrate where the light-sensitive resist film is removed by the process.例文帳に追加

エッチング可能な導電材料から成る基板の片方の面に感光性レジスト膜を形成する工程と、該感光性レジスト膜を露光して現像する工程と、前記工程で感光性レジスト膜を除去したところの基板表面を粗化する工程を含むことを特徴とする多層配線板の製造方法である。 - 特許庁

To provide a TEG structure optimal for evaluating the defect level in the important components of an interconnection process, i.e., interconnect resistance, open circuit and short circuit defect, and through hole process, at a low cost and enhancing the location efficiency of a detected defect.例文帳に追加

配線工程で重要な要素である、配線抵抗、断線及びショート欠陥、およびスルーホールのプロセスを低コストで、欠陥レベルを評価し、検出した欠陥箇所の探索効率を向上するための最適なＴＥＧ構造を提供する。 - 特許庁

The element for evaluation of the physical resistance in the package process of a semiconductor device is equipped with a substrate 1, an interconnection film 3 prepared on the substrate 1, and an insulation film 2 whose elastic modulus is 15 GPa or less prepared in the lower layer and/or the upper layer of the interconnection film 3.例文帳に追加

半導体デバイスのパッケージプロセスにおける物理的耐性の評価の為に用いられる素子であって、 基板１と、 前記基板１上に設けられた配線膜３と、 前記配線膜３の下層側および／または上層側に設けられた弾性率が１５ＧＰａ以下の絶縁膜２とを具備する。 - 特許庁

To uniformly and efficiently remove a surface oxide film formed on a copper interconnection or the like, regarding a method and an apparatus the manufacturing a semiconductor device, where a process or a means used to remove an inessential substance adhering to the surface of an electrode or an interconnection using copper as the main material is provided.例文帳に追加

本発明は銅を主材料とする電極或いは配線の表面に付着する不要物を除去する工程／手段を有する半導体装置の製造方法及び半導体装置の製造装置に関し、銅配線等に形成される表面酸化膜を均一にかつ効率的に除去することを課題とする。 - 特許庁

To provide a manufacturing method of a semiconductor device in which ARL is used for processing a silicon oxide film in the upper layer of a local interconnection tungsten film and subsequently even if passing through a high temperature film forming process, a defect due to the exfoliation of a boundary face between the local interconnection tungsten film and the silicon oxide film is prevented from occur.例文帳に追加

ローカル配線タングステン膜の上層のシリコン酸化膜の加工にＡＲＬを使用し、その後に高温の成膜プロセスを経ても、ローカル配線タングステン膜とシリコン酸化膜界面の膜剥がれによる欠陥の発生を抑制できる半導体装置の製造方法を提供することを目的とする。 - 特許庁