N=CHの英語

In general formula (1), A^1 and A^2 each independently represents N, -CH or -CR.例文帳に追加

一般式（１）中、Ａ^１、Ａ^２はそれぞれ独立にＮ、−ＣＨ又は−ＣＲを表す。 - 特許庁

To improve reliability and durability by suppressing the deterioration of an n-ch TFT in a driving circuit for a display device.例文帳に追加

表示装置の駆動回路において、ｎ−ｃｈＴＦＴの劣化を抑えて、信頼性、耐久性を向上させる。 - 特許庁

Properly providing a (W/L) size to a plurality of N-ch MOS transistors (TRs) being components of the comparator allows the comparator to intentionally produce an offset voltage in its detected voltage.例文帳に追加

コンパレータを構成する複数のN-chMOSトランジスタの(W/L)サイズを適当に与えることによりコンパレータの検出電圧に意図的にオフセット電圧を発生させる。 - 特許庁

A pyridinium ring in which a dialkylamino group or a nitrogen-containing suturated heterocyclic group is substituted for its 4 position and a plurality of p-phenylenes are made to bond together through a single bond, -O-CO-, -CO-O-, -C≡C-, -CH=CH-,-CH=N-, -N=CH-, or -N=N-.例文帳に追加

４位をジアルキルアミノ基または含窒素飽和複素環基で置換したピリジニウム環と複数のｐ−フェニレンを、単結合、−Ｏ−ＣＯ−、−ＣＯ−Ｏ−、−Ｃ≡Ｃ−、−ＣＨ＝ＣＨ−、−ＣＨ＝Ｎ−、−Ｎ＝ＣＨ−または−Ｎ＝Ｎ−で結合させる。 - 特許庁

At least one of inverter circuits 21 for a plurality of stages comprising a clock buffer part 121 of a scan line driving circuit 12 is composed of a NAND circuit 22 and a voltage to be impressed to the drain of n-ch TFT is divided.例文帳に追加

走査線駆動回路１２のクロックバッファ部１２１を構成する複数段のインバータ回路２１のうちの少なくとも一つをＮＡＮＤ回路２２で構成して、ｎ−ｃｈＴＦＴのドレインに印加される電圧を分圧するようにした。 - 特許庁

By executing low bias treatment using a halogen-based gas when etching the polysilicon film, a metal electrode having an independent work function is formed on the N-ch transistor and the P-ch transistor while improving the film quality of the High-k film which is a base.例文帳に追加

該ポリシリコン膜をエッチングする際にハロゲン系ガスを用いた低バイアス処理を施すことにより、下地のＨｉｇｈ−ｋ膜の膜質を改善しながら、Ｎ−ｃｈトランジスタ及びＰ−ｃｈトランジスタに独立した仕事関数を持つ金属電極を形成する。 - 特許庁

The noise cancelling circuit has a noise cancelling element 22 having a gate electrode F formed on an N-type semiconductor layer and an adjacent inter-element isolating region L via a gate insulting film 32 and connected to a gate electrode C of an N-ch MOSFET 4 and a P-type semiconductor layer connected to an output wire D.例文帳に追加

ノイズキャンセル回路は、ゲート絶縁膜３２を介してＮ型半導体層及び隣接する素子間分離領域Ｌ上に形成され、Ｎｃｈ−ＭＯＳＦＥＴ４のゲート電極Ｃに接続されるゲート電極Ｆと、出力配線Ｄに接続されるＰ型半導体層とを備えるノイズキャンセル素子２２を有している。 - 特許庁