意味 | 例文 (16件) |
PMOS logicとは 意味・読み方・使い方
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意味・対訳 PMOSロジックのクロックIC (1974年) PMOS または pMOSロジック(Metal-Oxide-Semiconductor : 金属-酸化物-半導体が由来)は、pチャネルエンハンスメントモードMOSFETに基づいたデジタル回路のファミリである。
「PMOS logic」の部分一致の例文検索結果
該当件数 : 16件
To provide a logic gate capable of attaining a logical sum by the use of only PMOS transistors.例文帳に追加
PMOSトランジスタのみで論理和を実現することのできる論理ゲートを提供する。 - 特許庁
The dopant layer and/or logic element isolation film side walls having smaller slope angles are provided to NMOS devices in the above-mentioned logic regions while they are not provided to PMOS devices in the above-mentioned logic regions.例文帳に追加
前記不純物層及び/又はより小さな傾斜度を有するロジック素子分離膜の側壁を前記ロジック領域のNMOS装置に提供する一方、前記ロジック領域のPMOS装置には提供されていない。 - 特許庁
The logic circuit includes complete depletion type nMOS (7) and pMOS (8) having the SOI structure formed on the UTB.例文帳に追加
論理回路は、UTB上に形成されたSOI構造を有する完全空乏型のnMOS(7)とpMOS(8)を含む。 - 特許庁
The output circuit includes an inverter INV (1), in which a PMOS transistor Q11 and a NMOS transistor Q21 are connected in series, and read-out data OUTHB from a memory cell is logic-reversed to output a gate signal of a PMOS transistor 51 for output.例文帳に追加
PMOSトランジスタQ11とNMOSトランジスタQ21とが直列に接続されて構成され、メモリセルからの読み出しデータOUTHBを論理反転して、出力用PMOSトランジスタQ51のゲート信号を出力するインバータINV(1)を設ける。 - 特許庁
A drive circuit DC21 for driving a signal line GL21 having a large load in response to an input signal S21 being a pulse signal of negative logic includes pMOS transistors TD21 and TD22.例文帳に追加
負荷が大きい信号線GL21を負論理のパルス信号である入力信号S21に応じて駆動する駆動回路DC21は、pMOSトランジスタTD21、TD22を有する。 - 特許庁
A drive transistor is constituted of the serial connection of a PMOS transistor 52 and a PMOS transistor 53 and a reference current generating circuit constituted of a logic circuit 42 and a control voltage generating circuit 45 has a resistor 63 and an operational amplifier 61 setting reference current defining control voltage.例文帳に追加
駆動トランジスタは、PMOSトランジスタ52とPMOSトランジスタ53との直列接続からなり、論理回路42と制御電圧発生回路45からなる基準電流発生回路は、制御電圧を定める基準電流を設定する抵抗63および演算増幅器61を有する。 - 特許庁
Each gate of the fourth PMOS transistor and the fifth NMOS transistor is connected to the first intermediate node, a gate of the sixth NMOS transistor is connected to the clock pulse signal, and a second intermediate node between the fourth PMOS transistor and the fifth NMOS transistor is brought into its logic level maintained by a second latch.例文帳に追加
第4PMOSトランジスタ及び第5NMOSトランジスタのゲートは、第1中間ノードに連結され、第6NMOSトランジスタのゲートは、クロックパルス信号に連結され、第4PMOSトランジスタと第5NMOSトランジスタとの間の第2中間ノードは、第2ラッチによりそのロジックレベルが維持される。 - 特許庁
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「PMOS logic」の部分一致の例文検索結果
該当件数 : 16件
This logic circuit is provided with a noise reduction NMOS transistor(TR) N2 and an inverter IV2 for controlling the TR N2, in addition to a PMOS TR P0, NNMOS TRs N0, N1 and an output buffer IV1.例文帳に追加
PMOSトランジスタP0、NMOSトランジスタN0、N1、及び出力バッファIV1に加えて、ノイズ低減用のNMOSトランジスタN2と、それを制御するためのインバータIV2とを備えている。 - 特許庁
The load impedance control signal LC is fed to a gate of a pMOS TR 41 being a load of nMOS TRs 42, 43 being components of a NAND logic circuit in a main decoder circuit 4.例文帳に追加
メインデコーダ回路4内でナンド(NAND)論理回路を構成するnMOSトランジスタ42,43の負荷となるpMOSトランジスタ41のゲートに負荷インピーダンス制御信号LCを供給する。 - 特許庁
Then a first CMOS logic circuit 13 operated at a voltage between the power level and the intermediate level drives the gate of a PMOS transistor (TR) Qp12 of a charging/discharging control circuit 11.例文帳に追加
そして、電源電位と中間電位との間の電圧で動作する第1のCMOS論理回路13によって充放電制御回路11のPMOSトランジスタQp12のゲートを駆動する。 - 特許庁
The conversion circuit converts the ECL level signal into a signal of the logic level adapting to the CMOS logic circuit with passing the ECL level signal through a current switch circuit 1, an emitter follower circuit 2 and a gate grounding PMOS amplifying circuit 3 to perform a level conversion at high speed by connecting a capacitor C1 between a source and a drain of a PMOS transistor MP1 in the circuit 3.例文帳に追加
論理レベル変換回路は、ECLレベル信号をカレントスイッチ回路1、エミッタフォロワ回路2、及びゲート接地PMOS増幅回路3を通すことによって、CMOS論理回路に適合する論理レベルの信号に変換するものであり、ゲート接地PMOS増幅回路3内のPMOSトランジスタMP1のソース−ドレイン間にキャパシタC1を接続することにより、高速なレベル変換を行う。 - 特許庁
Logic inversion circuits 10a, 10b, 10c and 10d of the same constitution are respectively provided with a PMOS transistor MP1 (abbreviated to be only MP1, hereafter), NMOS transistors MN1 and MN2 (abbreviated to be only MN1 and MN2, hereafter).例文帳に追加
同一構成の論理反転回路10a、10b、10c、10dは、それぞれ、PMOSトランジスタMP1(以下、単にMP1と略す)、NMOSトランジスタMN1、MN2(以下、単にMN1、MN2と略す)を備える。 - 特許庁
To provide a method of designing the layout of a semiconductor integrated circuit which makes a layout design using MOS transistors that are separately turned into cells without employing logic cells where NMOS transistors and PMOS transistors are used in pairs.例文帳に追加
NMOSトランジスタとPMOSトランジスタとを対にした論理セルによることなく、各MOSトランジスタを個々にセル化したものを用いてレイアウト設計を行うようにした半導体集積回路のレイアウト設計方法を提供する。 - 特許庁
The control circuit has first to third logic circuits (29, 42, and 23), and when an interconnection path (54) is selected by an aluminum master slice, keeps the pMOS (39) and nMOS (40) in an OFF state and allows the nMOS's (26 and 27) to perform the push-pull output operation.例文帳に追加
制御回路は、第1、第2及び第3論理回路(29,42,23)を有し、アルミマスタスライスにより配線経路(54)が選択されると、pMOS(39)及びnMOS(40)をオフ状態に保ち、nMOS(26,27)によるNMOSプッシュプル出力動作を可能とする。 - 特許庁
The width ratio of an NMOS 1 and PMOS 2, 3 constituting the initial stage inverter of a voltage conversion circuit is set such that the threshold voltage of the initial stage converter can be inverted at a voltage not higher than one half of the power supply voltage VHT of the voltage conversion circuit and not higher than the power supply voltage Vd of the logic circuit.例文帳に追加
電圧変換回路の初段インバータを構成するNMOS1とPMOS2,3の幅比を、初段インバータのスレッショルド電圧が電圧変換回路の電源電圧VHTの1/2以下で、且つロジック回路の電源電圧Vdd以下で反転可能な電圧になるように設定する。 - 特許庁
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