p-ffとは 意味・読み方・使い方

See p. 50 ff..発音を聞く 例文帳に追加

50 ページ以下参照. - 研究社 新和英中辞典

P-FF (FF cascade connected with three D latches) 217 and 221 are made into configuration (controlled P-FF) controllable to be functioned as P-FFs or to maintain a latched state.例文帳に追加

Ｐ−ＦＦ（３個のＤラッチを縦列接続したＦＦ）２１７、２２１はＰ−ＦＦとして機能するか又はラッチ状態を維持するように制御可能な構成（コントロールドＰ−ＦＦ）とする。 - 特許庁

An FF controller 20 is constituted by a reverse model P'^-1 with no waste time simulating a relation established between output Y and input X of the control object in the absence of waste time.例文帳に追加

無駄時間が存在しない場合に制御対象１２の出力Yと入力Xの間に成立する関係を模擬した無駄時間無し逆モデルP'^-1によりFFコントローラ２０を構成する。 - 特許庁

This circuit is composed of a P-Edge FF 3, N-Edge FF 5, frequency dividing circuit 7, 10-bit P/S converter 8, tap signal generator 10, select signal generator 11 and inverter circuit 13.例文帳に追加

Ｐ−Ｅｄｇｅ ＦＦ３と、Ｎ−Ｅｄｇｅ ＦＦ５と、分周回路７と、１０ビット並列−直列変換器８と、タップ信号発生器１０と、選択信号発生器１１と、インバータ回路１３とで構成する。 - 特許庁

The serial-parallel converter comprises 1:2 serial-parallel(S/P) conversion circuits 1-3, 5, 6, D flip-flop(D-FF) circuits 4,7, a retiming circuit 8, and a frequency divider circuit 9.例文帳に追加

複数の１：２シリアルーパラレル（Ｓ／Ｐ）変換回路１〜３、５、６と、Ｄ型フリップフロップ（Ｄ−ＦＦ）４、７と、リタイミング回路８と、分周回路９とにより構成される。 - 特許庁

The frequency divider circuit 9 receives an input clock signal 20 and gives clock signals 21-24 to the 1:2 S/P conversion circuits, the D-FF circuits and the retiming circuit 8.例文帳に追加

分周回路９には、入力クロック信号２０が入力され、クロック信号２１〜２４を上述した１：２Ｓ／Ｐ変換回路、Ｄ−ＦＦおよびリタイミング回路８に入力する。 - 特許庁

The retiming circuit 8 receives output data from the 1:2 S/P conversion circuits 2, 3, 5, 6 at an output stage and the D-FF circuits 4, 7 and outputs a parallel data signal 19.例文帳に追加

出力段の１：２Ｓ／Ｐ変換回路２、３、５、６およびＤ−ＦＦ４、７からの出力データを、リタイミング回路８に入力し、パラレルデータ信号１９を出力する。 - 特許庁