junction transistorsとは 意味・読み方・使い方

iii) The technology (excluding programs) pertaining to the design or manufacture of hetero-junction microchips (excluding high electron mobility transistors or hetero-junction bipolar transistors whose operating frequency is less than 31.8 gigahertz発音を聞く 例文帳に追加

三　ヘテロ接合の半導体素子（動作周波数が三一・八ギガヘルツ未満の高電子移動度トランジスタ又はヘテロ接合バイポーラトランジスタを除く。）の設計又は製造に係る技術（プログラムを除く。） - 日本法令外国語訳データベースシステム

To realize an excellent contact property at each electrode as well as reduction in manufacturing cost for hetero-junction bipolar transistors.例文帳に追加

ヘテロ接合バイポーラトランジスタにおいて、製造コストの低減と各電極における良好なコンタクト特性の実現とを図る。 - 特許庁

A plurality of cell transistors are formed on the semiconductor substrate, are provided corresponding to magnetic tunnel junction elements, and turn into a conducted state when the current flows through the corresponding magnetic tunnel junction elements.例文帳に追加

複数のセルトランジスタは、半導体基板に形成され、磁気トンネル接合素子に対応して設けられ、該対応する磁気トンネル接合素子に電流を流すときに導通状態となる。 - 特許庁

A first bit line is connected to one end of each magnetic tunnel junction element via one or a plurality of selection transistors.例文帳に追加

第１のビット線が、各磁気トンネル接合素子の一端に１つまたは複数の選択トランジスタを介して接続されている。 - 特許庁

To provide MOS transistors that can control a short channel effect and reduce source/drain junction capacitance.例文帳に追加

ショートチャンネル効果を抑制し、ソース／ドレーン接合キャパシタンスを減少させることができるＭＯＳトランジスターを提供することである。 - 特許庁

First and second output MOS transistors 1 and 2 are connected in parallel with each other and an output pad terminal 3 and a grounding terminal 4 are led out from the junction of the transistors 1 and 2.例文帳に追加

第１の出力ＭＯＳトランジスタ１及び第２の出力ＭＯＳトランジスタ２は、互いに並列接続されており、その接続点から、出力パッド端子３、接地端子４が取り出されている。 - 特許庁

A semiconductor storage apparatus comprises a plurality of magnetic tunnel junction elements disposed on a semiconductor substrate and a plurality of selection transistors electrically connected to one ends of the plurality of magnetic tunnel junction elements, respectively.例文帳に追加

半導体記憶装置は、半導体基板上に配置された複数の磁気トンネル接合素子と、複数の磁気トンネル接合素子の一端に電気的に接続された複数の選択トランジスタとを備える。 - 特許庁

To provide an element isolation structure for semiconductor device which can suppress the occurrence of parasitic transistors, while the breakdown voltage is secured in a junction and trench isolation structure combining the P-N junction isolation and trench insulating isolation.例文帳に追加

ＰＮ接合分離とトレンチ絶縁分離を組み合わせた接合・トレンチ分離構造において、耐圧を確保しつつ寄生トランジスタ動作を抑制できる半導体装置の素子分離構造を提供する。 - 特許庁