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CN1591901A - 半导体装置 - Google Patents
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Abstract

本发明提供一种形成多个具有栅极绝缘膜的晶体管的半导体装置，充分抑制通过栅极绝缘膜流过的泄漏电流。该半导体装置，其特征在于：形成具有半导体衬底、在上述衬底上形成的栅极绝缘膜、和在上述栅极绝缘膜上形成的栅电极的场效应晶体管，上述栅极绝缘膜以氮氧化硅(SiON)为主成分，上述栅极绝缘膜的变形状态是压缩变形状态。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
二氧化硅(SiO2)是带有8～9eV大小的带隙的具有优越的绝缘性的材料，在半导体装置中，多用作栅极绝缘膜、层间绝缘膜等的材料。
但是，近年来，随着半导体装置的细微化，要求栅极绝缘膜薄膜化，使用3.0nm以下的氧化膜。绝缘膜的厚度薄到3.0nm以下时，隧道电流增大到不能忽视的程度，出现泄漏电流增大、消耗功率增加的问题。
已知隧道电流中主要分为Fowler-Nordheim隧道电流(FN电流)和直流隧道电流(DT电流)。FN电流是由于电子隧穿因外部电场而使得能量壁垒弯曲后生成的三角电势而流过的电流。DT电流是由于电子隧穿直接绝缘膜而流过的电流。上述薄膜化的SiO2中成为问题的是DT电流。
因此，考虑通过将介电常数比SiO2高的称为高介电常数(high-k)材料的材料，例如通过将相对介电常数约为25的二氧化锆(ZrO2)、二氧化铪(HfO2)、二氧化钛(TiO2)等用于栅极绝缘膜来保持介电特性，并且加厚栅极绝缘膜的膜厚，抑制泄漏电流的增加。二氧化硅的相对介电常数约为3.9，因此，例如具有与2nm的二氧化硅相同的介电特性的高介电常数绝缘膜的膜厚在相对介电常数为25时变为约12.8nm。对于膜厚12.8nm的高介电常数薄膜，按氧化硅换算膜厚而言被称为2nm。而实际膜厚12.8nm则称为物理膜厚。
与此相关，确认半导体设备中产生应力诱发的泄漏电流。特开2002-246591号公报中，在栅极绝缘膜中使用高介电常数材料的情况下，据报告，泄漏电流由于栅电极和栅极绝缘膜的制造方法而增加。
【专利文献1】特开2002-246591号公报
发明内容
但是，将这些高介电常数材料用作栅极绝缘膜的过程中出现各种各样的问题。其一是这些材料存在膜中的固定电荷多、反转层的迁移率降低的问题。界面处氧化Si基底、形成了SiO2层，难以充分确保高介电常数材料的介电特性。另外，由于高介电常数材料是金属氧化物，用于栅极绝缘膜时，得使用溅射、CVD等堆叠法，缺乏热稳定性，与通常的硅处理匹配性不好，因此与使用SiO2的情况相比，需要重新关注半导体处理。
因此，目前的最前端器件中，研讨将氮氧化硅(SiON)作为栅极绝缘膜。认为SiON膜并非那么高介电常数膜，相对介电常数大于SiO2(～6.0)，与Si基底的相容性也比高介电常数膜好。此外，还报告一种与原来的半导体处理非常好地匹配、可控制氮浓度、氮分布的SiON的制膜方法，通过使用利用该技术得到的换算膜厚为1.5nm的SiON栅极绝缘膜，据报告，与SiO2相比，可将泄漏电流降低2个数量级。高介电常数材料的批量生产使用以前，据说如何有利地使用该材料也是问题。
但是，上述特开2002-246591号公报中，在高介电常数材料用于栅极绝缘膜的情况下，据报告，泄漏电流因栅电极和栅极绝缘膜的制造方法而增加，但这是由于通过栅电极和栅极绝缘膜的成膜方法，成膜后的高介电常数栅极绝缘膜处于了拉伸变形状态，高介电常数膜的带隙缩小，电子的隧穿概率增大，泄漏电流增大了所引起的。由于应力因素造成的设备的电特性的变化摆动以来于构成设备的材料，因此为了使用SiON栅极绝缘膜的MOS晶体管的高可靠性，可以说SiON的带隙对变形依赖性的分析以及根据其结果的变形控制变得很重要。
此外，随着半导体装置的细微化，在非易失性存储器中，要求隧道绝缘膜薄膜化。原来，在非易失性存储器的隧道绝缘膜中使用SiO2，但进行薄膜化时，在浮置栅极上储存的电子作为来自隧道绝缘膜的DT泄漏电流而失去，存储器功能被损害。例如，在作为非易失性半导体存储器件之一的闪速存储器中，为在浮置栅极上保持10年左右的长期数据，在将原来的SiO2用作隧道绝缘膜时，数据保持中的SiO2隧道绝缘膜的泄漏电流必须抑制到10A/cm以下。数据保持或读出时，施加到隧道绝缘膜的电压考虑为3V左右，此时，为将泄漏电流抑制到10A/cm以下，SiO2的膜厚必须在6nm以上(特开2000-58831号公报)。此外，也考虑通过降低电源电压减少泄漏电流，但SiO2隧道绝缘膜的薄膜化引起的泄漏电流与外部电场引起的FN电流相比，DT电流占主导，因此进行SiO2隧道绝缘膜薄膜化时，即便降低电源电压，对于泄漏电流的减少也不怎么有效。
因此，本发明提供改善上述问题中的至少之一的半导体装置。
本申请的发明通过包括下面形式解决上述问题。例如，在形成多个具有SiON栅极绝缘膜的MOS晶体管的半导体装置中，提供的是充分抑制通过栅极绝缘膜流过的泄漏电流的半导体装置。此外，提供用于高速化的、隧道绝缘膜的膜厚非常薄、并且保持存储器功能的半导体存储器件。
关于由变形引起的带隙的变化，在SiO2中，通过压缩变形不太造成变化，通过拉伸变形变化减少。还有，在高介电常数材料ZrO2，HfO2，TiO2中，通过压缩变形变化减少，通过拉伸变形变化增加。SiON的情况下，通过根据本发明人的第一原理计算进行的研究，认为尽管通过压缩变形而变化增加、通过拉伸变形而变化减少，但其变化比例比上述高介电常数材料大，变形引起的电特性的控制比其他绝缘膜材料有效且重要。随之而来的是通过栅极绝缘膜流过的泄漏电流也由于压缩变形而增大，由于拉伸变形而减少。
其特征在于：形成具有半导体衬底、在上述衬底上形成的栅极绝缘膜、和在上述栅极绝缘膜上形成的栅电极的场效应晶体管，上述栅极绝缘膜以氮氧化硅(SiON)为主成分，上述栅极绝缘膜的变形状态是压缩变形状态。
栅极绝缘膜由SiON构成，上述栅极绝缘膜的变形状态主要是压缩变形状态，因此可防止带隙减小，从而可将FN隧道电流抑制得很低。
作为上述半导体装置的制造方法，其特征在于：为形成压缩变形状态，将栅电极置于拉伸变形状态，借助其反作用将上述栅极绝缘膜置于压缩变形状态。形成栅极绝缘膜的变形状态是压缩变形状态、栅电极的变形状态是拉伸变形状态的装置。
优选地，具有包含栅极绝缘膜的多个MOS晶体管，第一MOS晶体管包括以SiON为主成分的栅极绝缘膜，第二MOS晶体管包括含大量氧化硅的栅极绝缘膜。例如，上述第二MOS晶体管的栅极绝缘膜以氧化硅为主成分。
上述半导体装置中，上述第一MOS晶体管是用于计算或存储器的晶体管，上述第二MOS晶体管是用于I/O的晶体管。
在具有半导体衬底、在上述衬底上形成的隧道栅极绝缘膜、在上述隧道栅极绝缘膜上形成的浮置栅极、在上述浮置栅极上形成的栅极间绝缘膜、在上述栅极间绝缘膜上形成的控制栅极的非易失性半导体装置中，上述隧道栅极绝缘膜的构成材料中使用SiON，上述隧道栅极绝缘膜主要是压缩变形状态。由此，隧道栅极绝缘膜的膜厚非常薄，并且保持存储器功能。
作为上述非易失性半导体装置的制造方法，为形成上述隧道栅极绝缘膜的压缩变形状态，将上述浮置栅极置于拉伸变形状态，借助其反作用将上述隧道栅极绝缘膜置于压缩变形状态。
在具有半导体衬底、在上述衬底上形成的隧道栅极绝缘膜、在上述隧道栅极绝缘膜上形成的浮置栅极、在上述浮置栅极上形成的栅极间绝缘膜、在上述栅极间绝缘膜上形成的控制栅极的非易失性半导体装置中，作为上述浮置栅极的构成材料，使用SiN或SiON，上述浮置栅极处于变形状态。
在具有半导体衬底、在上述衬底上形成的隧道栅极绝缘膜、在上述隧道栅极绝缘膜上形成的浮置栅极、在上述浮置栅极上形成的栅极间绝缘膜、在上述栅极间绝缘膜上形成的控制栅极的非易失性半导体装置中，作为上述浮置栅极的构成材料，使用SiN或SiON，作为上述隧道栅极绝缘膜或上述栅极间绝缘膜的构成材料，使用SiON，上述浮置栅极处于拉伸变形状态，上述隧道栅极绝缘膜和上述栅极间绝缘膜处于压缩变形状态。
在包括具有半导体衬底、在上述衬底上形成的隧道栅极绝缘膜、在上述隧道栅极绝缘膜上形成的浮置栅极、在上述浮置栅极上形成的栅极间绝缘膜、在上述栅极间绝缘膜上形成的存储栅极的多层膜；在上述隧道栅极绝缘膜上形成的控制栅极；在上述多层膜和上述控制栅极之间形成的栅极绝缘膜的非易失性半导体装置中，上述隧道栅极绝缘膜的构成材料使用SiON，上述隧道栅极绝缘膜主要是压缩变形状态。
由此，隧道栅极绝缘膜的膜厚非常薄，并且保持存储器功能，达到上述第二目的。
作为上述非易失性半导体装置的制造方法，其特征在于：为形成上述隧道栅极绝缘膜的压缩变形状态，将浮置栅极置于拉伸变形状态，借助其反作用将上述隧道栅极绝缘膜置于压缩变形状态。
在具有半导体衬底、在上述衬底上形成的隧道栅极绝缘膜、在上述隧道栅极绝缘膜上形成的浮置栅极、在上述浮置栅极上形成的栅极间绝缘膜、在上述栅极间绝缘膜上形成的存储栅极，还具有覆盖上述多层膜形成的栅极绝缘膜；以及在上述栅极绝缘膜上形成的控制栅极的非易失性半导体装置中，作为上述浮置栅极的构成材料，使用SiN或SiON，上述浮置栅极处于变形状态。
在具有半导体衬底、在上述衬底上形成的隧道栅极绝缘膜、在上述隧道栅极绝缘膜上形成的浮置栅极、在上述浮置栅极上形成的栅极间绝缘膜、在上述栅极间绝缘膜上形成的存储栅极；还具有覆盖这些多层膜形成的栅极绝缘膜，以及在上述栅极绝缘膜上形成的控制栅极的非易失性半导体装置中，作为上述浮置栅极的构成材料，使用SiN或SiON，作为上述隧道栅极绝缘膜或上述栅极间绝缘膜的构成材料，使用SiON，上述浮置栅极处于拉伸变形状态，上述隧道栅极绝缘膜和上述栅极间绝缘膜处于压缩变形状态。
在混合安装有逻辑块、存储器等多个晶体管的系统LSI中，作为这些晶体管的栅极绝缘膜材料，使用SiON，考虑各个晶体管的泄漏电流的许可值，并且控制上述SiON的变形状态。
压缩变形状态包含在横切源·漏的方向上发现栅电极的情况下为压缩变形状态的区域。最好超出半数的区域是该状态的区域。
所谓主成分是包含最多原子％的成分。
根据本发明，SiON构成的栅极绝缘膜为压缩变形状态，栅极绝缘膜的带隙与无变形状态或拉伸变形状态时相比增大。因此，MOS晶体管中，电子透过栅极绝缘膜的概率减小，可抑制FN泄漏电流的增加，可提供具有泄漏电流难以流过的高特性的栅极绝缘膜结构的半导体装置。
通过将SiON用于非易失性半导体存储器的隧道绝缘膜、并置于压缩变形状态，可提供薄到SiO2隧道绝缘膜的下限值以下，并且保持存储器功能的非易失性半导体存储器件。
通过使SiON绝缘膜处于压缩变形状态，可提供高速、高可靠性、高成品率的半导体装置。
根据本发明，解决原来的问题，可提供高特性的半导体装置。例如可提供充分抑制通过栅极绝缘膜流动的泄漏电流的半导体装置。
附图说明
图1是作为本发明的第一实施例的半导体装置的主要部分，是图2的A-A’截面图；
图2是作为本发明的第一实施例的半导体装置的主要部分的平面图；
图3是表示作为本发明的第一实施例的SiON(实线)膜的带隙对变形依赖性的图；
图4是表示作为本发明的第一实施例的SiON栅极绝缘膜的泄漏电流对变形依赖性的图；
图5是表示作为本发明的第一实施例的SiON栅极绝缘膜的泄漏电流对变形依赖性的图；
图6是说明图1所示的半导体装置的主要部分的制造方法的图；
图7是说明图1所示的半导体装置的主要部分的制造方法的图；
图8是作为本发明的第四实施例的半导体装置的主要部分的截面图，是图9的A-A’截面图；
图9是作为本发明的第四实施例的半导体装置的主要部分的平面图；
图10是作为本发明的第五实施例的半导体存储器件的主要部分的截面图；
图11是作为本发明的第七实施例的半导体存储器件的主要部分的截面图；
图12是作为本发明的第九实施例的半导体装置的主要部分的截面图，是图13的A-A’截面图；
图13是作为本发明的第九实施例的半导体装置的主要部分的平面图。
具体实施方式
下面使用图1到图13详细说明本发明的实施形式。另外，本发明不限定于本说明书和权利要求的范围所示出的内容，并不能阻止根据已然公知的技术和基于公知技术的技术变更具体形式。此外，说明中，在下面的实施利例中作为具体例子说明的事项基本上可视为本发明包含的其他例子的说明。
【实施例1】
图1表示作为本发明的第一实施例的半导体装置的主要部分的截面结构。其是图2所示的平面布置的一个例子中沿着A-A’线切断的截面图。例如图1所示，本实施例的半导体装置在P型硅衬底101的表面上设置由硅氧化膜构成的元件分离膜102，形成元件形成区域103。本实施例中，举出包括场效应晶体管的例子。元件形成区域103中设置N沟道MOS(NMOS)晶体管。
MOS晶体管具有栅极绝缘膜104a、栅电极105a。栅电极105a的侧面形成例如由氧化硅构成的侧阱106a。栅极绝缘膜104a的构成材料是SiON。栅电极105a例如是多晶硅膜、金属薄膜、金属硅化物膜或其层叠结构。尤其，在抑制与SiON在界面处的相互扩散、并且为高速化而考虑栅电极的低电阻化时，希望使用在SiON膜上使用与SiON的粘接性好的氮化钛(TiN)、氮化钽(TaN)等薄的阻挡金属，其上使用钨(W)、钼(Mo)、钽(Ta)、钛(Ti)等金属薄膜的结构。此时，在重视低电阻性的情况下使用W，Mo。这两者中，W高熔点，在热稳定性方面有利，Mo在膜的平坦性方面有利。在重视与阻挡金属的粘接性的情况下，可使用在SiON上利用TiN、其上再利用Ti的结构，或者在SiON上利用TaN、其上再利用Ta的结构。这两种情况下，使用TiN和Ti的结构在与SiON的粘接性方面优越，使用TaN和Ta的结构在对扩散等的阻挡性方面优越。
MOS晶体管的源·漏区域具有与栅电极105a自匹配地形成的外延区域107a和与元件分离层102以及栅电极105a自匹配地形成的接触区域108。
该半导体装置的表面形成层间绝缘膜109a，109b。层间绝缘膜109a，109b上设置达到接触区域108的接触孔，形成接触插塞111。接触插塞的构成材料是钨(W)、铝(Al)、多晶硅(poly-Si)等。其中，为防止与硅衬底界面的粘接性、界面处的相互扩散，最好在接触区域界面上形成接触层113、在上述接触层上部形成阻挡金属112a以及在上述层间绝缘层界面上形成阻挡金属112b后，形成上述接触插塞。上述接触层113的构成材料是钴硅化物(CoSi2)、钛硅化物(TiSi2)等，上述阻挡金属112a，112b的构成材料是TiN、TaN等。
在上述接触插塞111上部形成布线层114，但为防止与上述层间绝缘膜109a，109b的粘接性、相互扩散，希望在形成阻挡金属112a，112b后形成上述布线层。上述布线层的构成材料是Al，铜(Cu)等，上述阻挡金属112c，112d的构成材料是TiN、TaN等。图1中仅表示出1层布线层，但布线层还可在上部有1层或多层，布线层间可用由W，Cu，Al等构成的通路插塞连接。
在设SiON和SiO2的相对介电常数分别为6.0，3.9时，上述SiON栅极绝缘膜的膜厚在SiO2换算膜厚为3.0nm的情况下，物理膜厚为4.6nm，与SiO2相比，可期待减少电子隧穿引起的泄漏电流。上述SiON栅极绝缘膜104a为压缩变形状态。
图3是通过第一原理计算得到的SiON(这里，对于报告了结晶结构的Si2N2O进行计算)的带隙对变形依赖性。SiO2膜的情况下(虚线)也同时表示出来。变形按静止水压方式施加。这里，正的变形表示拉伸，负的变形表示压缩。SiO2的带隙对变形依赖性也同时表示。已知通过第一原理计算得到的带隙大小在多数物质中与实验值相比会减小到2/3左右。但是，截至目前，未见到具有Si2N2O的结晶结构的SiON的带隙的测定报告，因此这里，使用SiO2的带隙的实验值(EgexSiO2)和计算值(EgcalSiO2)校正SiON的带隙的计算值(EgcalSiON)，作为：
Eg＝EgcalSiON EgexSiO2/EgcalSiO2，.............(1)
从这些图可知，SiON为压缩变形状态，带隙增大。因此，通过将上述SiON栅极绝缘膜设为压缩变形状态，可期待抑制电子的隧穿，减少泄漏电流。认为SiO2在变形带来的带隙几乎不增加，则不能指望通过变形控制产生的泄漏电流减少。
图4是泄漏电流密度的变形依赖性的计算例子。计算使用通过WKB(Wentzel-Kramers-Brillouin)近似得到的式子(IEEETRANSACTIONS ON electron devices，vol.46，NO.2，P348～354)。图4中，栅极的换算膜厚(TOX)、栅极电压(VG)从国际半导体技术路标(ロ-ドマツプ)的要求值决定。为施加电压1.1V、换算膜压(厚)为1.2nm，SiO2膜的情况下(虚线)也同时显示。此时，由于泄漏电流没有被过小地评价，关于换算膜厚，记载值中有一个幅宽，但使用该最低值，对于栅极电压，记载值为电源电压(Vdd)，但栅极电压在电源电压以下。此外，由于泄漏电流随着栅极电压越是增大而增大，因此计算为VG＝Vdd。图4是MPU的半间距(half-pitch)为130nm时的节点(2002年)的计算(TOX＝1.2nm，VG＝1.1V)，是关于高性能(高速动作)(High-performance(HP))晶体管的计算结果。图中的虚线是泄漏电流的最大许可值。从该结果可知，通过将SiON栅极绝缘膜置于压缩变形状态，可降低泄漏电流。原来的SiO2膜中，要满足路标的要求值已经不够了，不能期待SiO2膜中还有变形控制的效果。另一方面，使用SiON膜时，已知只要不产生7％以上的极端的拉伸变形，就满足要求值。实际中，目前SiO2膜的物理界限在逼近，MOS晶体管的栅极绝缘膜中开始使用SiON膜。此外，通过将SiON膜的变形状态控制为压缩变形状态，则可降低泄漏电流，可进行高可靠性的器件制作。图4是MPU等的高性能晶体管的情况下的计算例子，但对于动作时低功耗(Low Operating Power(LOP))晶体管、待机时低功耗(Low Standby Power(LSTP))晶体管也得到同样结果。
为预测实际MOS晶体管的变形状态，通过有限要素法进行分析。根据该结果，与栅极中央部相比，栅极端部的变形最强，使用金属栅极，在不考虑变形控制地进行制作时，栅极端部产生3％左右的拉伸变形。根据该结果，认为实际的且可控的变形正是这种程度。以这些为参考，变形控制的重要性变得显著的计算例子在图5中表示。图5的参数是国际半导体路标中记载的MPU的半间距为20nm的节点(2006年)的计算，分别为(a)高性能晶体管(HP)、(b)动作时低功耗晶体管(LOP)、待机时低功耗晶体管(LSTP)的情况下的计算(膜厚、栅极电压分别为(a)TOX＝0.7nm，VG＝0.9V，(b)TOX＝1.1nm，VG＝1.0V，(c)TOX＝1.4nm，VG＝1.2V计算)。从图5可知，为将泄漏电流抑制到该情况下的虚线所示的许可值以下，在高性能、动作时低功耗、待机时低功耗晶体管的情况下分别需要置于1.3％以上的压缩变形、压缩变形或0.7％以下的拉伸变形、压缩变形或0.9％以下的拉伸变形状态。通过这些变形控制，实现设备的成品率提高并且SiON膜的寿命延长。
在施加电压、膜厚为上述图4，5中以外的值时，SiON的泄漏电流密度得到在拉伸变形增加时也增加、在压缩变形增加时减小这样的同样结果。SiO2的泄漏电流密度得到在拉伸变形增加时增加、在压缩变形增加时变化少这样的同样结果。
但是，已知压缩变形越是增大，使用SiON栅极绝缘膜的MOS晶体管的泄漏电流越是降低，然而，考虑泄漏电流以外的因素时，变形过大未必很好。
例如，考虑耐电压特性时，变形的测定量最好抑制到1.5％左右以下。考虑剥离强度时，最好将界面处的晶格变形抑制到7％左右以下，变形的测定量最好抑制到2％左右以下。
因此，对于例如图5的计算参数，除将泄漏电流抑制到许可值以下外，在也考虑耐电压特性、剥离强度时，针对高性能、动作时低功耗、待机时低功耗晶体管的情况，最好分别置于1.3～1.5％的压缩变形、1.5％左右以下的压缩变形或0.7％以下的拉伸变形、1.5％左右以下的压缩变形或0.9％左右以下的拉伸变形状态。
【实施例2】
作为本发明的第二实施例，使用图6，图7说明。为将栅极绝缘膜置于压缩变形状态，例如将栅电极置于拉伸变形状态。将栅电极置于拉伸变形状态，借助其反作用，其下面的栅极绝缘膜按压缩变形状态形成。
图6，图7表示具有处于拉伸变形状态的栅电极和处于压缩变形状态的SiON栅极绝缘膜的半导体装置的制造方法。
首先，P型硅衬底101表面中形成深200nm至300nm的槽，埋置硅氧化膜，形成浅槽型元件分离层102(图6(A))。
接着，在约800～850℃下热氧化硅衬底101表面。此时，包含NH3等，将氮导入氧化膜中，形成SiON膜114。或者，使用NH3，N2O等的气体通过化学气相沉积(CVD)法形成SiON膜114(图6(B))。
接着，通过CVD法等形成包含杂质磷(P)的多晶硅膜115。此时，通过含有包含碳原子(C)等作为构成元素的气体使多晶硅中含有碳原子等杂质(图6(C))。
之后，通过热处理去除碳原子等杂质，多晶硅膜115体积收缩，并成为拉伸变形状态(105)。作为该拉伸变形的反作用，SiON膜114位压缩变形状态(104)。压缩变形的程度可由热处理前的杂质含有量控制(图6(D))。
接着，将光致抗蚀剂膜用作掩模，蚀刻多晶硅膜105、SiON膜104。由此，形成MOS晶体管的栅极绝缘膜104a和栅电极105a。
随后，通过热氧化法或CVD法形成膜厚2nm左右的氧化硅膜110，之后，通过砷(As)或磷(P)离子注入而形成MOS晶体管的浅的源·漏区域107。该工序用于形成连结源·漏区域和沟道部分的外延区域。上述氧化硅膜110的形成目的是为了缓和由于该离子注入导致的对硅衬底的破坏(图7(A))。
接着，在半导体衬底表面上通过溅射法或CVD法堆积厚200nm左右的硅氧化膜106(图7(B))，通过蚀刻硅氧化膜106、110而在栅电极和栅极绝缘膜的侧壁上形成侧阱106a(图7(C))。
接着，以元件分离膜102、栅电极105a、侧阱106a为掩模，通过磷或砷的离子注入而形成源·漏扩散层108。随后，通过CVD法形成层间绝缘层109a，形成到达扩散层表面的接触孔。之后，在接触孔开口部通过溅射等堆积钴(Co)、钛(Ti)等，通过进行热处理在与Si相连的部分上形成由CoSi2、TiSi2等构成的接触层113。之后，去除与层间绝缘层相连的部分的Co，Ti等，通过溅射形成由TiN，TaN等构成的阻挡金属112a，112b后，通过溅射形成接触插塞111。之后，通过溅射形成阻挡金属112c，112d、布线层114，并且通过溅射或CVD形成层间绝缘层109b，制造出图1所示的半导体装置。
上述制造方法是在N沟道MOS晶体管的情况下，但该制造方法也可应用于P沟道MOS晶体管中。此外，也可应用于CMOS晶体管、BiCMOS晶体管。
上述栅电极105a除多晶硅膜外，还可以是钨、钼等的金属薄膜，或者氮化钨等金属化合物，或者钨硅化物等金属硅化物膜，或其层叠结构。尤其，抑制与SiON在界面处的相互扩散，并且为高速化而考虑栅电极的低电阻化时，在SiON膜上采用与SiON粘接性好的TiN，TaN等薄阻挡金属，其上使用W，Mo，Ta，Ti等金属薄膜的结构是最好的。此时，在重视低电阻性的情况下使用W，Mo。这两者中，W熔点高，在热稳定性方面有利，Mo在膜的平坦性方面有利。在重视与阻挡金属的粘接性的情况下，使用在SiON上利用TiN、在其上再利用Ti的结构，或者在SiON上利用TaN、在其上再利用Ta的结构。这两种情况下，使用TiN和Ti的结构在与SiON的粘接性方面优越，使用TaN和Ta的结构在对扩散等的阻挡性方面优越。
将上述所示的材料用作栅极电膜的情况下，通过控制成膜条件将栅极绝缘膜置于压缩变形状态。例如，上述金属、金属化合物通过在成膜温度300℃下利用溅射法进行堆叠，而成为拉伸变形状态。然后，上述金属、金属化合物膜用作栅电极的情况下，通过反作用，SiON栅极绝缘膜为压缩变形状态。
这样，本发明的半导体装置由于用SiON构成栅极绝缘膜104a，与栅极绝缘膜为氧化硅的情况相比，可增加栅极绝缘膜的物理膜厚，可防止DT电流流过。
上述SiON构成的栅极绝缘膜104a为压缩变形状态，与无变形状态或为拉伸变形状态的情况相比，栅极绝缘膜104a的带隙增大。从而，可减小电子透过绝缘膜的概率，抑制泄漏电流的增加。
积极避免栅极绝缘膜104a处于拉伸变形状态能有效防止栅极绝缘膜的泄漏电流增加。
通过将栅电极置于拉伸变形状态而将栅极绝缘膜置于压缩变形状态时，硅衬底界面也成为压缩变形状态。因此，作为确认SiON栅极绝缘膜为压缩变形状态的方法，可以通过透射电子显微镜(TEM)测定SiON绝缘膜界面的Si衬底的Si原子间距离。若原子间距离比没有变形状态时小，则SiON绝缘膜为压缩变形状态。或者也可以通过应力TEM测定向SiON绝缘膜界面的Si衬底施加的应力。
通过X射线、电子线的衍射，可测定SiON绝缘膜界面处的Si衬底的Si原子间距离。
例如，以与栅电极端部对应的位置的栅极绝缘膜为中心，对着20nm的光斑进行测定。这是因为与栅电极中央区域的栅极绝缘膜相比，有时栅电极端部具有明显大的变形状态。
其他实施形式中可同样测定。
【实施例3】
实施例3是在实施例2中，通过硅衬底101表面的热氧化形成SiON膜后，通过CVD法等形成包含杂质磷(P)的非晶硅膜115。
之后，将半导体衬底温度设为600℃以上，结晶非晶硅膜115，作成多晶硅膜105。由于非晶硅的结晶伴随体积收缩，因此通过结晶得到的多晶硅膜105成为拉伸变形状态。作为该拉伸变形的反作用，多晶硅膜105下面的SiON栅极绝缘膜104变为压缩变形状态(图6(D))。上述非晶硅膜115的结晶也可通过半导体衬底温度的控制进行，但通过激光照射进行也无妨。
【实施例4】
实施例4叙述了在(实施例2)、(实施例3)中将栅电极置于拉伸变形状态、通过反作用使栅极绝缘膜为压缩变形状态的方法，但SiON栅极绝缘膜自身也可为压缩变形状态。因此，例如，形成SiON绝缘膜时，通过热氧化或CVD形成SiON或SiO2后，在NH3中使用热处理或等离子体氮化法等再导入氮，形成SiON膜114。这样，体积比开始通过热氧化或CVD形成的SiON或SiO2还大，SiON栅极绝缘膜自身变为压缩变形状态。SiON栅极绝缘膜自身为压缩变形状态时，通过其反作用，Si衬底界面成为拉伸变形状态。变形量通过NH3中的利用热处理、等离子体氮化法等进行的氮导入时的处理条件来控制。
高速MOS晶体管中多使用NMOS，但NMOS沟道部为拉伸变形状态时，动作被高速化。该变形中，认为主要是与沟道平行的方向上的变形有效，但本实施例的方法在Si衬底界面处主要在与沟道平行的方向上施加拉伸变形。因此，使用本实施例的方法时，与通过栅极绝缘膜的压缩变形造成的泄漏电流降低的同时，可实现Si衬底界面的沟道部的拉伸变形引起的晶体管的高速化。
确认SiON栅极绝缘膜为压缩变形状态的方法如(实施例2)所述，通过TEM可测定SiON绝缘膜界面的Si衬底的Si原子间距离。其中，本实施例的情况下，若Si的原子间距离比无变形状态时大，则SiON绝缘膜为压缩变形状态。或者使用通过应力TEM对SiON绝缘膜界面的Si衬底施加的应力进行测定、通过X射线、电子线等的衍射对SiON绝缘膜界面的Si衬底的Si原子间距离的测定。
【实施例5】
图8表示作为本发明的第五实施例的半导体装置的主要部分的截面结构。其是图9所示的平面布置的一个例子中沿着A-A’线切断的截面图。
本发明的半导体装置具有直接连接外部装置的I/O电路和不需要连接外部装置的内部电路。I/O电路和内部电路由单沟道的MOS晶体管、C-MOS晶体管、或BiCMOS晶体管构成。为容易说明，本实施例中，说明仅由具有LDD结构的源·漏扩散层的N沟道MOS晶体管构成的半导体装置。
如图8所示，本实施例的半导体装置在P型硅衬底101的表面上设置例如由硅氧化膜构成的元件分离膜102，形成内部电路元件形成区域203和I/O电路元件形成区域303。内部电路元件形成区域203和I/O电路元件形成区域303中分别形成第一N沟道MOS晶体管和第二N沟道MOS晶体管。
内部电路元件形成区域203上形成的第一MOS晶体管具有栅极绝缘膜204、栅电极205。栅电极205的侧面形成例如由氧化硅构成的侧阱206。栅极绝缘膜204的主构成材料是SiON，栅电极205例如是多晶硅膜和金属薄膜、或金属硅化物膜或其层叠结构。尤其，在抑制与SiON在界面处的相互扩散、并且为高速化而考虑栅电极的低电阻化时，希望在SiON膜上使用与SiON的粘接性好的TiN、TaN等薄的阻挡金属，其上使用W、Mo、Ta、Ti等的金属薄膜的结构。此时，在重视低电阻性的情况下使用W，Mo。这两者中，W高熔点，在热稳定性方面有利，Mo在膜的平坦性方面有利。在重视与阻挡金属的粘接性的情况下，可使用在SiON上利用TiN、其上再利用Ti的结构，或者在SiON上利用TaN、其上再利用Ta的结构。这两种情况下，使用TiN和Ti的结构在与SiON的粘接性方面优越，使用TaN和Ta的结构在对扩散等的阻挡性方面优越。
第一MOS晶体管作为源·漏扩散层，具有与栅电极205自匹配地形成的外延区域207，具有与元件分离层102以及栅电极205自匹配地形成的接触区域208。上述SiON栅极绝缘膜204与SiO2的情况相比，可加厚栅极绝缘膜的物理膜厚，可防止DT电流流过。
I/O电路元件形成区域303中形成的第二MOS晶体管具有栅极绝缘膜304、栅电极305。栅电极305的侧面形成例如由氧化硅构成的侧阱306。栅极绝缘膜304由膜厚3nm以上的SiO2或SiON与SiO2的叠层构成。栅电极305例如是多晶硅膜和金属薄膜、或金属硅化物膜或其层叠结构。尤其，考虑与SiO2的粘接性、抑制界面处的相互扩散、稳定性时，希望使用多晶硅。此外，在追求稳定性的同时要求高速性时，希望使用在SiO2膜上使用多晶硅、其上使用薄的TiN，TaN等作为阻挡金属，其上再使用W、Mo、Ta、Ti等金属薄膜的结构。此时，在重视低电阻性的情况下使用W，Mo。这两者中，W高熔点，在热稳定性方面有利，Mo在膜的平坦性方面有利。在重视与阻挡金属的粘接性的情况下，可使用在多晶硅上利用TiN、其上再利用Ti的结构，或者在多晶硅上利用TaN、其上再利用Ta的结构。这两种情况下，使用TiN和Ti的结构在与多晶硅的粘接性方面优越，使用TaN和Ta的结构在对扩散等的阻挡性方面优越。
第二MOS晶体管作为源·漏扩散层，具有与栅电极305自匹配地形成的外延区域307，具有与元件分离层102以及栅电极305自匹配地形成的接触区域308。
上述半导体装置的表面形成层间绝缘膜209a，209b，309a，309b。层间绝缘膜209a，209b，309a，309b上分别设置达到源·漏扩散层的接触区域208，308的接触孔，分别形成接触插塞211，311。上述接触插塞的构成材料是W、Al、多晶硅(poly-Si)等。其中，为防止与硅衬底界面的粘接性、在界面处的相互扩散，最好在接触区域界面上分别形成接触层213，313和在上述接触层上部形成阻挡金属212a，312a以及在上述层间绝缘层界面上形成阻挡金属212b，312b后，形成上述接触插塞。上述接触层213，313的构成材料是CoSi2、TiSi2等，上述阻挡金属212a，212b，312a，312b的构成材料是TiN、TaN等。
上述接触插塞211，311上部形成布线层214，314，但为防止与上述层间绝缘膜209a，209b，309a，309b的粘接性、相互扩散，希望在分别形成阻挡金属212c，212d，312c，312d后形成上述布线层。上述布线层的构成材料是Al，Cu等，上述阻挡金属212c，212d，312c，312d的构成材料是TiN、TaN等。图8中仅表示出1层布线层，但布线层还可在上部有1层或多层，布线层间也可用由W，Cu，Al等构成的通路插塞连接。
内部电路元件区域中形成的第一MOS晶体管如实施例1所示的MOS晶体管的构成所示，使用SiON膜作为栅极绝缘膜，栅极长度例如短至0.1微米。因此，适合于高速运算。
I/O电路用的第二MOS晶体管与内部电路的MOS晶体管相比，不要求高速运算，因此可以是原来的SiO2栅极绝缘膜或由SiON和SiO2的叠层构成的绝缘膜。膜厚3nm以上的包含SiO2的栅极绝缘膜将DT电流、FN电流一起抑制到很小是原来已知的，从而可提供高可靠性、高成品率的半导体装置。
本实施例的半导体装置在同一衬底上具有作为内部电路元件的适合于高速运算的MOS晶体管和作为I/O电路元件的可靠性优越的MOS晶体管，因此可提供高可靠性的制造成本小的半导体装置。
由上述SiON构成的栅极绝缘膜204最好为压缩变形状态。由此，如上述(实施例1)所示，栅极绝缘膜的带隙比无变形状态或拉伸变形状态时大，电子透过绝缘膜的概率降低，可降低泄漏电流。在考虑耐电压性、剥离强度时，上述SiON栅极绝缘膜的变形量如(实施例1)所述，在1.5％左右以下较好。
【实施例6】
图10是作为本发明的第六实施例的半导体装置的截面图。本实施例的半导体装置是非易失性半导体存储器件，如图10所示，在P型硅衬底101的表面上设置例如由硅氧化膜构成的元件分离膜102，形成元件形成区域403。元件形成区域403中形成浮置栅极型N沟道晶体管。
本实施例的浮置栅极型晶体管为隧道栅极绝缘膜404、浮置栅极414、栅极间绝缘膜415、控制栅极405的层叠结构。在这些侧面上形成例如由氧化硅构成的侧阱406。隧道栅极绝缘膜404的主构成材料是SiON，浮置栅极414、控制栅极405由多晶硅膜构成，栅极间绝缘膜415由氧化硅、氮化硅、氮氧化硅等构成。控制栅极可以是钨、钼等金属薄膜、或氮化钨等金属化合物、或者钨硅化物等金属硅化物膜或其层叠结构。
浮置栅极型晶体管作为源·漏扩散层，具有与控制栅极405自匹配地形成的外延区域407，具有与元件分离层102以及控制栅极405自匹配地形成的接触区域408。
该半导体装置的表面形成层间绝缘膜409a，409b。层间绝缘膜409a，409b上设置达到接触区域408的接触孔，形成接触插塞411。接触插塞的构成材料是W、Al、多晶硅(poly-Si)等。其中，为防止与硅衬底界面的粘接性、界面处的相互扩散，最好分别在接触区域界面上形成接触层413和在上述接触层上部形成阻挡金属412a以及在上述层间绝缘层界面上形成阻挡金属412b后，形成上述接触插塞。上述接触层413的构成材料是CoSi2、TiSi2等，上述阻挡金属412a，412b的构成材料是TiN、TaN等。
在上述接触插塞411上部形成布线层414，但为防止与上述层间绝缘膜409a，409b的粘接性、相互扩散，希望在形成阻挡金属412c，412d后形成上述布线层。上述布线层的构成材料是Al，Cu等，上述阻挡金属412c，412d的构成材料是TiN、TaN等。图10中仅表示出1层布线层，但布线层还可在上部有1层或多层，布线层间也可用由W，Cu，Al等构成的通路插塞连接。
由上述SiON构成的隧道栅极绝缘膜404为压缩变形状态。如(实施例1)所示，SiON膜为压缩变形状态使得带隙增大，因此通过隧道绝缘膜流动的FN泄漏电流可被抑制。因此，通过将SiON膜用作非易失性半导体存储器件的隧道绝缘膜，并设为压缩变形状态，则可提供换算膜厚薄到SiO2隧道绝缘膜的下限值以下、并且保持存储器功能的非易失性半导体存储器件。在考虑耐电压性、剥离强度时，上述SiON隧道栅极绝缘膜的变形量如(实施例1)所述，在1.5％左右以下较好。
为使上述SiON隧道栅极绝缘膜为压缩变形状态，可通过使例如上述SiON隧道栅极绝缘膜上部的浮置栅极或控制栅极为拉伸变形状态，借助其反作用来成为压缩变形状态。为使上述浮置栅极或控制栅极为拉伸变形状态，在浮置栅极或控制栅极形成时使用(实施例2)或(实施例3)所示的处于拉伸变形状态的栅电极的形成方法。或者用(实施例4)所示方法，使SiON隧道栅极绝缘膜自身成为压缩变形状态。此时，Si衬底界面的沟道部为拉伸变形状态，因此如果是N沟道晶体管，则在隧道栅极绝缘膜的压缩变形引起的泄漏电流降低的同时，可实现由Si衬底界面的沟道部的拉伸变形引起的晶体管的高速动作。
【实施例7】
实施例7是在(实施例6)中，将氮化硅或氮氧化硅用作浮置栅极414。这些已知有在晶格缺陷处储存电子的性质。一般认为，结晶晶格变形时，原子间结合能量减小，因此容易看到晶格缺陷。因此，在隧道栅极绝缘膜404、浮置栅极414、栅极间绝缘膜415、控制栅极405的层叠结构的非易失性半导体存储器件中，使用氮化硅或氮氧化硅用作上述浮置栅极的构成材料，通过将上述浮置栅极置于变形状态，与无变形状态时相比，期待得到电子储存效果增高、泄漏电流减小的非易失性半导体存储器件。在考虑剥离强度时，上述浮置栅极的变形量最好在2％左右以下。
通过将上述浮置栅极置于拉伸变形状态，作为其反作用，上述浮置栅极下部的隧道栅极绝缘膜、上部的栅极间绝缘膜都为压缩变形状态。因此，在不要求上述隧道栅极绝缘膜、或上述栅极间绝缘膜薄膜化的情况下，作为这些绝缘膜的构成材料，可使用原来的氧化硅，但在要求薄膜化时，由于相对介电常数大于SiO2，因此通过将换算膜厚加厚到物理膜厚以上、可降低DT泄漏电流并且在压缩变形状态下带隙增大、FN泄漏电流也可降低的SiON膜用于上述隧道栅极绝缘膜或栅极间绝缘膜，则可得到更高可靠性的非易失性半导体存储器件。
为了使由上述氮化硅或氮氧化硅构成的浮置栅极为拉伸变形状态，制膜时，通过含有包含碳原子(C)等作为构成要素的气体，  可使浮置栅极中含有碳原子等杂质。之后，通过热处理去除碳原子等杂质，上述浮置栅极的体积收缩，从而成为拉伸变形状态。
【实施例8】
图11是作为本发明的第八实施例的半导体装置的截面图。本实施例的半导体装置是非易失性半导体存储器件，如图11所示，在P型硅衬底101的表面上设置例如由硅氧化膜构成的元件分离膜102，形成元件形成区域503。在元件形成区域503中设置浮置栅极型N沟道MOS晶体管。
与(实施例6)的非易失性半导体存储器件不同的是在隧道栅极绝缘膜504、浮置栅极514、栅极间绝缘膜515的层叠结构上部有存储栅极516，有栅极间绝缘膜517以覆盖它们，再上部还有控制栅极505。这样公共的绝缘膜上具有包含存储栅极的区域和包含控制栅极的区域，两个区域由栅极间绝缘膜等绝缘膜隔开。浮置栅极514、控制栅极505由多晶硅膜构成，栅极间绝缘膜515由氧化硅、氮化硅、氮氧化硅等构成。控制栅极可以是钨、钼等金属薄膜、或氮化钨等金属化合物、或者钨硅化物等的金属硅化物膜或其层叠结构。
本实施例的隧道栅极绝缘膜504的主构成材料是SiON，为压缩变形状态，在考虑耐电压性、剥离强度时，上述SiON隧道栅极绝缘膜的变形量如(实施例1)所述，在1.5％左右以下较好。为使上述SiON隧道栅极绝缘膜为压缩变形状态，可通过例如将上述SiON隧道栅极绝缘膜上部的浮置栅极514或控制栅极505或存储栅极516设为拉伸变形状态，借助其反作用来设为压缩变形状态。为使上述浮置栅极或控制栅极或存储栅极为拉伸变形状态，在浮置栅极、控制栅极和存储栅极形成时使用(实施例2)或(实施例3)所示的处于拉伸变形状态的栅电极的形成方法。或者用(实施例4)所示方法，使SiON隧道栅极绝缘膜自身为压缩变形状态。此时，Si衬底界面的沟道部为拉伸变形状态，因此如果是N沟道晶体管，则在隧道栅极绝缘膜的压缩变形引起的泄漏电流降低的同时，可实现由Si衬底界面的沟道部的拉伸变形引起的晶体管的高速动作。
本实施例中，通过将SiON膜用作非易失性半导体存储器件的隧道绝缘膜，可提供薄到SiO2隧道绝缘膜的下限值以下并保持存储器功能的非易失性半导体存储器件。
【实施例9】
实施例9是在(实施例8)中，将氮化硅或氮氧化硅用作浮置栅极514。通过使用氮化硅或氮氧化硅，使上述浮置栅极为变形状态，与无变形状态时相比，期待得到电子储存效果增高、泄漏电流减小的非易失性半导体存储器件。在考虑剥离强度时上述浮置栅极的变形量最好在2％左右以下。
通过将上述浮置栅极置于拉伸变形状态，作为其反作用，上述浮置栅极下部的隧道栅极绝缘膜、上部的栅极间绝缘膜都为压缩变形状态。因此，在不要求上述隧道栅极绝缘膜、或上述栅极间绝缘膜薄膜化的情况下，作为这些绝缘膜的构成材料，可使用原来的氧化硅，但在要求薄膜化时，由于相对介电常数大于SiO2，因此通过将换算膜厚加厚到物理膜厚以上、可降低DT泄漏电流并且在压缩变形状态下带隙增大、FN泄漏电流也可降低的SiON膜用于上述隧道栅极绝缘膜或栅极间绝缘膜，则可得到更高可靠性的非易失性半导体存储器件。
为了使由上述氮化硅或氮氧化硅构成的浮置栅极为拉伸变形状态，制膜时，通过含有包含碳原子(C)等作为构成要素的气体，  可使浮置栅极中含有碳原子等杂质。之后，通过热处理去除碳原子等杂质，上述浮置栅极的体积收缩，从而成为拉伸变形状态。
【实施例10】
本发明的(实施例10)中，考虑混合安装有逻辑电路、存储器等的系统LSI。为说明简单，以需要高速动作的MOS晶体管和要求低功耗的MOS晶体管的混合安装电路为例说明。图12是本实施例的半导体装置的主要部分的截面图，是沿着图13的A-A’的截面图。
MOS晶体管由单沟道的MOS晶体管、C-MOS晶体管、或BiCMOS晶体管构成。为容易说明，本实施例中，说明由具有LDD结构的源·漏扩散层的N沟道MOS晶体管构成的半导体装置。
如图12所示，本实施例的半导体装置在P型硅衬底101的表面上设置例如由硅氧化膜构成的元件分离膜102，形成需要高速动作的MOS晶体管的形成区域603和要求低功耗的MOS晶体管的形成区域703。需要高速动作的MOS晶体管的形成区域603和要求低功耗的MOS晶体管的形成区域703中分别形成N沟道MOS晶体管。
元件形成区域603上形成的MOS晶体管具有栅极绝缘膜604、栅电极605。栅电极605的侧面形成例如由氧化硅构成的侧阱606。栅极绝缘膜604的主构成材料是SiON，栅电极605例如是多晶硅膜和金属薄膜、或金属硅化物膜或其层叠结构。尤其，在抑制与SiON在界面处的相互扩散、并且为高速化而考虑栅电极的低电阻化时，希望使用在SiON膜上使用与SiON的粘接性好的TiN、TaN等薄的阻挡金属，其上使用W、Mo、Ta、Ti等金属薄膜的结构。此时，在重视低电阻性的情况下使用W，Mo。这两者中，W高熔点，在热稳定性方面有利，Mo在膜的平坦性方面有利。在重视与阻挡金属的粘接性的情况下，可使用在SiON上利用TiN、其上再利用Ti的结构，或者在SiON上利用TaN、其上再利用Ta的结构。这两种情况下，使用TiN和Ti的结构在与SiON的粘接性方面优越，使用TaN和Ta的结构在对扩散等的阻挡性方面优越。
上述MOS晶体管作为源·漏扩散层，具有与栅电极605自匹配地形成的外延区域607，具有与元件分离层102以及栅电极605自匹配地形成的接触区域608。
元件形成区域703中形成的晶体管具有栅极绝缘膜704、栅电极705的层叠结构。栅电极705的侧面形成例如由氧化硅构成的侧阱706。栅极绝缘膜704的主构成材料是SiON，栅电极705例如是多晶硅膜和金属薄膜、或金属硅化物膜或其层叠结构。尤其，在抑制与SiON在界面处的相互扩散、为高速化而考虑低电阻化时，希望使用在SiON膜上使用与SiON粘接性好的TiN，TaN等的薄阻挡金属，其上再使用W、Mo、Ta、Ti等金属薄膜的结构。此时，在重视低电阻性的情况下使用W，Mo。这两者中，W高熔点，在热稳定性方面有利，Mo在膜的平坦性方面有利。在重视与阻挡金属的粘接性的情况下，可使用在SiON上利用TiN、其上再利用Ti的结构，或者在SiON硅上利用TaN、其上再利用Ta的结构。这两种情况下，使用TiN和Ti的结构在与SiON的粘接性方面优越，使用TaN和Ta的结构在对扩散等的阻挡性方面优越。
上述晶体管作为源·漏扩散层，具有与栅电极705自匹配地形成的外延区域707，具有与元件分离层102以及栅电极705自匹配地形成的接触区域708。
上述半导体装置的表面上形成层间绝缘膜609a，609b，709a，709b。层间绝缘膜609a，609b，709a，709b上分别设置达到源·漏扩散层的接触区域608，708的接触孔，分别形成接触插塞611，711。上述接触插塞的构成材料是W、Al、多晶硅(poly-Si)等。其中，为防止与硅衬底界面的粘接性、界面处的相互扩散，最好在接触区域界面上分别形成接触层613，713和在上述接触层上部形成阻挡金属612a，712a以及在上述层间绝缘层界面上形成阻挡金属612b，712b后，形成上述接触插塞。上述接触层613，713的构成材料是CoSi2、TiSi2等，上述阻挡金属612a，612b，712a，712b的构成材料是TiN、TaN等。
在上述接触插塞611,711上部形成布线层614，714，但为防止与上述层间绝缘膜609a，609b，709a，709b的粘接性、相互扩散，希望分别在形成阻挡金属612c，612d，712c，712d后形成上述布线层。上述布线层的构成材料是Al，Cu等，上述阻挡金属612c，612d，712c，712d的构成材料是TiN、TaN等。图12中仅表示出1层布线层，但布线层还可在上部有1层或多层，布线层间也可用由W，Cu，Al等构成的通路插塞连接。
使用上述SiON栅极绝缘膜的MOS晶体管从泄漏电流的观点看，上述绝缘膜最好为压缩变形状态，但需要高速动作的MOS晶体管和要求低功耗的MOS晶体管的变形程度也可随泄漏电流的许可值而不同。
例如，在使用国际半导体路标记载的MPU的半间距为70nm的节点(2006年)的参数时，如(实施例1)所示，可理解为满足泄漏电流的许可值，需要高速动作的MOS晶体管为1.3％以上的压缩变形，要求低功耗的MOS晶体管为压缩变形或0.7％以下的拉伸变形。(需要高速动作的晶体管、要求低功耗的晶体管分别认为是(a)高性能晶体管(HP)、(b)动作时低功耗晶体管(LOP))。
在考虑耐电压性、剥离强度时，如(实施例1)所述，上述SiON栅极绝缘膜的变形量最好在1.5％左右以下。因此，对于例如图5的计算参数，除将泄漏电流抑制到许可值以下外，在也考虑了耐电压性、剥离强度时，较好是需要高速动作的MOS晶体管为1.3～1.5％的压缩变形、要求低功耗的MOS晶体管为1.5％左右以下的压缩变形或0.7％以下的拉伸变形。
从本实施例可知，对于混合安装了任意逻辑块、存储器等的系统LSI，对于变形控制特别重要的电路可重点考虑变形控制，从而可容易地制造高性能、高可靠性的系统LSI。

Claims (12)

1.一种半导体装置，其特征在于：形成具有半导体衬底、在上述衬底上形成的栅极绝缘膜、和在上述栅极绝缘膜上形成的栅电极的场效应晶体管，其中上述栅极绝缘膜以氮氧化硅(SiON)为主成分，上述栅极绝缘膜的变形状态是压缩变形状态。
2.一种半导体装置，其特征在于：包括多个具有半导体衬底、在上述衬底上形成的栅极绝缘膜、和在上述栅极绝缘膜上形成的栅电极的场效应晶体管，其中上述栅极绝缘膜是氮氧化硅，上述栅极绝缘膜的变形状态是压缩变形状态，栅电极的变形状态是拉伸变形状态。
3.一种半导体装置，其特征在于：包括多个具有半导体衬底、在上述衬底上形成的栅极绝缘膜、和在上述栅极绝缘膜上形成的栅电极的场效应晶体管，其中第一场效应晶体管包括以氮氧化硅为主成分的栅极绝缘膜，上述栅极绝缘膜主要为压缩变形状态，上述第二场效应晶体管包括以氧化硅为主成分的栅极绝缘膜。
4.根据权利要求3所述的半导体装置，其特征在于上述第一场效应晶体管构成计算或存储器部，上述第二场效应晶体管构成I/O。
5.一种半导体装置，其特征在于：具有半导体衬底、在上述衬底上形成的隧道栅极绝缘膜、在上述隧道栅极绝缘膜上形成的浮置栅极、在上述浮置栅极上形成的栅极间绝缘膜、以及在上述栅极间绝缘膜上形成的控制栅极，其中上述隧道栅极绝缘膜以氮氧化硅为主成分，上述隧道栅极绝缘膜的变形状态为压缩变形状态。
6.一种半导体装置，其特征在于：具有半导体衬底、在上述衬底上形成的隧道栅极绝缘膜、在上述隧道栅极绝缘膜上形成的浮置栅极、在上述浮置栅极上形成的栅极间绝缘膜、以及在上述栅极间绝缘膜上形成的控制栅极，其中上述隧道栅极绝缘膜由氮氧化硅构成，上述隧道栅极绝缘膜的变形状态为压缩变形状态，上述浮置栅极的变形状态为拉伸变形状态。
7.一种半导体装置，其特征在于：具有半导体衬底、在上述衬底上形成的隧道栅极绝缘膜、在上述隧道栅极绝缘膜上形成的浮置栅极、在上述浮置栅极上形成的栅极间绝缘膜、以及在上述栅极间绝缘膜上形成的控制栅极，其中上述浮置栅极以氮化硅或氮氧化硅为主成分，上述浮置栅极处于变形状态。
8.一种半导体装置，其特征在于：具有半导体衬底、在上述衬底上形成的隧道栅极绝缘膜、在上述隧道栅极绝缘膜上形成的浮置栅极、在上述浮置栅极上形成的栅极间绝缘膜、以及在上述栅极间绝缘膜上形成的控制栅极，其中上述浮置栅极以氮化硅或氮氧化硅为主成分，上述隧道栅极绝缘膜或上述栅极间绝缘膜以氮氧化硅为主成分，上述浮置栅极处于拉伸变形状态，上述隧道栅极绝缘膜和上述栅极间绝缘膜处于压缩变形状态。
9.一种半导体装置，其特征在于：包括多层膜，具有半导体衬底、在上述衬底上形成的隧道栅极绝缘膜、在上述隧道栅极绝缘膜上形成的浮置栅极、在上述浮置栅极上形成的栅极间绝缘膜、和在上述栅极间绝缘膜上形成的存储栅极；在上述隧道栅极绝缘膜上形成的控制栅极；以及在上述多层膜和上述控制栅极之间形成的栅极绝缘膜，其中上述隧道栅极绝缘膜以氮氧化硅为主成分，上述隧道栅极绝缘膜的变形状态为压缩变形状态。
10.一种半导体装置，其特征在于：包括多层膜，具有半导体衬底、在上述衬底上形成的隧道栅极绝缘膜、在上述隧道栅极绝缘膜上形成的浮置栅极、在上述浮置栅极上形成的栅极间绝缘膜、和在上述栅极间绝缘膜上形成的存储栅极；具有覆盖上述多层膜的区域的栅极绝缘膜；以及具有上述栅极绝缘膜和覆盖上述栅极绝缘膜的区域的控制栅极，其中上述隧道栅极绝缘膜以氮氧化硅为主成分，上述隧道栅极绝缘膜的变形状态主要为压缩变形状态，上述浮置栅极或上述控制栅极的变形状态为拉伸变形状态。
11.一种半导体装置，其特征在于：包括多层膜，具有半导体衬底、在上述衬底上形成的隧道栅极绝缘膜、在上述隧道栅极绝缘膜上形成的浮置栅极、在上述浮置栅极上形成的栅极间绝缘膜、和在上述栅极间绝缘膜上形成的存储栅极；在上述隧道栅极绝缘膜上形成的控制栅极；以及在上述多层膜和上述多层膜之间形成的栅极绝缘膜，其中上述浮置栅极由氮化硅或氮氧化硅构成，上述浮置栅极处于变形状态。
12.一种半导体装置，其特征在于：包括多层膜，具有半导体衬底、在上述衬底上形成的隧道栅极绝缘膜、在上述隧道栅极绝缘膜上形成的浮置栅极、在上述浮置栅极上形成的栅极间绝缘膜、和在上述栅极间绝缘膜上形成的存储栅极；在上述隧道栅极绝缘膜上形成的控制栅极；以及在上述多层膜和上述多层膜之间形成的栅极绝缘膜，其中上述浮置栅极以氮化硅或氮氧化硅为主成分，上述隧道栅极绝缘膜或上述栅极间绝缘膜以氮氧化硅为主成分，上述浮置栅极处于拉伸变形状态，上述隧道栅极绝缘膜和上述栅极间绝缘膜处于压缩变形状态。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102856384A (zh) * 2011-06-30 2013-01-02 美国博通公司 使用后栅极工艺制造的场控晶体管结构

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7122849B2 (en) * 2003-11-14 2006-10-17 International Business Machines Corporation Stressed semiconductor device structures having granular semiconductor material
JP2005294791A (ja) * 2004-03-09 2005-10-20 Nec Corp 不揮発性メモリ及び不揮発性メモリの製造方法
US7173312B2 (en) * 2004-12-15 2007-02-06 International Business Machines Corporation Structure and method to generate local mechanical gate stress for MOSFET channel mobility modification
KR100766229B1 (ko) * 2005-05-30 2007-10-10 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
US20070010103A1 (en) * 2005-07-11 2007-01-11 Applied Materials, Inc. Nitric oxide reoxidation for improved gate leakage reduction of sion gate dielectrics
US7678662B2 (en) * 2005-12-13 2010-03-16 Applied Materials, Inc. Memory cell having stressed layers
TW200742076A (en) * 2006-03-17 2007-11-01 Sumitomo Chemical Co Semiconductor field effect transistor and method of manufacturing the same
US8294224B2 (en) * 2006-04-06 2012-10-23 Micron Technology, Inc. Devices and methods to improve carrier mobility
JP4316605B2 (ja) * 2006-12-22 2009-08-19 株式会社東芝 不揮発性半導体記憶装置およびその製造方法
KR101275025B1 (ko) * 2007-07-12 2013-06-14 삼성전자주식회사 반도체 소자용 배선 구조물 및 이의 형성방법
US9166004B2 (en) 2010-12-23 2015-10-20 Intel Corporation Semiconductor device contacts
WO2013014547A1 (en) * 2011-07-22 2013-01-31 International Business Machines Corporation Tunnel field-effect transistor
KR101975929B1 (ko) * 2012-06-29 2019-05-09 삼성전자주식회사 질산화물 채널층을 구비한 트랜지스터 및 그 제조방법
JP6416053B2 (ja) 2015-07-31 2018-10-31 東芝メモリ株式会社 不揮発性半導体記憶装置
DE102016125299B4 (de) 2016-01-29 2024-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und Verfahren zu ihrer Herstellung
US10153351B2 (en) 2016-01-29 2018-12-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US20180206334A1 (en) * 2017-01-16 2018-07-19 Innolux Corporation Metal-laminated structure and high-frequency device comprising the same
JP7076490B2 (ja) * 2020-03-24 2022-05-27 株式会社Kokusai Electric 基板処理方法、半導体装置の製造方法、基板処理装置、およびプログラム

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3050193B2 (ja) * 1997-11-12 2000-06-12 日本電気株式会社 半導体装置及びその製造方法
JP3357861B2 (ja) 1998-06-04 2002-12-16 株式会社東芝 Ｍｉｓ半導体装置及び不揮発性半導体記憶装置
US6548370B1 (en) * 1999-08-18 2003-04-15 Semiconductor Energy Laboratory Co., Ltd. Method of crystallizing a semiconductor layer by applying laser irradiation that vary in energy to its top and bottom surfaces
TW484228B (en) * 1999-08-31 2002-04-21 Toshiba Corp Non-volatile semiconductor memory device and the manufacturing method thereof
US6265268B1 (en) * 1999-10-25 2001-07-24 Advanced Micro Devices, Inc. High temperature oxide deposition process for fabricating an ONO floating-gate electrode in a two bit EEPROM device
JP2002246591A (ja) 2001-02-19 2002-08-30 Hitachi Ltd 半導体装置とその製造方法
KR100493206B1 (ko) * 2001-01-16 2005-06-03 가부시키가이샤 히타치세이사쿠쇼 반도체장치 및 그 제조방법
TW546840B (en) * 2001-07-27 2003-08-11 Hitachi Ltd Non-volatile semiconductor memory device
US6614064B1 (en) * 2002-01-30 2003-09-02 Advanced Micro Devices, Inc. Transistor having a gate stick comprised of a metal, and a method of making same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102856384A (zh) * 2011-06-30 2013-01-02 美国博通公司 使用后栅极工艺制造的场控晶体管结构
US8841674B2 (en) 2011-06-30 2014-09-23 Broadcom Corporaton Field transistor structure manufactured using gate last process
CN102856384B (zh) * 2011-06-30 2016-01-20 美国博通公司 使用后栅极工艺制造的场控晶体管结构

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