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Description

本発明は半導体装置に関する。
二酸化シリコン（SiO2）は、8~9 eVもの大きなバンドギャップをもった優れた絶縁性を有する材料であり、半導体装置において、ゲート絶縁膜、層間絶縁膜などの材料として多用されてきた。
しかし近年、半導体装置の微細化に伴い、ゲート絶縁膜の薄膜化が要求され、3.0 nm以下の酸化膜が使われるようになってきた。絶縁膜の厚さが3.0 nm以下まで薄くなるとトンネル電流が無視できないほど大きくなり、リーク電流が増大し消費電力が増すという問題がある。
トンネル電流には主に、Fowler−Nordheimトンネル電流（FN電流）とダイレクト・トンネル電流（DT電流）とに分けられることが知られている。FN電流は、外部電場によりエネルギー障壁が曲げられて生じる三角ポテンシャルを電子がトンネリングすることによって流れる電流である。DT電流は、直接絶縁膜を電子がトンネリングすることによって流れる電流である。上記薄膜化したSiO2で問題となるのはDT電流である。
そこで、誘電率がSiO２より高い高誘電率（high-k）材料と呼ばれる材料、例えば、比誘電率~25である二酸化ジルコニウム(ZrO2)、二酸化ハフニウム(HfO2)、二酸化チタン(TiO2)等をゲート絶縁膜に用いることにより誘電特性を保ちつつ、ゲート絶縁膜の膜厚を厚くし、リーク電流の増加を抑えることが考えられている。二酸化シリコンの比誘電率が約3.9であるので、例えば、2 nmの二酸化シリコンと同等の誘電特性もつhigh-k絶縁膜の膜厚は=25とすると約12.8nmとなる。膜厚12.8 nmのhigh-k薄膜は、酸化シリコン換算膜厚で2nmと呼ばれる。これに対し、実際の膜厚12.8 nmは、物理膜厚と呼ばれる。
これらに関連して、半導体デバイス中でストレス誘起のリーク電流が生じることが確認されている。特開2002-246591号公報では、ゲート絶縁膜にhigh-k材料を用いた場合、リーク電流はゲート電極やゲート絶縁膜の製造方法により増加することが報告されている。また、
特開2002-246591号公報
しかし、これらの高誘電率材料をゲート絶縁膜として使用するには、さまざまな問題がある。ひとつは、これらの材料は膜中の固定電荷が多く，反転層の移動度が低下する問題がある。また、界面でSi基盤を酸化させ、SiO2層を形成してしまい、high-k材料の誘電特性が十分に保し難い。さらに、high-k材料は金属酸化物であるため、ゲート絶縁膜に用いるとすると、スパッタ、CVD等の堆積法を用いることになり、また、熱的安定性に欠け，通常のシリコンプロセスとの整合性が良くないため、SiOを用いる場合に比べて半導体プロセスの見直しが必要となる。
このため、現在の最先端デバイスでは、ゲート絶縁膜として酸窒化シリコン（SiON）が検討されている。SiON膜はhigh-k膜ほどではないが、比誘電率がSiO2よりも大きく（~6.0）、Si基盤との相性もhigh-kよりも良いと考えられている。また、従来の半導体プロセスに非常によく整合し、窒素濃度、窒素分布をコントロールできるSiONの製膜法も報告されており、この技術による換算膜厚1.5nmのSiONゲート絶縁膜を用いることにより、SiO2と比べてリーク電流を2桁低減できることが報告されている。high-k 材料の量産適用以前では，この材料をいかに上手く使うかということが課題と言える。
ところで、前記特開2002-246591号公報では、ゲート絶縁膜にhigh-k材料を用いた場合、リーク電流はゲート電極やゲート絶縁膜の製造方法により増加することが報告されているが、これは、ゲート電極やゲート絶縁膜の成膜方法によっては成膜後のhigh-kゲート絶縁膜が引張りひずみ状態になってしまい、high-k膜のバンドギャップが縮小し、電子のトンネリング確率が増し、リーク電流が増したことによるとするものである。応力起因によるデバイスの電気特性の変化の振舞いは、デバイスを構成する材料に依存するため、SiONゲート絶縁膜を用いたMOSトランジスタの高信頼性のためにはSiONのバンドギャップのひずみ依存性の解析、およびその結果に基づくひずみ制御が重要になると言える。
また、半導体装置の微細化に伴い、不揮発性メモリにおいても、トンネル絶縁膜の薄膜化が要求されている。従来、不揮発性メモリのトンネル絶縁膜にはSiO2が用いられてきたが、薄膜化が進行すると、フローティングゲートに蓄えられた電子がトンネル絶縁膜からのDTリーク電流として失われ、メモリ機能が損なわれてしまう。例えば、不揮発性半導体記憶装置の一つであるフラッシュメモリにおいて、フローティングゲートに10年程度の長期間データを保存するには従来のSiO2をトンネル絶縁膜として用いた場合、データ保持中のSiO2トンネル絶縁膜のリーク電流は10 A/cm以下に抑えなければならない。データ保持、または読み出しのときにトンネル絶縁膜にかかる電圧は3V程度であると考えられ、この場合にリーク電流を10 A/cm以下に抑えるためにSiO2の膜厚は6nm以上必要であるとされている（特開2000-58831号公報）。また、電源電圧を下げることでリーク電流を減少させることも考えられるが、SiO2トンネル絶縁膜の薄膜化によるリーク電流は、外部電場に起因するFN電流よりもDT電流が支配的であるので、SiO2トンネル絶縁膜の薄膜化が進むと電源電圧を下げてもあまりリーク電流の減少には効果がない。
そこで、本発明は前述の課題の少なくとも一つを改善した半導体装置を提供するものである。
本願発明は、以下の形態を備えることにより、前記課題を解決する。例えば、SiONゲート絶縁膜を有するMOSトランジスタが複数個形成された半導体装置において、ゲート絶縁膜を通って流れるリーク電流が十分抑制された半導体装置を提供する。また、高速化のためトンネル絶縁膜の膜厚が十分薄く、なおかつメモリ機能が保たれる半導体記憶装置を提供する。
ひずみによるバンドギャップの変化に関しては、SiO2では圧縮ひずみではあまり変化が無く、引張ひずみで減少する。また、high-k材料のZrO2，HfO2，TiO2，では圧縮ひずみで減少、引張ひずみで増加する。SiONの場合には発明者の第一原理計算による研究により、圧縮ひずみで増加、引張ひずみで減少するが、その変化の割合は上記high-k材料よりも大きいことが分かり、ひずみによる電気特性の制御が、他の絶縁膜材料よりも効果的かつ重要であると考えられる。また、それに伴い、ゲート絶縁膜を通って流れるリーク電流も圧縮ひずみにより大きくなり、引張りひずみにより小さくなることが分かった。
半導体基板と前記基板上に形成されるゲート絶縁膜と、前記ゲート絶縁膜の上に形成され、不純物としての炭素原子を含有する多結晶シリコン膜を形成し、その後熱処理により前記炭素原子を除去することで形成されるゲート電極とを有する電界効果型トランジスタが形成され、前記ゲート絶縁膜が酸窒化シリコン（SiON）を主成分とし、前記ゲート絶縁膜のひずみ状態が圧縮ひずみ状態であり、前記ゲート電極のひずみ状態が引っ張りひずみであることを特徴とする。
ゲート絶縁膜がSiONからなり、前記ゲート絶縁膜のひずみ状態が主に圧縮ひずみ状態になっているため、バンドギャップが小さくなることを防ぎ、それによりFNトンネル電流を低く抑えることが出来る。
また、半導体基板と前記基板上に形成されるトンネルゲート絶縁膜、前記トンネルゲート絶縁膜の上に形成され、不純物としての炭素原子を含有する多結晶シリコン膜を形成し、その後熱処理により前記炭素原子を除去することで形成されるフローティングゲート、前記フローティングゲート上に形成されるゲート間絶縁膜、前記ゲート間絶縁膜上に形成されるコントロールゲートを有する不揮発性半導体記憶装置において、前記トンネルゲート絶縁膜の構成材料にSiONを用い、前記トンネルゲート絶縁膜が主に圧縮ひずみ状態とし、前記フローティングゲートのひずみ状態が引っ張りひずみとすることを特徴とする。これにより、トンネルゲート絶縁膜の膜厚が十分に薄く、なおかつメモリ機能が保たれる。
なお、前記不揮発性半導体記憶装置の製造方法として、前記トンネルゲート絶縁膜の圧縮ひずみ状態を形成するために、前記フローティングゲートを、不純物としての炭素原子を含有する多結晶シリコン膜を形成し、その後熱処理により前記炭素原子を除去することにより形成することで、前記フローティングゲートのひずみ状態を引っ張りひずみ状態にし、その反作用で前記トンネルゲート絶縁膜を圧縮ひずみ状態としている。
また、半導体基板と前記基板上に形成されるトンネルゲート絶縁膜、前記トンネルゲート絶縁膜の上に形成されるフローティングゲート、前記フローティングゲート上に形成される第１ゲート間絶縁膜、前記第１ゲート間絶縁膜上に形成されるメモリゲートを有する多層膜と、前記多層膜を覆う領域を有する第２ゲート間絶縁膜と、前記トンネルゲート絶縁膜と前記第２ゲート間絶縁膜を覆う領域を有するコントロールゲートとを有し、前記フローティングゲートあるいは前記コントロールゲートは不純物としての炭素原子を含有する多結晶シリコン膜を形成し、その後熱処理により前記炭素原子を除去することで形成され、前記フローティングゲートあるいは前記コントロールゲートのひずみ状態が引張ひずみ状態であり、前記トンネルゲート絶縁膜が酸窒化シリコンを主成分とし、前記トンネルゲート絶縁膜のひずみ状態が圧縮ひずみ状態であることを特徴とする。
これにより、トンネルゲート絶縁膜の膜厚が十分に薄く、なおかつメモリ機能が保たれ、上記第２の目的が達成される。
また、前記不揮発性半導体記憶装置の製造方法として、前記トンネルゲート絶縁膜の圧縮ひずみ状態を形成するために、フローティングゲートを引張ひずみ状態にし、その反作用で前記トンネルゲート絶縁膜を圧縮ひずみ状態にすることを特徴とする。
または、半導体基板と前記基板上に形成されるトンネルゲート絶縁膜、前記トンネルゲート絶縁膜の上に形成されるフローティングゲート、前記フローティングゲート上に形成されるゲート間絶縁膜、前記ゲート間絶縁膜上に形成されるメモリゲートを有し、これら多層膜を覆うように形成されるゲート絶縁膜、さらに前記ゲート絶縁膜上に形成されるコントロールゲートを有する不揮発性半導体記憶装置において、前記フローティングゲートの構成材料として、SiN、あるいはSiONを用い、前記フローティングゲートがひずみ状態にあることを特徴とする。
または、半導体基板と前記基板上に形成されるトンネルゲート絶縁膜、前記トンネルゲート絶縁膜の上に形成されるフローティングゲート、前記フローティングゲート上に形成されるゲート間絶縁膜、前記ゲート間絶縁膜上に形成されるメモリゲートを有し、これら多層膜を覆うように形成されるゲート絶縁膜、さらに前記ゲート絶縁膜上に形成されるコントロールゲートを有する不揮発性半導体記憶装置において、前記フローティングゲートの構成材料として、SiN、あるいはSiONを用い、前記トンネルゲート絶縁膜、あるいは前記ゲート間絶縁膜の構成材料として、SiONを用い、前記フローティングゲートが引張ひずみ状態にあり、前記トンネルゲート絶縁膜、および、前記ゲート間絶縁膜が圧縮ひずみ状態にあることを特徴とする。
また、ロジック、メモリ等複数のトランジスタが混載されたシステムLSIにおいて、これらトランジスタのゲート絶縁膜材料としてSiONを用い、それぞれのトランジスタのリーク電流の許容値を考慮しながら前記SiONのひずみ状態が制御されていることを特徴とする。
なお、圧縮ひずみ状態は、ソースドレインを横切る方向にゲート電極を見た場合に圧縮ひずみ状態の領域を含む。過半数の領域がその状態の領域であることが好ましい。
また、主成分とは、最も多い原子％を含む成分をいうものとする。
本発明によれば、SiONからなるゲート絶縁膜は、圧縮ひずみ状態となっており、ゲート絶縁膜のバンドギャップが無ひずみ状態あるいは引張ひずみ状態の場合に比べ大きくなっている。これにより、MOSトランジスタにおいて電子がゲート絶縁膜を透過する確率が小さくなり、FNリーク電流の増加を抑えることができ、リーク電流が流れにくい高い特性のゲート絶縁膜構造を備えた半導体装置を提供することが出来る。
また、SiONを不揮発性半導体メモリのトンネル絶縁膜に用い、圧縮ひずみ状態にすることにより、SiO2トンネル絶縁膜の下限値以下に薄く、なおかつメモリ機能が保たれる不揮発性半導体記憶装置を提供することが出来る。
また、SiON絶縁膜を圧縮ひずみ状態にすることにより、高速、高信頼性、高歩留りの半導体装置を提供することが出来る。
本発明により、従来の課題を解決し、高い特性の半導体装置を提供することができる。例えば、ゲート絶縁膜を通って流れるリーク電流が十分抑制された半導体装置を提供できる。
以下、本発明の実施の形態を図1から図13を用いて詳細に説明する。なお、本発明は本明細書や特許請求の範囲に開示した内容に限定するものではなく、既にある公知技術や公知技術になった技術に基づいて具体的形態を変更することを阻止するものではない。また、説明においても、以下の実施例において具体例として説明した事項は、基本的には、本発明に含まれる他の例の説明とみることができる。
本発明における第一の実施例である半導体装置における主要部分の断面構造を図1に示す。これは、図2に示した平面レイアウトの一例において、A−A’で切断した断面図である。本実施例の半導体装置は、例えば、図1に示すようにP型シリコン基板101の表面にシリコン酸化膜からなる素子分離膜102が設けられ、素子形成領域103が形成されている。本実施例では電界効果型トランジスタを備えた例をしめす。素子形成領域103にはNチャネルMOS（NMOS）トランジスタが設けられている。
MOSトランジスタはゲート絶縁膜104a、ゲート電極105aを有する。ゲート電極105aの側面には、例えば酸化シリコンからなるサイドウォール106aが形成されている。ゲート絶縁膜104aの構成材料はSiONである。ゲート電極105aは、例えば多結晶シリコン膜、金属薄膜、金属シリサイド膜あるいはこれらの積層構造である。特に、SiONとの界面での相互拡散を抑制し、かつ高速化のためにゲート電極の低抵抗化を考えると、SiON膜上にSiONとの密着性の良い窒化チタン（TiN）,窒化タンタル（TaN）等の薄いバリアメタルを用い、その上にタングステン（W）、モリブデン（Mo）、 タンタル（Ta）、チタン（Ti）等の金属薄膜を用いる構造が望ましい。この場合、低抵抗性を重視する場合はW, Moを用いる。この両者の場合さらに、Wは高融点で熱的安定性に優れ、Moは膜の平坦性に優れている。また、バリアメタルとの密着性を重視する場合にはSiONの上にTiN, その上にTiを用いた構造、あるいはSiONの上にTaN, その上にTaを用いた構造を用いる。この両者の場合さらに、TiNとTiを用いた構造はSiONとの密着性により優れ、TaNとTaを用いた構造は拡散等のバリア性により優れる。
MOSトランジスタのソース・ドレイン領域は、ゲート電極105aに自己整合的に形成されたエクステンション領域107aおよび、素子分離層102並びにゲート電極105ａに自己整合的に形成されたコンタクト領域108を有している。
この半導体装置の表面には、層間絶縁層109a、109bが形成されている。層間絶縁層109a、109bにはコンタクト領域108に達するコンタクトホールが設けられ、コンタクトプラグ111が形成されている。コンタクトプラグの構成材料はタングステン（Ｗ）、アルミニウム（Al）、多結晶シリコン（poly-Si）等である。ただし、シリコン基板界面との密着性、界面での相互拡散防止のため、コンタクト領域界面にコンタクト層113および、前記コンタクト層上部にバリアメタル112aおよび前記層間絶縁層界面にバリアメタル112bを形成した後、前記コンタクトプラグが形成されることが好ましい。前記コンタクト層113の構成材料はコバルトシリサイド（CoSi2）、チタンシリサイド（TiSi2）等であり、前記バリアメタル112a、112bの構成材料はTiN、TaN等である。
前記コンタクトプラグ111上部には配線層114が形成されているが、前記層間絶縁層109a、109bとの密着性、相互拡散防止のため、バリアメタル112c、112dが形成された後、前記配線層が形成されることが望ましい。前記配線層の構成材料はAl、銅（Cu）等であり、前記バリアメタル112c、112dの構成材料はTiN、TaN等である。また、図1には配線層を1層のみ明記しているが、配線層がさらに上部に1層あるいは複数層あり、配線層間がW、Cu、Al等からなるビアプラグで接続されていても良い。
上記SiONゲート絶縁膜の膜厚は、SiONとSiO2の比誘電率をそれぞれ6.0, 3.9とすると、SiO2換算膜厚3.0nmの場合、物理膜厚は4.6nmとなり、SiO2と比べ、電子のトンネリングによるリーク電流を減少させることが期待できる。また、上記SiONゲート絶縁膜104aは圧縮ひずみ状態となっている。
図3は第一原理計算によるSiON（ここでは結晶構造の報告されているSi2N2Oについて計算した。）のバンドギャップのひずみ依存性である。なお、SiO2膜のケース（点線）も同時に示している。
ひずみは静水圧的に加えている。ここで、正のひずみは引張りひずみを負のひずみは圧縮ひずみを表す。また、SiO2のバンドギャップのひずみ依存性も同時に示している。なお、第一原理計算によるバンドギャップの大きさは多くの物質で実験値と比べて2/3倍程度に小さくなることが知られている。しかし、現在までにSi2N2Oの結晶構造を有するSiONのバンドギャップの測定の報告は見当たらないので、ここではSiONのバンドギャップの計算値(EgcalSiON)をSiO2のバンドギャップの実験値(EgexSiO2)と計算値(EgcalSiO2)を用いて
Eg = EgcalSiON EgexSiO2 / EgcalSiO2 , …（１）
として補正した。
この図から、SiONは圧縮ひずみ状態となることで、バンドギャップが大きくなることが分かる。したがって、上記SiONゲート絶縁膜を圧縮ひずみ状態とすることで、電子のトンネリングを抑え、リーク電流を減少させることが出来ることが期待される。また、SiO2はひずみによるバンドギャップの増加がほとんど無く、ひずみ制御によるリーク電流の減少は期待できないと考えられる。
図４はリーク電流密度のひずみ依存性の計算例である。計算は、WKB（Wentzel - Kramers - Brillouin）近似による式（IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL．46, NO．2, p354）を用いた。図4では、ゲートの換算膜厚(TOX)、ゲート電圧(VG)は、国際半導体技術ロードマップにおける要求値から決定した。印加電圧1.1V、換算膜圧1.2nmであり、SiO2膜のケース（点線）も同時に示している。この際、リーク電流が過小評価されないために、換算膜厚については記載値に幅があるが、この最低値を用い、ゲート電圧については、記載値は電源電圧(Vdd)であるが、ゲート電圧は電源電圧以下になり、また、リーク電流はゲート電圧が大きいほど大きくなるので、VG= Vddとして計算した。図4はMPUのhalf-pitchが130 nmのノード(2002年)での計算であり(TOX =1.2nm, VG = 1.1V)、高性能(高速動作) ( High-performance (HP) )トランジスタについての計算結果である。図中の点線がリーク電流の最大許容値である。この結果から、SiONゲート絶縁膜を圧縮ひずみ状態にすることにより、リーク電流を低減できることがわかる。また、従来のSiO2 膜ではロードマップの要求値を満たすには既に不十分であることが分かり、SiO2 膜ではひずみ制御の効果もあまり期待できないことが分かる。一方、SiON膜を用いると、7 %以上の極端な引張ひずみが生じない限り、要求値を満たすことがわかる。実際に現在は、SiO2 膜の物理的限界は迫っており、MOSトランジスタのゲート絶縁膜にはSiON膜の適用が始まっている 。さらに、SiON膜のひずみ状態を圧縮ひずみ状態に制御することでリーク電流が低減でき、高信頼のデバイス作製が可能となることが分かる。図４はMPU等の高性能トランジスタの場合の計算例だが、動作時低消費電力 ( Low Operating Power (LOP) ) トランジスタ、待機時低消費電力 ( Low Standby Power (LSTP) ) トランジスタについても同様な結果が得られる。
実際のMOSトランジスタにおけるひずみ状態を予測するため、有限要素法による解析を行った。この結果によると、ゲート中央部よりもゲート端部でのひずみが最も強く、メタルゲートを用い、ひずみ制御を考えずに作製すると、ゲート端部に3%程度の引張ひずみが発生することが分かった。この結果から、現実的かつ制御可能なひずみがこの程度であると考えられる。これらを参考にして、ひずみ制御の重要性が顕著になる計算例を図5に示す。図5のパラメータは国際半導体技術ロードマップに記載されているMPUのhalf-pitchが70 nmのノード(2006年)での計算であり、それぞれ(a)高性能トランジスタ(HP)、(b)動作時低消費電力トランジスタ(LOP)、(c)待機時低消費電力トランジスタ(LSTP)の場合の計算である (膜厚、ゲート電圧はそれぞれ(a) TOX =0.7nm, VG = 0.9V, (b) TOX =1.1nm, VG = 1.0V, (c) TOX =1.4nm, VG = 1.2Vとして計算)。 図5より、この場合の点線で示された許容値以下にリーク電流を抑えるためには高性能、動作時低消費電力、待機時低消費電力トランジスタの場合にそれぞれ好ましくは1.3%以上の圧縮ひずみ、圧縮ひずみまたは0.7%以下の引張ひずみ、圧縮ひずみまたは0.9%以下の引張ひずみ状態にする必要があることが分かる。また、これらのひずみ制御により、デバイスの歩留り向上およびSiON膜の延命が図れることになる。
印加電圧、膜厚は上図4、5における以外の値においても、SiONにおけるリーク電流密度は、引張ひずみが増すとともに増加し、圧縮ひずみが増すとともに減少するという同様の結果が得られ、また、SiO2におけるリーク電流密度は、引張ひずみが増すとともに増加し、圧縮ひずみが増しても変化は少ないという同様の結果が得られる。
ところで、SiONゲート絶縁膜を用いたMOSトランジスタにおけるリーク電流は、圧縮ひずみが大きくなるほど低減できることが分かったが、リーク電流以外の要因を考えると、ひずみが大きすぎることは必ずしも好ましくは無い。
例えば、耐電圧性を考えるとひずみの測定量を1.5%程度以下に抑えることが好ましい。また、はく離強度を考えると、界面での格子ひずみを7%程度以下に抑えることが好ましく、ひずみの測定量としては2%程度以下に抑えることが好ましい。
したがって、例えば図5の計算のパラメータの場合、リーク電流を許容値以下に抑えることに加え、耐電圧性、はく離強度も考慮に入れると高性能、動作時低消費電力、待機時低消費電力トランジスタの場合にそれぞれ1.3~1.5%の圧縮ひずみ、1.5%程度以下の圧縮ひずみまたは0.7%以下の引張ひずみ、1.5%程度以下の圧縮ひずみまたは0.9%以下の引張ひずみ状態にすることが好ましい。
本発明における第二の実施例として、図6、図7を用いて説明する。ゲート絶縁膜を圧縮ひずみ状態にするには、例えばゲート電極を引張ひずみ状態にする。ゲート電極を引張ひずみ状態にして、その反作用により、その下のゲート絶縁膜は圧縮ひずみ状態となるよう形成する。
図6、図7は、引張ひずみ状態にあるゲート電極と圧縮ひずみ状態にあるSiONゲート絶縁膜を有する半導体装置の製造方法を示している。
まず、P型シリコン基板101表面に、深さ200 nmから300 nmの溝を形成しシリコン酸化膜を埋め込み、浅溝型の素子分離層102を形成する（図6（A））。
次に、約800~850℃でシリコン基板101表面を熱酸化する。この際、NH3などを含有させ、窒素を酸化膜中に導入し、SiON膜114を形成する。あるいは、NH3、N2O等のガスを用いて化学的気層成長（CVD）法により、SiON膜114を形成してもよい。（図6（B））
次に、不純物リン（P）を含む多結晶シリコン膜115をCVD法等により形成する。この際、炭素原子（C）等を構成元素として含むガスを含有させることで、炭素原子等不純物を多結晶シリコンに含有させる。（図6（C））
その後、熱処理により炭素原子等の不純物を取り除くことで、多結晶シリコン膜115の体積は収縮し、引張ひずみ状態（105）となる。この引張ひずみの反作用としてSiON膜114は圧縮ひずみ状態（104）となる。圧縮ひずみの程度は熱処理前の不純物の含有量でコントロールできる。（図6（D））
次に、フォトレジスト膜をマスクに用いて、多結晶シリコン膜105、SiON膜104をエッチングする。これによりMOSトランジスタのゲート絶縁膜104aとゲート電極105aとを形成する。
次に、熱酸化法あるいはCVD法により膜厚2 nm程度の酸化シリコン膜110を形成し、その後、砒素（As）またはリン（P）のイオン注入により、MOSトランジスタの浅いソース・ドレイン領域107を形成する。この工程は、ソース・ドレイン領域とチャネル部分をつなぐエクステンション領域を形成するためのものである。上記酸化シリコン膜110の形成の目的は、このイオン注入によるシリコン基板へのダメージを和らげるためである（図7（A））。
続いて、半導体基板表面に厚さ200 nm程度のシリコン酸化膜106をスパッタ法またはCVD法により堆積し（図7（B））、シリコン酸化膜106、110をエッチングすることによりゲート電極とゲート絶縁膜の側壁にサイドウォール106aを形成する（図7（C））。
次に、素子分離膜102、ゲート電極105a、サイドウォール106aをマスクとし、リン、または砒素のイオン注入により、ソース・ドレイン拡散層108を形成する。その後、CVD法により層間絶縁層109aを形成し、拡散層表面に達するコンタクトホールを形成する。その後コンタクトホール開口部に、コバルト（Co）、チタン（Ti）等をスパッタ等で堆積させ、熱処理を行うことでSiと接している部分にCoSi2、TiSi2等からなるコンタクト層113を形成する。その後、層間絶縁層と接している部分のCo、Ti等を除去し、TiN、TaN等からなるバリアメタル112a、112bをスパッタにより形成した後、コンタクトプラグ111をスパッタにより形成する。その後は、スパッタによりバリアメタル112c、112d、配線層114を、スパッタあるいはCVDにより層間絶縁層109bを形成することで図1のような半導体装置が製造される。
上述の製造方法は、NチャネルMOSトランジスタの場合であるが、この製造方法はPチャネルMOSトランジスタにも応用出来る。さらにCMOSトランジスタ、BiCMOSトランジスタにも応用出来る。
また、上記ゲート電極105aは、多結晶シリコン膜以外に、タングステン、モリブデン等の金属薄膜、あるいは窒化タングステン等の金属化合物、あるいはタングステンシリサイド等の金属シリサイド膜、あるいはこれらの積層構造であっても良い。とくに、SiONとの界面での相互拡散を抑制し、かつ高速化のためにゲート電極の低抵抗化を考えると、SiON膜上にSiONとの密着性の良いTiN, TaN等の薄いバリアメタルを用い、その上にW, Mo, Ta, Ti等の金属薄膜を用いる構造が望ましい。この場合、低抵抗性を重視する場合はW, Moを用いる。この両者の場合さらに、Wは高融点で熱的安定性に優れ、Moは膜の平坦性に優れている。また、バリアメタルとの密着性を重視する場合にはSiONの上にTiN, その上にTiを用いた構造、あるいはSiONの上にTaN, その上にTaを用いた構造を用いる。この両者の場合さらに、TiNとTiを用いた構造はSiONとの密着性により優れ、TaNとTaを用いた構造は拡散等のバリア性により優れる。
上記に示した材料をゲート電極膜として用いる場合には、成膜条件を制御することによりゲート絶縁膜を圧縮ひずみ状態とする。例えば、上記の金属や、金属化合物は，成膜温度300℃でスパッタ法によって堆積することにより、引張ひずみ状態となる。そして、上記の金属、金属化合物膜をゲート電極とした場合、反作用でSiONゲート絶縁膜は圧縮ひずみ状態となる。
このように、本発明の半導体装置は、ゲート絶縁膜104aがSiONで構成されているので、ゲート絶縁膜が酸化シリコンの場合に比べて、ゲート絶縁膜の物理膜厚を厚くすることができ、DT電流が流れることを防ぐことが出来る。
また、上記のSiONからなるゲート絶縁膜104aは、圧縮ひずみ状態となり、ゲート絶縁膜104aのバンドギャップが無ひずみ状態あるいは引張ひずみ状態の場合に比べ大きくなっている。これにより、電子が絶縁膜を透過する確率を小さくでき、リーク電流の増加を抑えることができる。
また、ゲート絶縁膜104aが引張ひずみ状態になるのを積極的に避けることは、ゲート絶縁膜におけるリーク電流増加を防ぐのに効果的である。
ゲート電極を引っ張りひずみ状態にすることでゲート絶縁膜を圧縮ひずみ状態にすると、シリコン基板界面も圧縮ひずみ状態になる。そこで、SiONゲート絶縁膜が圧縮ひずみ状態であることを確認する方法としては、透過型電子顕微鏡（TEM）により、SiON絶縁膜界面のSi基板のSiの原子間距離を測定すればよい。原子間距離が無ひずみ状態よりも小さくなっていればSiON絶縁膜は圧縮ひずみ状態となっている。あるいは応力TEMにより、SiON絶縁膜界面のSi基板にかかる応力を測定すればよい。
また、Ｘ線、電子線等の回折により、SiON絶縁膜界面のSi基板のSi原子間距離を測定してもよい。
たとえば、ゲート電極端部に対応した位置のゲート絶縁膜を中心として２０ｎｍのスポットを当てて測定する。ゲート電極の中央域のゲート絶縁膜より、ゲート電極端部が顕著に大きなひずみ状態を有する場合があるからである。
他の実施例の形態なども同様に計測することができる。
実施例３は実施例２において、シリコン基板101表面の熱酸化によるSiON膜の形成後、不純物リン（P）を含むアモルファスシリコン膜115をCVD法等により形成する。
その後、半導体基板温度を600℃以上にし、アモルファスシリコン膜115を結晶化させ、多結晶シリコン膜105にする。アモルファスシリコンの結晶化は体積収縮を伴うので、結晶化によって得られた多結晶シリコン膜105は引張ひずみ状態となる。この引張ひずみの反作用として多結晶シリコン膜105の下のSiONゲート絶縁膜104は圧縮ひずみ状態となる（図6（D））。上記アモルファスシリコン膜115の結晶化は、半導体基板温度の制御によって行なってもよいが、レーザーの照射によって行なっても差し支えない。
実施例４は（実施例２）、（実施例３）ではゲート電極を引っ張りひずみ状態にしてその反作用によりゲート絶縁膜を圧縮ひずみ状態とする方法を述べたが、SiONゲート絶縁膜自体を圧縮ひずみ状態としてもよい。そのためには例えば、SiON絶縁膜を形成する際、熱酸化あるいはCVDによりSiONあるいはSiO2を形成した後、NH3中で熱処理あるいは、プラズマ窒化法等を用いてさらに窒素を導入し、SiON膜114を形成する。すると、始めに熱酸化あるいはCVDにより形成したSiONあるいはSiO2よりも体積が大きくなり、SiONゲート絶縁膜自体が圧縮ひずみ状態となる。SiONゲート絶縁膜自体が圧縮ひずみ状態となると、その反作用でSi基板界面は引張りひずみ状態となる。また、ひずみ量はNH3中での熱処理、プラズマ窒化法等による窒素導入の際のプロセス条件で制御できる。
高速のMOSトランジスタにはNMOSが用いられることが多いが、NMOSはチャネル部が引張ひずみ状態となると、動作が高速化される。このひずみはチャネルに平行方向のひずみが主に効いていると考えられているが、本実施例の方法はSi基板界面では主にチャネルに平行方向に引張りひずみを加えることになる。したがって、本実施例の方法を用いると、ゲート絶縁膜の圧縮ひずみによるリーク電流低減と同時にSi基板界面のチャネル部の引張ひずみによるトランジスタの高速化が同時に実現できる。
SiONゲート絶縁膜が圧縮ひずみ状態であることを確認する方法は、（実施例２）に記載したように、TEMによりSiON絶縁膜界面のSi基板のSiの原子間距離の測定をすればよい。ただし、本実施例の場合はSiの原子間距離が無ひずみ状態よりも大きくなっているときにSiON絶縁膜は圧縮ひずみ状態となっていることになる。あるいは応力TEMによるSiON絶縁膜界面のSi基板にかかる応力の測定、Ｘ線、電子線等の回折によるSiON絶縁膜界面のSi基板のSi原子間距離の測定を用いてもよい。
本発明における第五の実施例である半導体装置における主要部分の断面構造を図8に示す。これは、図9に示した平面レイアウトの一例において、A−A’で切断した断面図である。
本発明の半導体装置は、外部装置に直接に接続されるI/O回路と外部装置への接続を要しない内部回路とを有している。I/O回路および内部回路は、単チャネルのMOSトランジスタ、C-MOSトランジスタ、あるいはBiCMOSトランジスタから構成される。説明を容易にするため本実施例では、LDD構造のソース・ドレイン拡散層を有するNチャネルMOSトランジスタのみから構成された半導体装置について説明する。
本実施例の半導体装置は、図8に示すように、P型シリコン基板101の表面に、例えばシリコン酸化膜からなる素子分離膜102が設けられ、内部回路素子形成領域203とI/O回路素子形成領域303が形成されている。内部回路素子形成領域203とI/O回路素子形成領域303には、それぞれ第一のNチャネルMOSトランジスタと第二のNチャネルMOSトランジスタが形成されている。
内部回路素子形成領域203に形成された第一のMOSトランジスタは、ゲート絶縁膜204、ゲート電極205を有している。ゲート電極205の側面には、例えば酸化シリコンからなるサイドウォール206が形成されている。ゲート絶縁膜204の主構成材料は、SiONであり、ゲート電極105は、例えば多結晶シリコン膜や金属薄膜、あるいは金属シリサイド膜あるいはこれらの積層構造である。とくに、SiONとの界面での相互拡散を抑制し、かつ高速化のためにゲート電極の低抵抗化を考えると、SiON膜上にSiONとの密着性の良いTiN, TaN等の薄いバリアメタルを用い、その上にW, Mo, Ta, Ti等の金属薄膜を用いる構造が望ましい。この場合、低抵抗性を重視する場合はW, Moを用いる。この両者の場合さらに、Wは高融点で熱的安定性に優れ、Moは膜の平坦性に優れている。また、バリアメタルとの密着性を重視する場合にはSiONの上にTiN, その上にTiを用いた構造、あるいはSiONの上にTaN, その上にTaを用いた構造を用いる。この両者の場合さらに、TiNとTiを用いた構造はSiONとの密着性により優れ、TaNとTaを用いた構造は拡散等のバリア性により優れる。
第一のMOSトランジスタはソース・ドレイン拡散層として、ゲート電極205に自己整合的に形成されたエクステンション領域207を有し、素子分離層102並びにゲート電極205に自己整合的に形成されたコンタクト領域208を有している。 上記SiONゲート絶縁膜204は、SiO2の場合に比べ、ゲート絶縁膜の物理膜厚を厚くすることができ、DT電流が流れるのを防ぐことが出来る。
I/O回路素子形成領域303に形成された第二のMOSトランジスタは、ゲート絶縁膜304、ゲート電極305を有している。ゲート電極305の側面には、例えば酸化シリコンからなるサイドウォール306が形成されている。ゲート絶縁膜304は膜厚3nm以上のSiO2あるいはSiONとSiO2の積層により構成される。ゲート電極305は、例えば多結晶シリコン膜や金属薄膜、あるいは金属シリサイド膜あるいはこれらの積層構造である。とくに、SiO2との密着性、界面での相互拡散の抑制、安定性を考えると、多結晶シリコンを用いることが望ましい。また、安定性と共に高速性を求めるときにはSiO2の上に多結晶シリコン、その上にバリアメタルとして薄いTiN, TaN等を用い、さらにその上にW, Mo, Ta, Ti等の金属薄膜を用いる構造が望ましい。この場合、低抵抗性を重視する場合はW, Moを用いる。この両者の場合さらに、Wは高融点で熱的安定性に優れ、Moは膜の平坦性に優れている。また、バリアメタルとの密着性を重視する場合には多結晶シリコンの上にTiN, その上にTiを用いた構造、あるいは多結晶シリコンの上にTaN, その上にTaを用いた構造を用いる。この両者の場合さらに、TiNとTiを用いた構造は多結晶シリコンとの密着性により優れ、TaNとTaを用いた構造は拡散等のバリア性により優れる。
第二のMOSトランジスタはソース・ドレイン拡散層として、ゲート電極305に自己整合的に形成されたエクステンション領域307を有し、素子分離層102並びにゲート電極305に自己整合的に形成されたコンタクト領域308を有している。
上記半導体装置の表面には、層間絶縁層209a、209b、309a、309bが形成されている。層間絶縁層209a、209b、309a、309bにはソース・ドレイン拡散層のコンタクト領域208308に達するコンタクトホールがそえぞれ設けられ、コンタクトプラグ211、311がそれぞれ形成されている。前記コンタクトプラグの構成材料はＷ、Al、poly-Si等である。ただし、シリコン基板界面との密着性、界面での相互拡散防止のため、コンタクト領域界面にそれぞれコンタクト層213、313および、前記コンタクト層上部にバリアメタル212a、312aおよび前記層間絶縁層界面にバリアメタル212b、312bを形成した後、前記コンタクトプラグが形成されることが好ましい。前記コンタクト層213、313の構成材料はCoSi2、TiSi2等であり、前記バリアメタル212a、212b、312a、312bの構成材料はTiN、TaN等である。
前記コンタクトプラグ211、311上部には配線層214、314が形成されているが、前記層間絶縁層209a、209b、309a、309bとの密着性、相互拡散防止のため、それぞれバリアメタル212c、212d、312c、312dが形成された後、前記配線層が形成されることが望ましい。前記配線層の構成材料はAl、Cu等であり、前記バリアメタル212c、212d、312c、312dの構成材料はTiN、TaN等である。また、図8には配線層を1層のみ明記しているが、配線層がさらに上部に1層あるいは複数層あり、配線層間がW、Cu、Al等からなるビアプラグで接続されていても良い。
内部回路素子領域に形成された第一のMOSトランジスタは、実施例１で示したMOSトランジスタの構成のようにゲート絶縁膜としてSiON膜を用い、またゲート長は例えば0.1 μmと短くなっている。このため高速演算に適している。
また、I/O回路用の第二のMOSトランジスタは、内部回路のMOSトランジスタよりは高速演算が要求されないため、従来のSiO2ゲート絶縁膜あるいはSiONとSiO2の積層からなる絶縁膜でよい。膜厚3nm以上のSiO2を含むゲート絶縁膜はDT電流、FN電流をともに小さく抑えることができることが従来より分かっており、高信頼、高歩留りの半導体装置を提供することが出来る。
本実施例における半導体装置は、内部回路素子として高速演算に適したMOSトランジスタと、I/O回路素子として信頼性に優れたMOSトランジスタとを同一基板上に有しているため、高信頼で製造コストの小さい半導体装置を提供することができる。
また、上記SiONからなるゲート絶縁膜204は、圧縮ひずみ状態となっていることが好ましい。これにより上記（実施例１）で示したように、ゲート絶縁膜のバンドギャップが無ひずみ状態あるいは引張ひずみ状態の場合に比べ大きくでき、電子が絶縁膜を透過する確率を小さくでき、リーク電流を低減することができる。また、上記SiONゲート絶縁膜のひずみ量は、耐電圧性、はく離強度も考慮すると（実施例１）で述べたように、1.5%程度以下であることが好ましい。
本発明の第六の実施例である半導体装置の断面図が図10である。本実施例の半導体装置は不揮発性半導体記憶装置であり、図10に示すように、P型シリコン基板101の表面に、例えばシリコン酸化膜からなる素子分離膜102が設けられ、素子形成領域403が形成されている。素子形成領域403には、フローティングゲート型Nチャネルトランジスタが設けられている。
本実施例のフローティングゲート型トランジスタは、トンネルゲート絶縁膜404、フローティングゲート414、ゲート間絶縁膜415、コントロールゲート405、の積層構造となっている。これらの側面には、例えば酸化シリコンからなるサイドウォール406が形成されている。トンネルゲート絶縁膜404の主構成材料は、SiONであり、フローティングゲート414、コントロールゲート405は多結晶シリコン膜からなり、ゲート間絶縁膜415は、酸化シリコン、窒化シリコン、酸窒化シリコン等からなる。コントロールゲートはタングステン、モリブデン等の金属薄膜、あるいは窒化タングステン等の金属化合物、あるいはタングステンシリサイド等の金属シリサイド膜、あるいはこれらの積層構造であっても良い。
フローティングゲート型トランジスタはソース・ドレイン拡散層として、コントロールゲート405に自己整合的に形成されたエクステンション領域407を有し、素子分離層102並びにコントロールゲート405に自己整合的に形成されたコンタクト領域408を有している。
この半導体装置の表面には、層間絶縁層409a、409bが形成されている。層間絶縁層409、409bにはコンタクト領域408に達するコンタクトホールが設けられ、コンタクトプラグ411が形成されている。コンタクトプラグの構成材料はＷ、Al、poly-Si等である。ただし、シリコン基板界面との密着性、界面での相互拡散防止のため、コンタクト領域界面にコンタクト層413および、前記コンタクト層上部にバリアメタル412aおよび前記層間絶縁層界面にバリアメタル412bを形成した後、前記コンタクトプラグが形成されることが好ましい。前記コンタクト層413の構成材料はCoSi2、TiSi2等であり、前記バリアメタル412a、412bの構成材料はTiN、TaN等である。
前記コンタクトプラグ411上部には配線層414が形成されているが、前記層間絶縁層409a、409bとの密着性、相互拡散防止のため、バリアメタル412c、412dが形成された後、前記配線層が形成されることが望ましい。前記配線層の構成材料はAl、Cu等であり、前記バリアメタル412c、412dの構成材料はTiN、TaN等である。また、図10には配線層を1層のみ明記しているが、配線層がさらに上部に1層あるいは複数層あり、配線層間がW、Cu、Al等からなるビアプラグで接続されていても良い。
上記SiONからなるトンネルゲート絶縁膜404は、圧縮ひずみ状態となっている。（実施例1）で示したように、SiON膜は圧縮ひずみ状態とすることでバンドギャップが大きくなるので、トンネル絶縁膜を通って流れるFNリーク電流を抑制することが期待できる。したがって、SiON膜を不揮発性半導体記憶装置のトンネル絶縁膜として用い、圧縮ひずみ状態とすることで、換算膜厚がSiO2トンネル絶縁膜の下限値以下に薄く、なおかつメモリ機能が保たれる不揮発性半導体記憶装置を提供することが出来る。また、前記SiONトンネルゲート絶縁膜のひずみ量は、耐電圧性、はく離強度も考慮すると（実施例１）で述べたように、1.5%程度以下であることが好ましい。
前記SiONトンネルゲート絶縁膜を圧縮ひずみ状態とするためには、例えば、前記SiONトンネルゲート絶縁膜上部のフローティングゲートあるいはコントロールゲートを引張ひずみ状態とすることにより、その反作用で圧縮ひずみ状態となることができる。また、前記フローティングゲートあるいはコントロールゲートを引張ひずみ状態にするためには、（実施例２）または、（実施例３）に示した引張ひずみ状態にあるゲート電極の形成方法をフローティングゲートあるいはコントロールゲートの形成の際、適用すればよい。あるいは、（実施例４）に示した方法で、SiONトンネルゲート絶縁膜自体を圧縮ひずみ状態としてもよい。この場合は、Si基板界面のチャネル部が引張ひずみ状態になるので、Nチャネルトランジスタであれば、トンネルゲート絶縁膜の圧縮ひずみによるリーク電流低減と同時にSi基板界面のチャネル部の引張ひずみによるトランジスタの高速動作が同時に実現できる。
実施例７は（実施例６）において、フローティングゲート414として、窒化シリコンあるいは、酸窒化シリコンを用いる。これらは、格子欠陥に電子を蓄える性質があることが知られている。一般に、結晶格子をひずませると原子間の結合エネルギーが小さくなるため、格子欠陥が出来やすくなると考えられる。したがって、トンネルゲート絶縁膜404、フローティングゲート414、ゲート間絶縁膜415、コントロールゲート405、の積層構造となっている不揮発性半導体記憶装置において、前記フローティングゲートの構成材料として、窒化シリコンあるいは酸窒化シリコンを用い、前記フローティングゲートをひずみ状態にすることにより、無ひずみ状態であるときと比べ、電子の蓄積効果が高く、リーク電流の小さい不揮発性半導体記憶装置が得られると期待される。また、前記フローティングゲートのひずみ量は、はく離強度も考慮すると、2%程度以下であることが好ましい。
また、前記フローティングゲートを引張ひずみ状態にすることにより、その反作用として、前記フローティングゲート下部のトンネルゲート絶縁膜、上部のゲート間絶縁膜がともに圧縮ひずみ状態となる。そのため、前記トンネルゲート絶縁膜、あるいは前記ゲート間絶縁膜の薄膜化が要求されない場合にはこれら絶縁膜の構成材料として、従来の酸化シリコンを用いればよいが、薄膜化が要求される場合には、 比誘電率がSiO２よりも大きいため、換算膜圧が物理膜厚以上に厚く、DTリーク電流が低減でき、さらに、圧縮ひずみ状態でバンドギャップが大きくなり、FNリーク電流の低減もできるSiON膜を前記トンネルゲート絶縁膜あるいは、ゲート間絶縁膜に用いることにより、より高信頼の不揮発性半導体記憶装置が得られる。
また、前記窒化シリコンあるいは、酸窒化シリコンからなるフローティングゲートを引張ひずみ状態にするためには、製膜の際、炭素原子（C）等を構成元素として含むガスを含有させることで、炭素原子等不純物をにフローティングゲートに含有させる。その後、熱処理により炭素原子等不純物を取り除くことで、前記フローティングゲートの体積は収縮し、引張ひずみ状態となる。
本発明の第８の実施例である半導体装置の断面図が図11である。本実施例の半導体装置は不揮発性半導体記憶装置であり、図11に示すように、P型シリコン基板101の表面に、例えばシリコン酸化膜からなる素子分離膜102が設けられ、素子形成領域503が形成されている。素子形成領域503には、フローティングゲート型NチャネルMOSトランジスタが設けられている。
（実施例６）の不揮発性半導体記憶装置と異なる点は、トンネルゲート絶縁膜504、フローティングゲート514、ゲート間絶縁膜515の積層構造の上部にメモリゲート516があり、これらを覆うようにゲート間絶縁膜517があり、さらに上部にコントロールゲート505がある点である。このように共通の絶縁膜の上には、メモリーゲートを有する領域とコントールゲートを有する領域とを有し、両領域はゲート間絶縁膜などの絶縁膜で隔てられている。フローティングゲート514、コントロールゲート505は多結晶シリコン膜からなり、ゲート間絶縁膜515は、酸化シリコン、窒化シリコン、酸窒化シリコン等からなる。コントロールゲートはタングステン、モリブデン等の金属薄膜、あるいは窒化タングステン等の金属化合物、あるいはタングステンシリサイド等の金属シリサイド膜、あるいはこれらの積層構造であっても良い。
本実施例のトンネルゲート絶縁膜504の主構成材料は、SiONであり、圧縮ひずみ状態となっており、上記SiONトンネルゲート絶縁膜のひずみ量は、耐電圧性、はく離強度も考慮すると（実施例１）で述べたように、1.5%程度以下であることが好ましい。前記SiONトンネルゲート絶縁膜を圧縮ひずみ状態とするためには、例えば、前記SiONトンネルゲート絶縁膜上部のフローティングゲート514あるいは、コントロールゲート505あるいはメモリーゲート516を引張ひずみ状態とすれば、その反作用で圧縮ひずみ状態となる。また、前記フローティングゲート、前記コントロールゲートおよび前記メモリーゲートを引張ひずみ状態にするためには、（実施例２）または、（実施例３）に示した引張ひずみ状態にあるゲート電極の形成方法をフローティングゲート、コントロールゲートおよびメモリーゲートの形成の際、適用すればよい。あるいは、（実施例４）に示した方法で、SiONトンネルゲート絶縁膜自体を圧縮ひずみ状態としてもよい。この場合は、Si基板界面のチャネル部が引張ひずみ状態になるので、Nチャネルトランジスタであれば、トンネルゲート絶縁膜の圧縮ひずみによるリーク電流低減と同時にSi基板界面のチャネル部の引張ひずみによるトランジスタの高速動作が同時に実現できる。
本実施例において、SiON膜を不揮発性半導体記憶装置のトンネル絶縁膜として用いることで、SiO2トンネル絶縁膜の下限値以下に薄く、なおかつメモリ機能が保たれる不揮発性半導体記憶装置を提供することが出来る。
実施例９は（実施例８）において、フローティングゲート514として、窒化シリコンあるいは、酸窒化シリコンを用いる。窒化シリコンあるいは酸窒化シリコンを用い、前記フローティングゲートをひずみ状態にすることにより、無ひずみ状態であるときと比べ、電子の蓄積効果が高く、リーク電流の小さい不揮発性半導体記憶装置が得られると期待される。また、前記フローティングゲートのひずみ量は、はく離強度も考慮すると、2%程度以下であることが好ましい。
また、前記フローティングゲートを引張ひずみ状態にすることにより、その反作用として、前記フローティングゲート下部のトンネルゲート絶縁膜、上部のゲート間絶縁膜がともに圧縮ひずみ状態となる。そのため、前記トンネルゲート絶縁膜、あるいは前記ゲート間絶縁膜の薄膜化が要求されない場合にはこれら絶縁膜の構成材料として、従来の酸化シリコンを用いればよいが、薄膜化が要求される場合には、 比誘電率がSiO２よりも大きいため、換算膜圧が物理膜厚以上に厚く、DTリーク電流が低減でき、さらに、圧縮ひずみ状態でバンドギャップが大きくなり、FNリーク電流の低減もできるSiON膜を前記トンネルゲート絶縁膜あるいは、ゲート間絶縁膜に用いることにより、より高信頼の不揮発性半導体記憶装置が得られる。
また、前記窒化シリコンあるいは、酸窒化シリコンからなるフローティングゲートを引張ひずみ状態にするためには、製膜の際、炭素原子（C）等を構成元素として含むガスを含有させることで、炭素原子等不純物をにフローティングゲートに含有させる。その後、熱処理により炭素原子等不純物を取り除くことで、前記フローティングゲートの体積は収縮し、引張ひずみ状態となる。
本発明の（実施例１０）では、ロジック、メモリ等が混載されたシステムLSIを考える。説明を簡単にするため、高速動作が必要なMOSトランジスタと低消費電力が要求されるMOSトランジスタの混載回路を例にして説明する。図12が本実施例における半導体装置の主要部の断面であり、図13におけるA-A'の断面図である。
MOSトランジスタは、単チャネルのMOSトランジスタ、C-MOSトランジスタ、あるいはBiCMOSトランジスタから構成される。説明を容易にするため本実施例では、LDD構造のソース・ドレイン拡散層を有するNチャネルMOSトランジスタで構成された半導体装置について説明する。
本実施例の半導体装置は、図12に示すように、P型シリコン基板101の表面に、例えばシリコン酸化膜からなる素子分離膜102が設けられ、高速動作が必要なMOSトランジスタの形成領域603と低消費電力が要求されるMOSトランジスタの形成領域703が形成されている。高速動作が必要なMOSトランジスタの形成領域603と低消費電力が要求されるMOSトランジスタの形成領域703には、それぞれNチャネルMOSトランジスタが形成されている。
素子形成領域603に形成されたMOSトランジスタは、ゲート絶縁膜604、ゲート電極605を有している。ゲート電極605の側面には、例えば酸化シリコンからなるサイドウォール606が形成されている。ゲート絶縁膜604の主構成材料は、SiONであり、ゲート電極605は、例えば多結晶シリコン膜や金属薄膜、あるいは金属シリサイド膜あるいはこれらの積層構造である。とくに、SiONとの界面での相互拡散を抑制し、かつ高速化のためにゲート電極の低抵抗化を考えると、SiON膜上にSiONとの密着性の良いTiN, TaN等の薄いバリアメタルを用い、その上にW, Mo, Ta, Ti等の金属薄膜を用いる構造が望ましい。この場合、低抵抗性を重視する場合はW, Moを用いる。この両者の場合さらに、Wは高融点で熱的安定性に優れ、Moは膜の平坦性に優れている。また、バリアメタルとの密着性を重視する場合にはSiONの上にTiN, その上にTiを用いた構造、あるいはSiONの上にTaN, その上にTaを用いた構造を用いる。この両者の場合さらに、TiNとTiを用いた構造はSiONとの密着性により優れ、TaNとTaを用いた構造は拡散等のバリア性により優れる。
上記MOSトランジスタはソース・ドレイン拡散層として、ゲート電極605に自己整合的に形成されたエクステンション領域607を有し、素子分離層102並びにゲート電極605に自己整合的に形成されたコンタクト領域608を有している。
素子形成領域703に形成されたトランジスタは、ゲート絶縁膜704、ゲート電極705、の積層構造を有している。ゲート電極705の側面には、例えば酸化シリコンからなるサイドウォール706が形成されている。ゲート絶縁膜704の主構成材料は、SiONであり、ゲート電極705は例えば多結晶シリコン膜や金属薄膜、あるいは金属シリサイド膜あるいはこれらの積層構造である。とくに、SiONとの界面での相互拡散を抑制し、かつ高速化のためにゲート電極の低抵抗化を考えると、SiON膜上にSiONとの密着性の良いTiN, TaN等の薄いバリアメタルを用い、その上にW, Mo, Ta, Ti等の金属薄膜を用いる構造が望ましい。この場合、低抵抗性を重視する場合はW, Moを用いる。この両者の場合さらに、Wは高融点で熱的安定性に優れ、Moは膜の平坦性に優れている。また、バリアメタルとの密着性を重視する場合にはSiONの上にTiN, その上にTiを用いた構造、あるいはSiONの上にTaN, その上にTaを用いた構造を用いる。この両者の場合さらに、TiNとTiを用いた構造はSiONとの密着性により優れ、TaNとTaを用いた構造は拡散等のバリア性により優れる。
上記トランジスタはソース・ドレイン拡散層として、ゲート電極705に自己整合的に形成されたエクステンション領域707を有し、素子分離層102並びにコントロールゲート705に自己整合的に形成されたコンタクト領域708を有している。
上記半導体装置の表面には、層間絶縁層609a、609b、709a、709bが形成されている。層間絶縁層609a、609b、709a、709bにはソース・ドレイン拡散層のコンタクト領域608、708に達するコンタクトホールがそえぞれ設けられ、コンタクトプラグ611、711がそれぞれ形成されている。前記コンタクトプラグの構成材料はＷ、Al、poly-Si等である。ただし、シリコン基板界面との密着性、界面での相互拡散防止のため、コンタクト領域界面にそれぞれコンタクト層613、713および、前記コンタクト層上部にバリアメタル612a、712aおよび前記層間絶縁層界面にバリアメタル612b、712bを形成した後、前記コンタクトプラグが形成されることが好ましい。前記コンタクト層613、713の構成材料はCoSi2、TiSi2等であり、前記バリアメタル612a、612b、712a、712bの構成材料はTiN、TaN等である。
前記コンタクトプラグ611、711上部には配線層614、714が形成されているが、前記層間絶縁層609a、609b、709a、709bとの密着性、相互拡散防止のため、それぞれバリアメタル612c、612d、712c、712dが形成された後、前記配線層が形成されることが望ましい。前記配線層の構成材料はAl、Cu等であり、前記バリアメタル612c、612d、712c、712dの構成材料はTiN、TaN等である。また、図12には配線層を1層のみ明記しているが、配線層がさらに上部に1層あるいは複数層あり、配線層間がW、Cu、Al等からなるビアプラグで接続されていても良い。
上記SiONゲート絶縁膜を用いたMOSトランジスタは、リーク電流の観点から前記絶縁膜が圧縮ひずみ状態になっていることが好ましいが、高速動作が必要なMOSトランジスタと低消費電力が要求されるMOSトランジスタのひずみの程度は、リーク電流の許容値次第で異なっていても良い。
例えば、国際半導体ロードマップ記載のMPUのhalf-pitchが70 nmのノード(2006年)のパラメータを用いると（実施例１）に示したように、リーク電流の許容値を満たすためには高速動作が必要なMOSトランジスタは1.3%以上の圧縮ひずみ、低消費電力が要求されるMOSトランジスタは圧縮ひずみまたは0.7%以下の引張ひずみで良いことがわかる。（高速動作が必要なMOSトランジスタ、低消費電力が要求されるMOSトランジスタをそれぞれ、(a) 高性能トランジスタ(HP)、(b)動作時低消費電力トランジスタ(LOP)と考えた。）
また、上記SiONゲート絶縁膜のひずみ量は、耐電圧性、はく離強度も考慮すると（実施例１）で述べたように、1.5%程度以下であることが好ましい。したがって、例えば図5の計算のパラメータの場合、リーク電流を許容値以下に抑えることに加え、耐電圧性、はく離強度も考慮に入れると、高速動作が必要なMOSトランジスタは1.3~1.5%の圧縮ひずみ、低消費電力が要求されるMOSトランジスタは1.5%程度以下の圧縮ひずみまたは0.7%以下の引張ひずみにすることが好ましい。
本実施例の知見より、任意のロジック、メモリ等が混載されたシステムLSIについて、ひずみ制御が特に重要な回路について重点的にひずみ制御を考慮すればよく、高機能、高信頼なシステムLSIの製造が容易になる。
本発明における第一の実施例である半導体装置の主要部であり、図２のＡ−Ａ’断面図。 本発明における第一の実施例である半導体装置の主要部の平面図。 本発明における第一の実施例であるSiON（実線）膜のバンドギャップのひずみ依存性を示す図。 本発明における第一の実施例である、SiONゲート絶縁膜のリーク電流のひずみ依存性を示す図。 本発明における第一の実施例である、SiONゲート絶縁膜のリーク電流のひずみ依存性を示す図。 図１に示した半導体装置の主要部の製造方法を説明する図。 図１に示した半導体装置の主要部の製造方法を説明する図。 本発明における第四の実施例である半導体装置の主要部で断面図であり、図9のＡ−Ａ’断面図。 本発明における第四の実施例である半導体装置の主要部の平面図。 本発明における第五の実施例である半導体記憶装置の主要部で、断面図。 本発明における第七の実施例である半導体記憶装置の主要部で、断面図。 本発明における第九の実施例である半導体装置の主要部で断面図であり、図13のＡ−Ａ’断面図。 本発明における第九の実施例である半導体装置の主要部の平面図。
符号の説明
１０１…シリコン基板
１０２…素子分離膜
１０３、２０３、３０３、４０３、５０３、６０３、７０３…素子形成領域
１０４…圧縮ひずみ状態にある酸窒化シリコン膜
１０４ａ、２０４、６０４，７０４…圧縮ひずみ状態にある酸窒化シリコンゲート絶縁膜
１０５…引張ひずみ状態にある多結晶シリコン膜
１０５ａ、２０５、３０５、６０５、７０５…ゲート電極
１０６、１１０…シリコン酸化膜
１０６ａ、２０６、３０６、４０６、５０６、６０６、７０６…サイドウォール
１０７…ソース・ドレイン拡散層
１０７ａ、２０７、３０７、４０７、５０７、６０７、７０７…ソース・ドレイン拡散層のエクステンション領域
１０８、２０８、３０８、４０８、５０８、６０８、７０８…ソース・ドレイン拡散層のコンタクト領域
１０９ａ、１０９ｂ、２０９ａ、２０９ｂ、３０９ａ、３０９ｂ、４０９ａ、４０９ｂ、
５０９ａ、５０９ｂ、６０９ａ、６０９ｂ、７０９ａ、７０９ｂ…層間絶縁層
１１１、２１１、３１１、４１１、５１１、６１１、７１１…コンタクトプラグ
１１２ａ〜１１２ｄ、２１２ａ〜２１２ｄ、３１２ａ〜３１２ｄ、４１２ａ〜４１２ｄ、５１２ａ〜５１２ｄ、６１２ａ~６１２ｄ、７１２ａ〜７１２ｄ…バリアメタル
１１３、２１３、３１３、４１３、５１３、６１３、７１３…コンタクト層
１１４…酸窒化シリコン膜
１１５…多結晶シリコン膜（実施例２）または、アモルファスシリコン膜（実施例３）
１１６、２１６、３１６、４１６、５１６、６１６、７１６…配線層
３０４…酸化シリコンゲート絶縁膜
４０４、５０４…圧縮ひずみ状態にある酸窒化トンネルゲート絶縁膜
４０５、５０５…コントロールゲート
４１４、５１４…引張りひずみ状態にあるフローティングゲート
４１５、５１５、５１７…ゲート間絶縁膜
５１６…メモリゲート

Claims (4)

  1. 半導体基板と、
    前記基板上に形成されるゲート絶縁膜と、
    前記ゲート絶縁膜の上に形成され、不純物としての炭素原子を含有する多結晶シリコン膜を形成し、その後熱処理により前記炭素原子を除去することで形成されるゲート電極と、
    を有する電界効果型トランジスタが形成され、
    前記ゲート絶縁膜が酸窒化シリコン（SiON）を主成分とし、前記ゲート絶縁膜のひずみ状態が圧縮ひずみ状態であり、前記ゲート電極のひずみ状態が引っ張りひずみであることを特徴とする半導体装置。
  2. 半導体基板と、
    前記基板上に形成されるゲート絶縁膜と、
    前記ゲート絶縁膜の上に形成され、不純物としての炭素原子を含有する多結晶シリコン膜を形成し、その後熱処理により前記炭素原子を除去することで形成されるゲート電極と
    を有する電界効果型トランジスタを複数備え、
    前記ゲート絶縁膜が酸窒化シリコンであり、前記ゲート絶縁膜のひずみ状態が圧縮ひずみ状態であり、ゲート電極のひずみ状態が引っ張りひずみ状態であることを特徴とする半導体装置。
  3. 半導体基板と、
    前記基板上に形成されるトンネルゲート絶縁膜と、
    前記トンネルゲート絶縁膜の上に形成され、不純物としての炭素原子を含有する多結晶シリコン膜を形成し、その後熱処理により前記炭素原子を除去することで形成されるフローティングゲートと、
    前記フローティングゲート上に形成されるゲート間絶縁膜と、
    前記ゲート間絶縁膜上に形成されるコントロールゲートを有し、
    前記トンネルゲート絶縁膜が酸窒化シリコンを主成分とし、前記トンネルゲート絶縁膜のひずみ状態が圧縮ひずみ状態であり、前記フローティングゲートのひずみ状態が引っ張りひずみであることを特徴とする半導体装置。
  4. 半導体基板と、前記基板上に形成されるトンネルゲート絶縁膜、前記トンネルゲート絶縁膜の上に形成されるフローティングゲート、前記フローティングゲート上に形成される第１ゲート間絶縁膜、前記第１ゲート間絶縁膜上に形成されるメモリゲートを有する多層膜と、
    前記多層膜を覆う領域を有する第２ゲート間絶縁膜と、
    前記トンネルゲート絶縁膜と前記第２ゲート間絶縁膜を覆う領域を有するコントロールゲートとを有し、
    前記フローティングゲートあるいは前記コントロールゲートは不純物としての炭素原子を含有する多結晶シリコン膜を形成し、その後熱処理により前記炭素原子を除去することで形成され、前記フローティングゲートあるいは前記コントロールゲートのひずみ状態が引張ひずみ状態であり、
    前記トンネルゲート絶縁膜が酸窒化シリコンを主成分とし、前記トンネルゲート絶縁膜のひずみ状態が圧縮ひずみ状態であることを特徴とする半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9805927B2 (en) 2015-07-31 2017-10-31 Toshiba Memory Corporation Nonvolatile semiconductor memory device
US10153351B2 (en) 2016-01-29 2018-12-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US12477807B2 (en) 2016-01-29 2025-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and a method for fabricating the same

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7122849B2 (en) * 2003-11-14 2006-10-17 International Business Machines Corporation Stressed semiconductor device structures having granular semiconductor material
JP2005294791A (ja) * 2004-03-09 2005-10-20 Nec Corp 不揮発性メモリ及び不揮発性メモリの製造方法
US7173312B2 (en) * 2004-12-15 2007-02-06 International Business Machines Corporation Structure and method to generate local mechanical gate stress for MOSFET channel mobility modification
KR100766229B1 (ko) * 2005-05-30 2007-10-10 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
US20070010103A1 (en) * 2005-07-11 2007-01-11 Applied Materials, Inc. Nitric oxide reoxidation for improved gate leakage reduction of sion gate dielectrics
US7678662B2 (en) * 2005-12-13 2010-03-16 Applied Materials, Inc. Memory cell having stressed layers
TW200742076A (en) * 2006-03-17 2007-11-01 Sumitomo Chemical Co Semiconductor field effect transistor and method of manufacturing the same
US8294224B2 (en) * 2006-04-06 2012-10-23 Micron Technology, Inc. Devices and methods to improve carrier mobility
JP4316605B2 (ja) * 2006-12-22 2009-08-19 株式会社東芝 不揮発性半導体記憶装置およびその製造方法
KR101275025B1 (ko) * 2007-07-12 2013-06-14 삼성전자주식회사 반도체 소자용 배선 구조물 및 이의 형성방법
US9166004B2 (en) 2010-12-23 2015-10-20 Intel Corporation Semiconductor device contacts
US8841674B2 (en) * 2011-06-30 2014-09-23 Broadcom Corporaton Field transistor structure manufactured using gate last process
WO2013014547A1 (en) * 2011-07-22 2013-01-31 International Business Machines Corporation Tunnel field-effect transistor
KR101975929B1 (ko) * 2012-06-29 2019-05-09 삼성전자주식회사 질산화물 채널층을 구비한 트랜지스터 및 그 제조방법
US20180206334A1 (en) * 2017-01-16 2018-07-19 Innolux Corporation Metal-laminated structure and high-frequency device comprising the same
JP7076490B2 (ja) * 2020-03-24 2022-05-27 株式会社Kokusai Electric 基板処理方法、半導体装置の製造方法、基板処理装置、およびプログラム

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3050193B2 (ja) * 1997-11-12 2000-06-12 日本電気株式会社 半導体装置及びその製造方法
JP3357861B2 (ja) 1998-06-04 2002-12-16 株式会社東芝 Ｍｉｓ半導体装置及び不揮発性半導体記憶装置
US6548370B1 (en) * 1999-08-18 2003-04-15 Semiconductor Energy Laboratory Co., Ltd. Method of crystallizing a semiconductor layer by applying laser irradiation that vary in energy to its top and bottom surfaces
TW484228B (en) * 1999-08-31 2002-04-21 Toshiba Corp Non-volatile semiconductor memory device and the manufacturing method thereof
US6265268B1 (en) * 1999-10-25 2001-07-24 Advanced Micro Devices, Inc. High temperature oxide deposition process for fabricating an ONO floating-gate electrode in a two bit EEPROM device
JP2002246591A (ja) 2001-02-19 2002-08-30 Hitachi Ltd 半導体装置とその製造方法
KR100493206B1 (ko) * 2001-01-16 2005-06-03 가부시키가이샤 히타치세이사쿠쇼 반도체장치 및 그 제조방법
TW546840B (en) * 2001-07-27 2003-08-11 Hitachi Ltd Non-volatile semiconductor memory device
US6614064B1 (en) * 2002-01-30 2003-09-02 Advanced Micro Devices, Inc. Transistor having a gate stick comprised of a metal, and a method of making same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9805927B2 (en) 2015-07-31 2017-10-31 Toshiba Memory Corporation Nonvolatile semiconductor memory device
US10153351B2 (en) 2016-01-29 2018-12-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US10714586B2 (en) 2016-01-29 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US11569362B2 (en) 2016-01-29 2023-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US12477807B2 (en) 2016-01-29 2025-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and a method for fabricating the same

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