JP2500656B2 - 半導体集積回路パッケ―ジの製造方法 - Google Patents
半導体集積回路パッケ―ジの製造方法Info
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- JP2500656B2 JP2500656B2 JP5295846A JP29584693A JP2500656B2 JP 2500656 B2 JP2500656 B2 JP 2500656B2 JP 5295846 A JP5295846 A JP 5295846A JP 29584693 A JP29584693 A JP 29584693A JP 2500656 B2 JP2500656 B2 JP 2500656B2
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- JP
- Japan
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- semiconductor element
- mounting portion
- element mounting
- frame
- semiconductor
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
Landscapes
- Wire Bonding (AREA)
- Die Bonding (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体素子が実装される
半導体集積回路パッケージの製造方法に関し、特に、高
周波特性の改善を図ることができる半導体集積回路パッ
ケージの製造方法に関する。
半導体集積回路パッケージの製造方法に関し、特に、高
周波特性の改善を図ることができる半導体集積回路パッ
ケージの製造方法に関する。
【０００２】
【従来の技術】従来の半導体集積回路パッケージは、例
えば図６に示すような工程により製造される。
えば図６に示すような工程により製造される。
【０００３】すなわち、図６（ａ）に示すように、フレ
ーム１６内の素子実装部２１にＡｕＳｉ、ＡｕＳｎ等の
固着材１９を配置し、ホットプレート等の加熱冶具を用
いて、固着材の融点＋３０℃程度まで加熱する。
ーム１６内の素子実装部２１にＡｕＳｉ、ＡｕＳｎ等の
固着材１９を配置し、ホットプレート等の加熱冶具を用
いて、固着材の融点＋３０℃程度まで加熱する。
【０００４】次に、図６（ｂ）に示すように、半導体素
子１４をピンセット、エアーピンセット等の保持冶具２
２で保持しながら素子実装部２１でスクラブし、固着材
１９を半導体素子１４と素子実装部２１間に浸透させ
る。その後、加熱冶具の温度を固着材の凝固点以下に下
げ、半導体素子１４を固定する。次に、図６（ｃ）に示
すように、半導体素子１４の電極とフレーム１６内のス
テッチ１５状に形成されたメタル配線１８をボンディン
グワイヤー２０で接続する。この後、図６（ｄ）に示す
ように、フレーム１６とフレームカバー１３を電気溶
接、半田材等によって密着固定し、内部の気密を保持し
ている。
子１４をピンセット、エアーピンセット等の保持冶具２
２で保持しながら素子実装部２１でスクラブし、固着材
１９を半導体素子１４と素子実装部２１間に浸透させ
る。その後、加熱冶具の温度を固着材の凝固点以下に下
げ、半導体素子１４を固定する。次に、図６（ｃ）に示
すように、半導体素子１４の電極とフレーム１６内のス
テッチ１５状に形成されたメタル配線１８をボンディン
グワイヤー２０で接続する。この後、図６（ｄ）に示す
ように、フレーム１６とフレームカバー１３を電気溶
接、半田材等によって密着固定し、内部の気密を保持し
ている。
【０００５】
【発明が解決しようとする課題】この従来の半導体集積
回路パッケージの製造方法では、次のような問題があっ
た。
回路パッケージの製造方法では、次のような問題があっ
た。
【０００６】半導体素子を素子実装部にＡｕＳｉ、Ａｕ
Ｓｎの固着剤を用いて固着する場合、固着剤表面の酸化
膜を破るために、必ずスクラブを行わなければならな
い。従来のパッケージの構成、製造方法では半導体素子
を保持し素子実装部上でスクラブしなければならない。
ピンセットで半導体素子を鋏んでスクラブする場合、図
６（ｂ）に示すように、ピンセットで鋏む端面からは
０．８ｍｍ以上、その他の端面からは０．４ｍｍ以上間
隔をあけた作業面が必要となる。従って、図５に示すよ
うに、半導体素子とステッチ上に形成されているメタル
配線をつなぐボンディングワイヤーは１ｍｍ以上の長さ
なる。
Ｓｎの固着剤を用いて固着する場合、固着剤表面の酸化
膜を破るために、必ずスクラブを行わなければならな
い。従来のパッケージの構成、製造方法では半導体素子
を保持し素子実装部上でスクラブしなければならない。
ピンセットで半導体素子を鋏んでスクラブする場合、図
６（ｂ）に示すように、ピンセットで鋏む端面からは
０．８ｍｍ以上、その他の端面からは０．４ｍｍ以上間
隔をあけた作業面が必要となる。従って、図５に示すよ
うに、半導体素子とステッチ上に形成されているメタル
配線をつなぐボンディングワイヤーは１ｍｍ以上の長さ
なる。
【０００７】１ＧＨｚ以上の高周波を扱うパッケージで
は、信号のロスを極力抑えるように信号伝送路となるメ
タル配線部分は、マイクロストリップラインやコプレナ
ーラインを用い伝送損失を抑え、半導体素子の入出力部
も信号のロスを抑えるために伝送路のインピーダンスと
整合するような回路形式を用いる。
は、信号のロスを極力抑えるように信号伝送路となるメ
タル配線部分は、マイクロストリップラインやコプレナ
ーラインを用い伝送損失を抑え、半導体素子の入出力部
も信号のロスを抑えるために伝送路のインピーダンスと
整合するような回路形式を用いる。
【０００８】ここで問題となるのが、半導体素子と伝送
路を接続するボンディングワイヤーである。例えば０．
４ｍｍの間隙部に張られたボンディングワイヤーを考え
る。半導体素子の電極パットが素子端面から５０μｍ内
側にあるとし、ステッチ端から５０μｍ内側からボンデ
ィングし、ワイヤーは弧を描くと考えると、この部分の
ワイヤー長：１は １＝０．５ｍｍ×π≒１．５７ｍｍ となり、ワイヤー径：ａをφ２０μｍ、半導体素子の高
さ：ｈを３５０μｍ，材質をＡｕとすると、ワイヤーの
インダクタンス：Ｌは（１）式で表わされる。
路を接続するボンディングワイヤーである。例えば０．
４ｍｍの間隙部に張られたボンディングワイヤーを考え
る。半導体素子の電極パットが素子端面から５０μｍ内
側にあるとし、ステッチ端から５０μｍ内側からボンデ
ィングし、ワイヤーは弧を描くと考えると、この部分の
ワイヤー長：１は １＝０．５ｍｍ×π≒１．５７ｍｍ となり、ワイヤー径：ａをφ２０μｍ、半導体素子の高
さ：ｈを３５０μｍ，材質をＡｕとすると、ワイヤーの
インダクタンス：Ｌは（１）式で表わされる。
【０００９】
【００１０】 μｏ：真空透磁率 μｒ：Ａｕの比透磁率 このときのインピーダンスは表１のようになる。
【００１１】
【表１】
【００１２】このボンディングワイヤーのインピーダン
スが伝送路終端の不整合の原因となり、信号の反射・損
失を生む。また、半導体素子に入力される信号は、ボン
ディングワイヤーのインピーダンスと半導体素子の入力
部のインピーダンスとの比分だけ減衰することになる。
例えば、上記インピーダンスを単純抵抗に換算して考え
ると、半導体素子の入力インピーダンスと伝送路のイン
ピーダンスが５０Ωであった場合、５ＧＨｚでは入力さ
れた信号の約５０％しか半導体素子に入力されないこと
になる。インピーダンスは２πｆＬで示すように高周波
になるに従って増加し、特性を劣化させる。
スが伝送路終端の不整合の原因となり、信号の反射・損
失を生む。また、半導体素子に入力される信号は、ボン
ディングワイヤーのインピーダンスと半導体素子の入力
部のインピーダンスとの比分だけ減衰することになる。
例えば、上記インピーダンスを単純抵抗に換算して考え
ると、半導体素子の入力インピーダンスと伝送路のイン
ピーダンスが５０Ωであった場合、５ＧＨｚでは入力さ
れた信号の約５０％しか半導体素子に入力されないこと
になる。インピーダンスは２πｆＬで示すように高周波
になるに従って増加し、特性を劣化させる。
【００１３】このような高周波特性の劣化を防ぐには、
ボンディングワイヤーのインダクタンスの低減が必須で
あるが、従来の製造方法ではスクラブの作業面が必要な
ため、ボンディングワイヤーの短縮化によるインダクタ
ンスの低減は望めない。
ボンディングワイヤーのインダクタンスの低減が必須で
あるが、従来の製造方法ではスクラブの作業面が必要な
ため、ボンディングワイヤーの短縮化によるインダクタ
ンスの低減は望めない。
【００１４】
【課題を解決するための手段】本発明の目的は上述の従
来の欠点を解決し、ボンディングワイヤを短縮できる半
導体集積回路パッケージの製造方法を提供することにあ
る。
来の欠点を解決し、ボンディングワイヤを短縮できる半
導体集積回路パッケージの製造方法を提供することにあ
る。
【００１５】本発明の半導体集積回路パッケージの製造
方法は、半導体素子と、該半導体素子を実装する素子実
装部を有するベースと、前記半導体素子を嵌合する素子
実装孔とメタル配線とを有するフレームと、前記半導体
素子と前記メタル配線を電気的に接続するボンディング
ワイヤーと、フレームカバーとから成る半導体集積回路
パッケージの製造方法において、前記ベースと前記フレ
ームを組み合わせる工程と、前記素子実装部に固着材を
配置する工程と、該固着材を挟んで前記半導体素子を前
記素子実装孔に配置する工程と、前記半導体素子を保持
し前記素子実装部を動かし前記半導体素子と前記素子実
装部の間に前記固着材を浸透させる工程と、前記半導体
素子を前記素子実装部に固着する工程と、前記ベースと
前記フレームを固着する工程と、前記半導体素子と前記
メタル配線を前記ボンディングワイヤーで接続する工程
と、前記フレームと前記フレームカバーを固着する工程
とから構成されている。
方法は、半導体素子と、該半導体素子を実装する素子実
装部を有するベースと、前記半導体素子を嵌合する素子
実装孔とメタル配線とを有するフレームと、前記半導体
素子と前記メタル配線を電気的に接続するボンディング
ワイヤーと、フレームカバーとから成る半導体集積回路
パッケージの製造方法において、前記ベースと前記フレ
ームを組み合わせる工程と、前記素子実装部に固着材を
配置する工程と、該固着材を挟んで前記半導体素子を前
記素子実装孔に配置する工程と、前記半導体素子を保持
し前記素子実装部を動かし前記半導体素子と前記素子実
装部の間に前記固着材を浸透させる工程と、前記半導体
素子を前記素子実装部に固着する工程と、前記ベースと
前記フレームを固着する工程と、前記半導体素子と前記
メタル配線を前記ボンディングワイヤーで接続する工程
と、前記フレームと前記フレームカバーを固着する工程
とから構成されている。
【００１６】また、本発明の製造方法は、半導体素子実
装部が円柱形状を有し、前記フレームが前記半導体素子
実装部を嵌合する嵌合孔を有しており、前記半導体素子
実装部と前記嵌合孔を嵌合させて前記ベースと前記フレ
ームとを組み合わせる工程と、前記素子実装部に固着材
を配置する工程と、該固着材を挟んで前記素子実装孔に
前記半導体素子を配置する工程と、前記半導体素子を保
持し前記素子実装部を前記嵌合孔に挿入した状態で回転
させ前記半導体素子を前記素子と前記素子実装部の間に
前記固着材を浸透させる工程とを含んでいる。
装部が円柱形状を有し、前記フレームが前記半導体素子
実装部を嵌合する嵌合孔を有しており、前記半導体素子
実装部と前記嵌合孔を嵌合させて前記ベースと前記フレ
ームとを組み合わせる工程と、前記素子実装部に固着材
を配置する工程と、該固着材を挟んで前記素子実装孔に
前記半導体素子を配置する工程と、前記半導体素子を保
持し前記素子実装部を前記嵌合孔に挿入した状態で回転
させ前記半導体素子を前記素子と前記素子実装部の間に
前記固着材を浸透させる工程とを含んでいる。
【００１７】
【実施例】次に本発明について図面を参照して詳細に説
明する。
明する。
【００１８】図１は本発明の半導体集積回路パッケージ
の製造方法を説明する工程図、図２は本発明の製造方法
にて組み立てられる半導体集積回路パッケージの分解
図、図３は本発明の製造方法にて組み立てられる半導体
集積回路パッケージの断面図である。
の製造方法を説明する工程図、図２は本発明の製造方法
にて組み立てられる半導体集積回路パッケージの分解
図、図３は本発明の製造方法にて組み立てられる半導体
集積回路パッケージの断面図である。
【００１９】図１〜図３を参照すると、ベース７は全体
に金メッキが施されている金属で、中央の素子実装部は
円柱突起構造を有している。フレーム４は多層セラミッ
クで構成されており、フレームカバー１と接触する上部
とベース７と接触する下部は金属で構成されており金メ
ッキが施されている。フレーム４内部のステッチ１０に
はメタル配線８が形成されており、リードを通じて外部
と電気的に接続される。ステッチ１０には、半導体素子
３より僅かに大きな矩形孔である素子実装孔１１（図
２）が設けられている。その下部にはベース７の素子実
装部６が嵌合するガイド孔９（図２）が設けられてお
り、素子実装部６と接触する面には金メッキが施されて
いる。
に金メッキが施されている金属で、中央の素子実装部は
円柱突起構造を有している。フレーム４は多層セラミッ
クで構成されており、フレームカバー１と接触する上部
とベース７と接触する下部は金属で構成されており金メ
ッキが施されている。フレーム４内部のステッチ１０に
はメタル配線８が形成されており、リードを通じて外部
と電気的に接続される。ステッチ１０には、半導体素子
３より僅かに大きな矩形孔である素子実装孔１１（図
２）が設けられている。その下部にはベース７の素子実
装部６が嵌合するガイド孔９（図２）が設けられてお
り、素子実装部６と接触する面には金メッキが施されて
いる。
【００２０】固着材１２には、ＡｕＳｉ、ＡｕＳｎ等の
ノンフラックスの共晶半田を用いる。
ノンフラックスの共晶半田を用いる。
【００２１】製造工程は次の通りである。
【００２２】まず、図１（ａ）に示すように、ベース７
の素子実装部６の上面に固着材１２を配置する。この
後、図１（ｂ）に示すように、ベース７の素子実装部６
とフレーム４のガイド孔９とを嵌合させて組み合わせ
る。次に、エアーピンセットを用いて半導体素子３の上
面を吸着・保持し半導体実装孔１１へ半導体素子３を配
置する。その後、ベース７を加熱し固着材１２の融点＋
３０℃程度まで加熱し、固着材１２を溶融させる。
の素子実装部６の上面に固着材１２を配置する。この
後、図１（ｂ）に示すように、ベース７の素子実装部６
とフレーム４のガイド孔９とを嵌合させて組み合わせ
る。次に、エアーピンセットを用いて半導体素子３の上
面を吸着・保持し半導体実装孔１１へ半導体素子３を配
置する。その後、ベース７を加熱し固着材１２の融点＋
３０℃程度まで加熱し、固着材１２を溶融させる。
【００２３】溶融した時点で、図１（ｃ）に示すよう
に、フレーム４および半導体素子３を保持した状態でベ
ース７を回転させスクラブを行い、半導体素子３の裏面
と素子実装部６の間と、素子実装部６とガイド孔９の間
に浸透させる。このとき、半導体素子３が浮かないよう
に、若干上部から圧力を加えておく。
に、フレーム４および半導体素子３を保持した状態でベ
ース７を回転させスクラブを行い、半導体素子３の裏面
と素子実装部６の間と、素子実装部６とガイド孔９の間
に浸透させる。このとき、半導体素子３が浮かないよう
に、若干上部から圧力を加えておく。
【００２４】次に、ベース７を冷却し固着材１２の凝固
点以下に温度を下げ、ベース７、フレーム４および半導
体素子３を固定する。凝固点以下になった時点でエアー
ピンセットをはずす。この後、図１（ｄ）に示すよう
に、ステッチ１０部のメタル配線８と半導体素子３とを
ボンディングワイヤー２で接続し、さらに、図１（ｅ）
に示すように、フレーム４とベース７、フレーム４とフ
レームカバー１を電気溶接で密着固定させ内部を気密封
止する。
点以下に温度を下げ、ベース７、フレーム４および半導
体素子３を固定する。凝固点以下になった時点でエアー
ピンセットをはずす。この後、図１（ｄ）に示すよう
に、ステッチ１０部のメタル配線８と半導体素子３とを
ボンディングワイヤー２で接続し、さらに、図１（ｅ）
に示すように、フレーム４とベース７、フレーム４とフ
レームカバー１を電気溶接で密着固定させ内部を気密封
止する。
【００２５】本発明の製造方法によれば、図４に示すよ
うに、ステッチ上のメタル配線と半導体素子のパッドの
感覚を１００μｍ程度まで短縮可能である。このとき、
ワイヤーが弧を描くとしても、ワイヤー長は０．３１ｍ
ｍ程度となり、インクダクタンスは０．２６ｎＨとな
る。このときのインピーダンスを従来と比べると表２の
ようになる。
うに、ステッチ上のメタル配線と半導体素子のパッドの
感覚を１００μｍ程度まで短縮可能である。このとき、
ワイヤーが弧を描くとしても、ワイヤー長は０．３１ｍ
ｍ程度となり、インクダクタンスは０．２６ｎＨとな
る。このときのインピーダンスを従来と比べると表２の
ようになる。
【００２６】
【表２】
【００２７】表２から明らかなように、本発明ではイン
ピーダンスを従来の約２０％にまで低減できる。
ピーダンスを従来の約２０％にまで低減できる。
【００２８】また、半導体素子を、半導体素子より僅か
に大きな矩形孔である素子実装孔に挿入し固定すること
で、素子の位置が従来の製造方法より一様に固定される
ので自動化にも適している。
に大きな矩形孔である素子実装孔に挿入し固定すること
で、素子の位置が従来の製造方法より一様に固定される
ので自動化にも適している。
【００２９】
【発明の効果】以上説明したように、本発明の半導体集
積回路パッケージの製造方法によれば、半導体素子をフ
レームの素子実装孔に挿入し素子実装部を動かしスクラ
ブを行うことで、ステッチと半導体素子の端面の間隙を
縮小でき、ボンディングワイヤーの短縮化が可能となり
良好な高周波特性を得ることげできるという効果を有す
る。
積回路パッケージの製造方法によれば、半導体素子をフ
レームの素子実装孔に挿入し素子実装部を動かしスクラ
ブを行うことで、ステッチと半導体素子の端面の間隙を
縮小でき、ボンディングワイヤーの短縮化が可能となり
良好な高周波特性を得ることげできるという効果を有す
る。
【図１】図１（ａ）〜（ｅ）は本発明の半導体集積回路
パッケージ製造方法の工程図。
パッケージ製造方法の工程図。
【図２】図２は本発明の製造方法によって組み立てられ
る半導体集積回路パッケージの分解図。
る半導体集積回路パッケージの分解図。
【図３】図３は本発明の製造方法にて組み立てられる半
導体集積回路パッケージの断面図。
導体集積回路パッケージの断面図。
【図４】図４は本発明の製造方法にて組み立てられる半
導体集積回路パッケージのボンディングワイヤーの拡大
図。
導体集積回路パッケージのボンディングワイヤーの拡大
図。
【図５】図５は従来の製造方法にて組み立てられた半導
体集積回路パッケージのボンディングワイヤーの拡大
図。
体集積回路パッケージのボンディングワイヤーの拡大
図。
【図６】図６（ａ）〜（ｄ）は従来の半導体集積回路パ
ッケージの製造方法の工程図。
ッケージの製造方法の工程図。
１ フレームカバー ２ ボンディングワイヤー ３ 半導体素子 ４ フレーム ５ リード ６ 素子実装部 ７ ベース ８ メタル配線 ９ 素子実装部 １０ ステッチ １１ 素子実装孔 １２ 固着材 １３ フレームカバー １４ 半導体素子 １５ ステッチ １６ フレーム １７ リード １８ メタル配線 １９ 固着材 ２０ ボンディングワイヤー ２１ 素子実装部 ２２ 保持冶具
Claims (2)
- 【請求項１】 半導体素子と、該半導体素子を実装する
素子実装部を有するベースと、前記半導体素子を嵌合す
る素子実装孔とメタル配線とを有するフレームと、前記
半導体素子と前記メタル配線を電気的に接続するボンデ
ィングワイヤーと、フレームカバーとから成る半導体集
積回路パッケージの製造方法において、前記ベースと前
記フレームを組み合わせる第１の工程と、前記素子実装
部に固着材を配置する第２の工程と、該固着材を挟んで
前記半導体素子を前記素子実装孔に配置する第３の工程
と、前記半導体素子を保持し前記素子実装部を動かし前
記半導体素子と前記素子実装部の間に前記固着材を浸透
させる第４の工程と、前記半導体素子を前記素子実装部
に固着する第５の工程と、前記ベースと前記フレームを
固着させる第６の工程と、前記半導体素子と前記メタル
配線を前記ボンディングワイヤーで接続する第７の工程
と、前記フレームと前記フレームカバーを固着する第８
の工程とから構成されたことを特徴とする半導体集積回
路パッケージの製造方法。 - 【請求項２】 請求範囲第１項記載の前記半導体素子実
装部が円柱形状を有し、前記フレームが前記半導体素子
実装部を嵌合する嵌合孔を有している半導体集積回路パ
ッケージの請求項１記載の製造方法において、前記第１
の工程が前記半導体素子実装部と前記嵌合孔を嵌合させ
て前記ベースと前記フレームとを組み合わせる工程であ
り、前記第４の工程が前記半導体素子を保持し前記素子
実装部を前記嵌合孔に挿入した状態で回転させ前記半導
体素子と前記素子実装部の間に前記固着材を浸透させる
工程であることを特徴とする半導体集積回路パッケージ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5295846A JP2500656B2 (ja) | 1993-11-26 | 1993-11-26 | 半導体集積回路パッケ―ジの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5295846A JP2500656B2 (ja) | 1993-11-26 | 1993-11-26 | 半導体集積回路パッケ―ジの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07147344A JPH07147344A (ja) | 1995-06-06 |
| JP2500656B2 true JP2500656B2 (ja) | 1996-05-29 |
Family
ID=17825948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5295846A Expired - Lifetime JP2500656B2 (ja) | 1993-11-26 | 1993-11-26 | 半導体集積回路パッケ―ジの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2500656B2 (ja) |
-
1993
- 1993-11-26 JP JP5295846A patent/JP2500656B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07147344A (ja) | 1995-06-06 |
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