JP2529601B2 - Fault handling method - Google Patents
Fault handling methodInfo
- Publication number
- JP2529601B2 JP2529601B2 JP1117739A JP11773989A JP2529601B2 JP 2529601 B2 JP2529601 B2 JP 2529601B2 JP 1117739 A JP1117739 A JP 1117739A JP 11773989 A JP11773989 A JP 11773989A JP 2529601 B2 JP2529601 B2 JP 2529601B2
- Authority
- JP
- Japan
- Prior art keywords
- arithmetic processing
- processing unit
- fault
- system freeze
- communication
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 title claims description 5
- 238000004891 communication Methods 0.000 claims description 23
- 230000010365 information processing Effects 0.000 claims description 5
- 238000003672 processing method Methods 0.000 claims description 2
- 238000001514 detection method Methods 0.000 description 6
- 230000004913 activation Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Stored Programmes (AREA)
- Retry When Errors Occur (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に関し、特にシステム凍結解除
における演算処理装置に関する障害処理機能を備えた情
報処理装置に関する。Description: TECHNICAL FIELD The present invention relates to an information processing apparatus, and more particularly to an information processing apparatus having a failure processing function for an arithmetic processing unit in system freeze release.
従来、この種のシステム凍結解除方式は、特願昭55−
7126号に記載されているようなものがあり、システム凍
結解除の際演算処理装置に障害が起きると、システム凍
結解除失敗となっていた。Conventionally, this type of system freeze releasing method has been disclosed in Japanese Patent Application No. 55-
There is one like the one described in No. 7126, and when the processing unit fails during the system freeze release, the system freeze release fails.
上述した従来のシステム凍結解除方式は、システム凍
結解除の際、演算処理装置に障害が起きた場合、システ
ム凍結解除失敗となっているので、システム凍結解除時
の可動性が低いという欠点がある。The above-described conventional system freeze releasing method has a drawback in that the system freeze release is unsuccessful because the system freeze release fails when a failure occurs in the arithmetic processing unit during the system freeze release.
本発明の障害処理方式の構成は、システム凍結解除方
式を採用している情報処理システムにおいて、その凍結
しているシステム内の複数の演算処理装置に対してシス
テム凍結解除通信を発行する手段と、前記システム凍結
解除通信に対するリプライのあった演算処理装置のシス
テム凍結時に退避された内部レジスタの値を外部記憶装
置から読出し、前記リプライのあった演算処理装置へロ
ードし起動をかける起動手段と、この起動手段により起
動された演算処理装置内の障害検出回路によりその演算
処理装置の障害を検出する障害検出手段と、この障害検
出手段により障害を検出した場合、障害のあった演算処
理装置のシステム凍結時に退避された内部レジスタの値
を外部記憶装置から読出して他の正常な演算処理装置へ
移送する手段とを備え、障害の発生した演算処理装置で
凍結されていた処理を他の正常な演算処理装置で再開さ
せることを特徴とする。The configuration of the failure processing method of the present invention is, in an information processing system adopting the system freeze releasing method, means for issuing a system freeze releasing communication to a plurality of arithmetic processing devices in the frozen system, A start-up unit for reading the value of the internal register saved at the time of system freeze of the arithmetic processing unit having a reply to the system freeze release communication from the external storage device, loading the value into the arithmetic processing unit having the reply, and starting the unit. Fault detection means for detecting a fault in the arithmetic processing device by a fault detection circuit in the arithmetic processing device activated by the activation means, and system freeze of the faulty arithmetic processing device when a fault is detected by the fault detection means A means for reading the value of the internal register, which was saved at some time, from the external storage device and transferring it to another normal arithmetic processing device. , Characterized in that to resume the processing that had been frozen in generated processor failure in other normal processor.
次に、本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の一実施例のブロック図である。 FIG. 1 is a block diagram of an embodiment of the present invention.
本実施例は、システム凍結解除において凍結解除の対
象となる演算処理装置1,2と、システム凍結解除を制御
する診断制御装置３と、外部記憶装置７からなる。The present embodiment includes arithmetic processing devices 1 and 2 which are targets of freeze release in the system freeze release, a diagnostic control device 3 which controls the system freeze release, and an external storage device 7.
外部記憶装置７のエリア８には、システム凍結時に退
避された演算処理装置１の内部レジスタの値が存在し、
又、エリア９には、システム凍結時に退避された演算処
理装置２の内部レジスタの値が存在する。In the area 8 of the external storage device 7, the value of the internal register of the arithmetic processing device 1 saved when the system is frozen exists,
Further, in the area 9, the value of the internal register of the arithmetic processing unit 2 saved when the system is frozen exists.
診断制御装置３は、外部記憶装置７からシステム凍結
時に退避された演算処理装置の内部レジスタの値を読出
し、演算処理装置１へロードするためのスキャンバッフ
ァ４を具備しており、システム凍結解除の制御及び凍結
解除の際、演算処理装置に障害があれば、その演算処理
装置のシステム凍結時における内部レジスタの値を外部
記憶装置７から読出し、他の正常な演算処理装置への移
送（以下、プロセッサリリーフ）を行なう診断制御ソフ
トウェアを備えている。その診断制御ソフトウェアは、
演算処理装置に対するシステム凍結解除通信及びプロセ
ッサリリーフ要求通信発行を制御する通信制御部６と、
凍結解除通信及びプロセッサリリーフ要求通信に対する
演算処理装置からのリプライ通信により、外部記憶装置
７からシステム凍結時に退避された演算処理装置の内部
レジスタの値をスキャンバッファ４に読出し、演算処理
装置にスキャン・インし起動をかけるスキャン及び起動
制御部５から成る。演算処理装置１及び２は、それぞれ
障害検出回路15及び16を具備している。The diagnostic control device 3 is provided with a scan buffer 4 for reading the value of the internal register of the arithmetic processing device saved from the external storage device 7 at the time of system freeze and loading it to the arithmetic processing device 1. At the time of control and unfreezing, if there is a failure in the arithmetic processing unit, the value of the internal register when the system of the arithmetic processing unit is frozen is read from the external storage device 7 and transferred to another normal arithmetic processing unit (hereinafter, It is equipped with diagnostic control software that performs processor relief. The diagnostic control software
A communication control unit 6 for controlling system freeze release communication and processor relief request communication issuance to the arithmetic processing device;
By reply communication from the arithmetic processing unit to the freeze release communication and the processor relief request communication, the value of the internal register of the arithmetic processing unit saved from the external storage device 7 at the time of system freeze is read to the scan buffer 4 and scanned by the arithmetic processing unit. It is composed of a scan and activation control unit 5 which is turned on and activated. The arithmetic processing units 1 and 2 are provided with fault detection circuits 15 and 16, respectively.
次に、本発明に関係する情報処理装置の動作を第１図
を参照して述べる。Next, the operation of the information processing apparatus related to the present invention will be described with reference to FIG.
システム凍結解除要求により通信制御部７は、演算処
理装置及び２に対してシステム凍結解除通信を、通信パ
ス11及び13を用いて発行する。システム凍結解除通信を
受けた演算処理装置は、診断制御装置３による凍結解除
の制御を受けつけることが可能な状態となってから、リ
プライ通信を診断制御装置３に対して通信パス10及び12
を用いて発行する。In response to the system freeze release request, the communication control unit 7 issues system freeze release communication to the arithmetic processing units and 2 using the communication paths 11 and 13. The arithmetic processing unit that has received the system freeze release communication receives the reply release control from the diagnostic control unit 3 to the diagnostic control unit 3 after it becomes ready to receive the freeze release control by the diagnostic control unit 3.
Issue using.
リプライ通信により制御部５は、外部記憶装置７にお
ける演算処理装置１の内部レジスタエリア８から、内部
レジスタをスキャンバッファ４に読出し、演算処理装置
１にスキャン・インとして起動をかける。次に、制御部
５は外部記憶装置における演算処理装置２の内部レジス
タエリア９から、内部レジスタをスキャンバッファ４に
読出して演算処理装置２へスキャン・インして起動をか
ける。By reply communication, the control unit 5 reads the internal register from the internal register area 8 of the arithmetic processing device 1 in the external storage device 7 to the scan buffer 4, and activates the arithmetic processing device 1 as scan-in. Next, the control unit 5 reads the internal register from the internal register area 9 of the arithmetic processing unit 2 in the external storage device to the scan buffer 4 and scans it into the arithmetic processing unit 2 to activate it.
この時、演算処理装置２に障害が発生したとすると、
障害検出回路16はその障害を検出し、診断制御装置３に
対して通信パス14を用いて障害報告を行なう。その障害
報告により、通信制御部６は正常に凍結解除を終えた演
算処理装置１に対し、演算処理装置２のプロセッサリリ
ーフ要求通信を発行する。At this time, if a failure occurs in the arithmetic processing unit 2,
The fault detection circuit 16 detects the fault and reports the fault to the diagnostic control device 3 using the communication path 14. In response to the failure report, the communication control unit 6 issues a processor relief request communication of the arithmetic processing unit 2 to the arithmetic processing unit 1 that has normally completed the freeze release.
プロセッサリリーフ要求通信を受けた演算処理装置１
は、診断制御装置３によるプロセッサリリーフ制御を受
けられる状態となったとき、リプライ通信を診断制御装
置３に発行する。そのリプライ通信により制御部５は外
部記憶装置７における演算処理装置２の内部レジスタエ
リア９から、内部レジスタをスキャンバッファ４に読出
して演算処理装置１にスキャン・インして起動をかけ
る。Arithmetic processing device 1 which received processor relief request communication
Issues a reply communication to the diagnostic control device 3 when the processor relief control by the diagnostic control device 3 becomes available. By the reply communication, the control unit 5 reads the internal register from the internal register area 9 of the arithmetic processing unit 2 in the external storage unit 7 to the scan buffer 4 and scans it into the arithmetic processing unit 1 to activate it.
以上説明した様に本発明は、システム凍結解除時に演
算処理装置の障害を検出し、他の正常な演算処理装置に
対して、障害のあった演算処理装置のプロセッサリリー
フを行なわせることにより、システム凍結解除時の可動
性を高めることが出来るという効果がある。As described above, the present invention detects a fault in an arithmetic processing unit when the system is frozen and causes another normal arithmetic processing unit to perform processor relief of the faulty arithmetic processing unit. This has the effect of increasing the mobility when the freeze is released.
第１図は本発明の一実施例のブロック図である。 1,2……演算処理装置、３……診断制御装置、４……ス
キャンバッファ、５……演算処理装置に対するスキャン
及び起動制御部、６……通信制御部、７……外部記憶装
置、８……演算処理装置１の内部レジスタエリア、９…
…演算処理装置２の内部レジスタエリア、10…14……通
信パス、15……障害検出回路。FIG. 1 is a block diagram of an embodiment of the present invention. 1, 2 ... Arithmetic processing unit, 3 ... Diagnostic control unit, 4 ... Scan buffer, 5 ... Scan and start control unit for arithmetic processing unit, 6 ... Communication control unit, 7 ... External storage unit, 8 ... Internal register area of the arithmetic processing unit 1, 9 ...
... Internal register area of the arithmetic processing unit 2, 10 ... 14 ... communication path, 15 ... fault detection circuit.
Claims (1)
処理システムにおいて、その凍結しているシステム内の
複数の演算処理装置に対してシステム凍結解除通信を発
行する手段と、前記システム凍結解除通信に対するリプ
ライのあった演算処理装置のシステム凍結時に退避され
た内部レジスタの値を外部記憶装置から読出し、前記リ
プライのあった演算処理装置へロードし起動をかける起
動手段と、この起動手段により起動された演算処理装置
内の障害検出回路によりその演算処理装置の障害を検出
する障害検出手段と、この障害検出手段により障害を検
出した場合、障害のあった演算処理装置のシステム凍結
時に退避された内部レジスタの値を外部記憶装置から読
出して他の正常な演算処理装置へ移送する手段とを備
え、障害の発生した演算処理装置で凍結されていた処理
を他の正常な演算処理装置で再開させることを特徴とす
る障害処理方式。1. In an information processing system adopting a system freeze releasing method, means for issuing a system freeze releasing communication to a plurality of arithmetic processing units in the frozen system, and the system freeze releasing communication. To the external storage device, the value of the internal register saved at the time of system freeze of the arithmetic processing unit having a reply to is read from the external processing unit, is loaded into the arithmetic processing unit having the reply, and is activated by this starting means. A fault detecting circuit for detecting a fault in the arithmetic processing unit by a fault detecting circuit in the arithmetic processing unit, and an internal state that is saved when the faulty arithmetic processing unit has a system freeze when a fault is detected by the fault detecting unit. A means for reading the value of the register from the external storage device and transferring it to another normal arithmetic processing unit is provided, and a failure has occurred. Failure processing method, characterized in that to resume the processing that had been frozen by the calculation processing apparatus in other normal processor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1117739A JP2529601B2 (en) | 1989-05-10 | 1989-05-10 | Fault handling method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1117739A JP2529601B2 (en) | 1989-05-10 | 1989-05-10 | Fault handling method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02294836A JPH02294836A (en) | 1990-12-05 |
| JP2529601B2 true JP2529601B2 (en) | 1996-08-28 |
Family
ID=14719102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1117739A Expired - Lifetime JP2529601B2 (en) | 1989-05-10 | 1989-05-10 | Fault handling method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2529601B2 (en) |
-
1989
- 1989-05-10 JP JP1117739A patent/JP2529601B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02294836A (en) | 1990-12-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4926320A (en) | Information processing system having microprogram-controlled type arithmetic processing unit | |
| US5742851A (en) | Information processing system having function to detect fault in external bus | |
| JP2529601B2 (en) | Fault handling method | |
| JPH0644093A (en) | Redundant device switching method | |
| JPH03129533A (en) | Fault processing system | |
| JP3357958B2 (en) | Data processing device | |
| JP2775865B2 (en) | Fault analysis information collection method for peripheral control devices | |
| JPH10105442A (en) | Information processor | |
| JPS63178357A (en) | System starting-up method for computer system | |
| JP3316739B2 (en) | Device interface control method | |
| JP2518829Y2 (en) | I/O card error detection system | |
| JPH0235517A (en) | Error processing method for printing device | |
| JPS6242252A (en) | Switching system for communication controller | |
| JPH0650486B2 (en) | Data chain processing method | |
| JPH04175838A (en) | Dumping system at the time of autorebooting | |
| JP2504241B2 (en) | Computer system | |
| JPS638956A (en) | Memory diagnosing circuit | |
| JP4597484B2 (en) | Compound computer system | |
| JPH01124034A (en) | Information processor | |
| JPH04305758A (en) | Information processor | |
| JPS59117645A (en) | Testing method of computer system | |
| JPH01269581A (en) | Printer | |
| JPH03175770A (en) | Parallel data test method | |
| JPH02211550A (en) | Information processing system | |
| JPS59229658A (en) | Information processor |