JP2560876B2 - Error address generation circuit - Google Patents
Error address generation circuitInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、エラーアドレス生成回路に関し、特にリー
ドソロモン符号を用いたエラー訂正のエラーアドレス生
成回路に関する。The present invention relates to an error address generation circuit, and more particularly to an error correction error address generation circuit using a Reed-Solomon code.
従来のエラーアドレス生成回路は、第２図に示すよう
にモジュロ255の引算器と訂正符号の系列数と上記引算
器の出力との差をとる引算器及びP,Q2系列の系列数を切
替える切替回路を有している。As shown in FIG. 2, the conventional error address generation circuit is configured to subtract the modulo 255 subtractor and the number of correction code sequences from the output of the subtractor, and subtract the number of P and Q2 sequences. It has a switching circuit for switching.
次に動作について説明する。 Next, the operation will be described.
モジュロ255の引算器は、第４図のような構成でI1とI
0のビット反転とを加算し、そのキャリーの反転出力を
最下位ビットに加えることにより、出力を得る。The modulo 255 subtractor has the configuration shown in FIG.
The output is obtained by adding the bit inversion of 0 and the inverted output of the carry to the least significant bit.
例えば０−１を考えた場合、00H＋FEH＝FEH＝254
D（ここで添字Ｈは16進数、Ｄは10進数）となり、キャ
リーは０である。For example, when 0-1 is considered, 00 H + FE H = FE H = 254
D (where the subscript H is a hexadecimal number and D is a decimal number) and the carry is 0.
次に３−１を考えた場合、03H＋FEH＝01H、キャリー
は０、８−３は、08H＋FCH＝06H、キャリー０、よって
モジュロ255の引算器は減算する値のビット反転を加算
しキャリーの反転出力を最下位ビットに入力することに
よって作られる。このモジュロ255の引算器の出力をP,Q
の系列数から減算することにより、エラーアドレスが生
成される。P,Qにより系列数が異なるため系列数を切換
える切替回路を通す。Next, considering 3-1: 03 H + FE H = 01 H , carry is 0, 8-3 is 08 H + FC H = 06 H , carry 0, so the modulo 255 subtractor It is created by adding bit inversions and inputting the inverted output of carry to the least significant bit. The output of this modulo 255 subtractor is P, Q
The error address is generated by subtracting from the number of sequences. Since the number of sequences differs depending on P and Q, a switching circuit that switches the number of sequences is passed.
この従来のエラーアドレス生成回路では、モジュロ25
5の引算器で、最悪条件で（キャリーが上がる場合）16
回フルアダーを通り、更に符号系列数から減算するた
め、演算に時間がかかるという問題点があった。In this conventional error address generation circuit, modulo 25
5 subtractors, worst case (if carry goes up) 16
Since it passes through the full adder once and is further subtracted from the number of code sequences, there is a problem that the calculation takes time.
本発明のエラーアドレス生成回路は、MOD255の引算器
の代りに通常の加算器及び反転回路を有し、該加算器の
キャリー出力により符号系列数を切替える切替回路を有
している。The error address generation circuit of the present invention has a normal adder and an inverting circuit instead of the subtractor of the MOD255, and has a switching circuit for switching the number of code sequences by the carry output of the adder.
次に本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の一実施例のブロック図である。 FIG. 1 is a block diagram of an embodiment of the present invention.
I0（８ビット）は反転回路１に入力され、その出力及び
I1（８ビット）が８ビット加算器２に入力される。８ビ
ット加算器のキャリー出力及びＰ符号,Q符号の切替信号
P/が符号系列数切替回路４に入力される。８ビット加
算器２の出力は、反転回路５に入力されその出力と切替
え回路４の出力が８ビット加算器３に入力される。８ビ
ット加算器３の出力が最終的なエラーアドレスとなる。I0 (8 bits) is input to the inverting circuit 1 and its output and
I1 (8 bits) is input to the 8-bit adder 2. Carry output of 8-bit adder and switching signal of P code and Q code
P / is input to the code sequence number switching circuit 4. The output of the 8-bit adder 2 is input to the inverting circuit 5, and its output and the output of the switching circuit 4 are input to the 8-bit adder 3. The output of the 8-bit adder 3 becomes the final error address.
次に動作について説明する。 Next, the operation will be described.
本実施例は、Ｐ系列数が25D＝19H,Q系列数が44D＝2CH
の場合の例である。８ビット加算器２の加算出力Ｓは、
I1＋▲▼であるが、キャリー出力が０の時I1＋▲
▼＝I1−I0（MOD255）となり、キャリー出力が１の時
I1＋▲▼＝I1−I0（MOD255）−１となる。また、８
ビット加算器３のＢ入力は８ビット加算器２の出力の反
転信号となり Ａ＋Ｂ＝Ａ＋＝Ａ＋I1＋▲▼， Ａ−Ｓ＝Ａ＋＋１ であるため であるため、 キャリー＝０の時は、1AH（Ｐの時），2DH（Ｑの時）
を系列数切換回路から出力し、キャリー＝１の時は19H
（Ｐの時），2CH（Ｑの時）を系列数切換回路から出力
する。In this embodiment, the number of P sequences is 25 D = 19 H and the number of Q sequences is 44 D = 2C H.
This is an example of the case. The addition output S of the 8-bit adder 2 is
I1 + ▲ ▼, but when the carry output is 0 I1 ＋ ▲
▼ = I1-I0 (MOD255) and carry output is 1.
I1 + ▲ ▼ = I1-I0 (MOD255) -1. Also, 8
The B input of the bit adder 3 becomes an inverted signal of the output of the 8-bit adder 2, and A + B = A + = A + I1 + ▲ ▼, A−S = A ++ 1, Therefore, when carry = 0, 1A H (when P), 2D H (when Q)
Is output from the sequence number switching circuit, 19 H when carry = 1
(When P) and 2C H (when Q) are output from the sequence number switching circuit.
これを実現したのが第３図である。 This is achieved in FIG.
以上説明したように本発明はモジュロ255の引算器の
キャリーを最下位ビットに入力するルートをなくし、キ
ャリーによって系列数を切替える切替回路を有するため
演算時間が短いという効果を有する。As described above, the present invention eliminates the route for inputting the carry of the subtracter of modulo 255 to the least significant bit, and has the switching circuit for switching the number of sequences according to the carry, which has the effect of shortening the operation time.
第１図は本発明の一実施例のブロック図、第２図は従来
例のブロック図、第３図は第１図に示した実施例の切替
回路の論理回路図、第４図は従来例のモジュロ255の引
算器のブロック図である。 １……反転回路、２……８ビット加算器、３……８ビッ
ト加算器、４……符号系列数切替回路、５……反転回
路、６……モジュロ255の引算器、７……符号系列数切
替回路、８……８ビット引算器、９……全加算器。1 is a block diagram of an embodiment of the present invention, FIG. 2 is a block diagram of a conventional example, FIG. 3 is a logic circuit diagram of a switching circuit of the embodiment shown in FIG. 1, and FIG. 4 is a conventional example. 3 is a block diagram of a modulo 255 subtractor of FIG. 1 ... Inversion circuit, 2 ... 8-bit adder, 3 ... 8-bit adder, 4 ... Code sequence number switching circuit, 5 ... Inversion circuit, 6 ... Modulo 255 subtractor, 7 ... Code sequence number switching circuit, 8 ... 8-bit subtractor, 9 ... Full adder.
Claims (1)
の反転を加える第１の加算器と、前記第１の加算器のキ
ャリー出力に応じて予め定められた所定数を出力する切
替え回路と、前記第１の加算器の加算出力と切替え回路
出力との差をとる第２の加算器とを有することを特徴と
するエラーアドレス生成回路。1. A first adder for adding inversions of a first index and a second index, and a switching circuit for outputting a predetermined number determined in accordance with a carry output of the first adder. An error address generation circuit comprising: a second adder for calculating a difference between an addition output of the first adder and an output of the switching circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2066557A JP2560876B2 (en) | 1990-03-16 | 1990-03-16 | Error address generation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2066557A JP2560876B2 (en) | 1990-03-16 | 1990-03-16 | Error address generation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03266130A JPH03266130A (en) | 1991-11-27 |
| JP2560876B2 true JP2560876B2 (en) | 1996-12-04 |
Family
ID=13319341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2066557A Expired - Fee Related JP2560876B2 (en) | 1990-03-16 | 1990-03-16 | Error address generation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2560876B2 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59186052A (en) * | 1983-04-07 | 1984-10-22 | Mitsubishi Electric Corp | Method for coding and decoding error correcting code |
| JPH077919B2 (en) * | 1986-02-27 | 1995-01-30 | 松下電器産業株式会社 | Binary information conversion circuit |
-
1990
- 1990-03-16 JP JP2066557A patent/JP2560876B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH03266130A (en) | 1991-11-27 |
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