JP2702743B2 - 電子機器 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電子機器、特にCPU、ROM、RAMおよび周辺デ
バイスから構成されROMないしRAMに格納されたプログラ
ムに応じて上記各構成部材の間でデータ入出力を行なう
電子機器に関するものである。

［従来の技術］ 従来、全ての回路素子がＣ−MOSのLSIで構成されてい
る電子機器、例えば乾電池や太陽電池により駆動される
電子式卓上計算機（以下電卓という）などでは、消費電
力は動作クロックに比例するため、高速処理が必要な演
算処理は高周波のクロックを用い、処理が遅くてもよい
キー入力待ちなどにおいては低周波のクロックを用いて
消費電力を低減する技術が提案されている。

［発明が解決しようとする課題］ しかしながら、上記従来構成では次のような欠点があ
った。

（１） 電卓用LSIに内蔵されているROMは低容量かつ低
速であり、ある程度以上の高周波クロックには対応でき
ず、それほど処理の高速化が望めない。

（２） 電卓用LSIに内蔵されているROMに相当するデバ
イスは半導体メーカの汎用ROMにはない。したがって電
卓を構成する場合、ROMはカスタム設計となるため、開
発期間が長くなるばかりでなくROMのビット単位が高く
なる。

（３） 最近の半導体メーカから域されているROMは大
容量でかつ高速アクセス重視であるため、たとえ全てＣ
−MOSのROMを用い、かつサイクルタイムを遅くしても、
サイクルタイム１μsec以下では消費電力は低減できな
い。

本発明の課題は以上の問題を解決し、低周波クロック
を用いても消費電力が低下しないようなROMを用いる場
合でも、処理の高速化と低消費電力化を両立し、しかも
低コストでシステム構成を行なえるようにすることであ
る。

［課題を解決するための手段］ 以上の課題を解決するために、本発明においては、CP
U、ROM、RAMおよび周辺デバイスから構成されROMないし
RAMに格納されたプログラムに応じて上記各構成部材の
間でデータ入出力を行なう電子機器において、装置の基
本動作クロックの周波数を複数段階に切り換える手段
と、装置動作開始時にROMに固定的に記憶されたプログ
ラムの内比較的経常的に使用されしかも高速処理を要し
ないルーチンを前記RAMに転送し、その後前記ルーチン
の動作時に前記切り換え手段により基本動作クロックを
低周波数に切り換え、しかも前記ルーチンの動作時には
前記ROMに対するアクセスを禁止する制御手段を設けた
構成を採用した。

［作用］ 以上の構成によれば、所定ルーチンのRAM上での走
行、およびその際の基本動作クロックの周波数低下によ
り消費電力を低減し、また、このルーチンの動作中はRO
Mのアクセスを禁止することにより消費電力が大きいROM
を用いる場合でも低消費電力化が可能である。

［実施例］ 以下、図面に示す実施例に基づき、本発明を詳細に説
明する。

第１図〜第４図は本発明の第１の実施例を示してい
る。

第１図は本発明による電子機器の回路構成を示してい
る。ここでは、電卓、あるいはパーソナルコンピュータ
などCPUおよびその周辺素子により構成された装置が示
されている。

第１図において、符号１はクロック発生器で、２種類
の周波数を設定できるようにX1、X2の２つの水晶発振子
を有する。これらのうち、符号X1で示されるものは比較
的高周波数の発振子、符号X2は比較的低周波の発振子で
ある。

クロック発生器１は、キー入力待ちのように比較的処
理が遅くてもよいような場合は前記発振子X2を発振させ
てそのクロックを供給し、キー処理や表示処理などの比
較的高速な処理を必要とする場合は前記発振子X1を発振
させてそのクロックを供給する。

符号２はＣ−MOSのCPU（ここではザイログ社のＺ−80
（商品名）とする）で、CPU2にはリセットキーK1とパワ
ーオンキーK2が接続されている。リセットキーK1は本発
明電子機器のオール初期設定に、パワーオンキーK2はス
タンバイ（電源最小の機能保持状態）の解除に使用す
る。

CPU2には記憶装置としてROM3、RAM4が接続されてい
る。ROM3にはCPU2が実行すべきプログラムや各種データ
が記憶されている。また、RAM4はＣ−MOSの内部同期型
のスタティックRAMからなる。

また、符号５はインバータで、本実施例においてはメ
モリのアドレスデコーダとして作用し、RAM4のチップセ
レクト信号を制御する。すなわち、インバータ５はCPU2
のアドレスバス（16ビット）の最上位ビットA15を反転
してRAM4に入力しており、このビットの状態によりROM3
ないしRAM4のいずれかを選択する。本実施例では、ROM3
が低位アドレスに設定され、アドレスデータの最上位ビ
ットA15の理論「０」によりROM3が、また同ビットの論
理「１」によりRAM4が選択される。

符号６は入出力アドレスのデコーダであり、CPU2がア
ドレスバスＡを介して出力するアドレスデーダをデコー
ドし、キー入力装置７や表示装置８のいずれかを選択す
る。アドレスデコーダ６はデコード結果に応じてチップ
セレクト信号CS1ないしCS2のいずれかを出力し、キー入
力装置７ないし表示装置８を選択する。なお、メモリ
（ROM3、RAM4）に対するアドレス出力はアドレスデコー
ダ６を介することなく直接出力される。キー入力装置７
はテンキー、フルキーボードなど所定のキー配列により
構成され、表示装置８は液晶表示器などから構成され
る。

符号９、10はともにOR回路であり、キー入力装置７や
表示装置８へのリード信号Ｒおよびライト信号Ｗを供給
する。キー入力装置７、表示装置８に対して入出力を行
なう場合には、CPU2はいずれかに対応する入出力アドレ
スを出力し、アドレスデコーダ６を介してこれらのいず
れかを選択し、入力、ないし出力に対応してリード信号
Ｒおよびライト信号Ｗをキー入力装置７および表示装置
８にOR回路９、10を介して出力する。

また、符号11、12も同じくOR回路であり、ROM3やRAM4
のリード信号Ｒおよびライト信号Ｗを供給する。ROM3、
RAM4に対する入出力の場合も同じリード信号Ｒおよびラ
イト信号ＷがOR回路11、12によりROM3、RAM4に供給され
る。

メモリに対して入出力を行なうか、キー入力装置７あ
るいは表示装置８に対して入出力を行なうかはCPU2のメ
モリリクエスト信号Ｍないしi/oリクエスト信号i/oによ
り制御される。

また入出力されるデータそのものは、各デバイスに共
通のデータバスＤにより制御される。

以上のCPU2、ROM3、RAM4その他の周辺供給制御用デバ
イス（不図示）はＣ−MOS素子から構成する。以上まで
に示した構成で問題となるのは、CPU2、RAM4などの素子
はクロック発生器１によってクロックを低周波に切り換
えることでかなりの低消費電力化が可能であるが、ROM3
の消費電力は低周波クロックでもほとんど変化しないこ
とである。

そこで、ROM3に格納されるプログラムのうち、たとえ
常時使用されるキー入力解析ルーチンなどをRAM4に転送
し、RAM4上で処理を実行することが考えられる。これに
より、かなりの省電力が可能となるが、Ｚ−80などダイ
ナミックRAMのリフレッシュ機能および周辺デバイスに
対する直接入出力命令を有し、しかも周辺デバイスおよ
びメモリに対する入出力が明確に区別されないシステム
では、次のような問題がある。

それは、メモリリフレッシュ時および、周辺デバイス
に対する直接入出力命令の際に、特定のデータが副作用
的にアドレスバスの上位８ビットに出力されるため、こ
のデータ内容によりROM3がチップセレクトされてしまう
可能性があることである。ROM3はチップセレクトされる
と、センスアンプに大電流が流れ、これにより消費電力
が増大してしまう。

以上に鑑み、本実施例では、ROMからRAMへ処理ソフト
ウエアを転送して用い、それほど高速処理を必要としな
いルーチンではクロック速度を低下させ、さらに、CPU
のリフレッシュ時、あるいは周辺デバイスに対する入出
力時にROMのチップセレクトを完全に禁止するようにす
る。

以下、上記構成における動作につき詳細に説明する。
第２図〜第４図は第１図のCPU2の制御手順を示したフロ
ーチャート図で、第２図〜第４図の手順はCPU2の制御プ
ログラムとしてROM3に格納され、後述のようにRAM4に転
送されて用いられる。

本実施例において、電池交換などによって初めて電源
が供給された時、または第１図のリセットキーK1が押下
されるとCPU2にリセットがかかり、第２図のステップS1
以降の処理が実行される。

ステップS1では、CPU2およびRAM4やその他のi/o機器
を全て初期化してステップS2に移行する。

パワーキーK2が押下され、CPU2がスタンバイ状態にな
るとステップS2に移行する。ステップS2の詳細は第３図
に示してある。ここで、第３図を参照して第２図のステ
ップS2の処理を説明する。

第３図のステップS21ではi/o機器とRAM4の初期設定を
行なってステップS22に移行する。ステップS22ではROM3
に格納されているキー入力待ち処理のプログラムをRAM4
に転送し、続いてステップS23でＺ−80の内部レジスタ
であるｉレジスタに0FFH（16進数）をセットし、CPU2の
リフレッシュ信号出力時にROM3に選択することを禁止す
る。これは、Ｚ−80はリフレッシュ時にｉレジスタの内
容をアドレスバス上位に出力するためである。なお、ｉ
レジスタは、Ｚ−80においては、割り込みベクトルの上
位１バイトを記憶するためのレジスタとしても用いられ
るものである。

再び第２図において、ステップS3ではキー入力待ち処
理を行なう。ここでは、発振子X2による低周波のクロッ
クで動作する。この処理はRAM4上で動作するもので、そ
の詳しい処理手順を第４図で説明する。

この低速クロックによる処理では、データ入出力の
際、ROM3がチップセレクトされないように配慮する。こ
のようなチップセレクトは前記のように直接入出力命令
の際に生じ得る。

すなわち、Ｚ−80のi/oアクセスには２通りあり、１
つはOUT（ｎ）,A in A,（ｎ）のダイレクトアクセス方
法と、もう１つはOUT（ｃ）,A in A,（ｃ）のレジスタ
間接アクセス方法である。これらは、いずれも（ｎ）な
いし（ｃ）により示された０〜255のポートアドレスに
Ａレジスタの内容を転送するものであるが、これらの入
出力命令においてアドレスバスＡに出力されるデータは
実際には次のようになっている。

すなわち、ポートアドレスは上記のように０〜255の
８ビットでありこの８ビットデータｎ（イミディエイト
データ）またはＣレジスタの内容により示される。この
データはアドレスバスの下位８ビットに出力される。ま
た、このときアドレスバスの上位８ビットは、上記ダイ
レクトアクセス法ではＡレジスタの内容が、また、レジ
スタ間接アクセス法ではＢレジスタの内容が出力され
る。

つまり、Ｚ−80では、IN、OUT命令により周辺入出力
を行なう場合、イミディエイトデータｎまたはＢレジス
タの内容に応じてアドレス空間内の特定のチップがセレ
クトされてしまうことになる。実際にこれらのアドレス
データの上位８ビットはIN、OUT命令においては必要な
いものであるから、ROM3がチップセレクトされないよう
なデータに設定することができる。

本実施例では、直接入出力の際、上記のレジスタ間接
アクセスを常時用いるものとし、IN、OUT命令に先立
ち、Ｂレジスタの内容がアドレスバスの最上位ビットA1
5を０にしない値（たとえば1xxxxxxxB（２進数））に設
定してからキースキャン、キーリードなどの入出力処理
を行なう。このようにして、キースキャンやキーリード
時にROM3のチップセレクト端子がアクティブになること
を禁止できる。

第４図のステップS31ではＢレジスタに0FFHをセット
し、続いてステップS32でＣレジスタにi/oアドレスをセ
ットしてステップS3に移行する。

ステップS33ではキースキャン信号を出力してステッ
プS34に移行する。ステップS34ではキーラインを読み込
んでキーが押下されているか否かを判別し、押下されて
いなければステップS35に移行してカーソル処理を行な
った後ステップS31に戻る。キー入力装置７のキーが押
下されていれば、第２図のステップS4に移行する。

第２図のステップS4では押下されたキーの処理を行な
い、続いてステップS5において各キー処理後の表示処理
を行なってステップS3に戻る。

以上の制御によれば、経常時に使用されるルーチンを
ROM3かRAM4に転送して使用し、速度を要求されない処理
ではクロック速度を低下させ、さらに、ROMに対するチ
ップセレクトを完全に禁止するようにしているため、徹
底した低消費電力化が可能である。ROMとしては、特別
な品種を用いる必要がないため、製造コストも低減でき
る。

以上の実施例ではROMとRAMが各々１個の構成とした
が、ROMおよびRAMが複数個あっても同様の効果が得られ
るのは言うまでもない。

特に、RAMに関しては半導体メーカによって内部同期
式のスタティックRAMと完全に非同期のスタティックRAM
とがあり、前者はCPUのクロックを低くすればそれに比
例して消費電力が下がるのに対し、後者はクロックを下
げてもそれに比例して消費電力が下がるとは言えない。
従って、このような２種類のRAMが混在する場合は、前
者のRAMにキー入力待ちのプログラムを転送してその処
理を前者のRAM上で行なうとともに、この時のCPUのクロ
ックを低周波にし、CPUのリフレッシュやキースキャン
時に前述と同様の手法により後者の非同期スタティック
RAMやROMのチップセレクトを選択することを禁止すれ
ば、上記実施例と同様の効果が得られる。

また第１図の実施例では２つの発振子を使用して、キ
ー入力待ちの時とそれ以外の時でCPUに供給するクロッ
クの周波数を変えていたが、第５図に示すように１つの
発振子だけでも、同様に実施することが可能である。

第５図において符号X1で示されるものは第１図の発振
子X1と同じく高周波用の発振子であり、発振回路１′の
発振周波数を決定す。発振回路１′は分周回路51とロッ
ク選択回路52に高周波のクロックを供給する。

分周回路51は入力された高周波のクロックを整数分の
１に分周して低周波のクロックに変え、クロック選択回
路52に入力する。分周回路51で分周する分周比は、特定
の数に固定することもできるし、あるいはプリセットカ
ウンタを用いて第１図のCPU2が実行するプログラムの中
で任意の数に設定することもできる。このような構成に
より、クロック選択回路52を介して発振回路１′または
分周回路51により分周されたクロックのいずれかを処理
に応じて選択することができる。

また、第１図の実施例におけるメモリマップは第６図
（Ａ）であるが、もし第６図（Ｂ）のようにROM3が最低
位、RAM4が最上位に設定され、その中間部に素子が実装
されていない場合には、第３図のステップS23でｉレジ
スタにメモリマップの空きエリアのアドレスを設定する
ことにより、CPU2のリフレッシュは空きエリアに行なわ
れるのでリフレッシュ時の消費電力が最小となる。

また、第６図（Ｃ）のように、ROM3と、RAM4の間に着
脱可能なカード、（あるいはカセット式）のRAMエリア
４′が設定されるメモリ構成の場合には、第７図に図示
した処理手順に従ってリフレッシュアドレス、すなわち
ｉレジスタを設定すれば、CPU2のリフレッシュ時の消費
電力をごくわずかにすることができる。

第７図において、ステップS76ではカードRAMが装着さ
れているかどうかを判断するためにカードRAMのエリア
に任意のデータを書き込み、ステップS77に移行する。

ステップS77ではステップS76で書き込んだデータをカ
ードRAMから読み出し、ステップS78で読み出されたデー
タが正しいかどうかを判別する。正しくなければカード
が装着されていないと判断し、ステップS80に移行してC
PU2のリフレッシュアドレスをカードRAM4の実装エリア
４′に設定する。

一方、ステップS78で正しいデータが読み出された場
合はカードRAMが装着さており、そのRAMが前記内部同期
方式のＣ−MOSスタティックRAMとは限らないので、リフ
レッシュアドレスはRAM4のエリアに設定する。

ここではカードをRAMカードとして説明したが、これ
がROMカードであっても処理手順は同様であり、カード
の装着の有無はカード上のキーワードで行なえばよい。

また、第１実施例では説明の都合上CPU2をＺ−80で説
明したが、これが他のＣ−MOSのCPUであっても同様に実
施例可能である。

殊にナショナルセミコンダクタ社のNSC800（商品名）
のようなCPUでは、第８図に示すようにCPUの制御信号で
あるS0,S1をデコーダ13に入力し、メモリに対する入出
力期間だけアドレスをデコードしてメモリのチップセレ
クトとすれば、CPUがi/o機器をアクセスした時にメモリ
のチップセレクトがアクティブになることを禁止でき
る。

アドレスデコーダ13はゲート付のアドレスデコーダで
あり、CPUからのアドレス信号、S0信号、S1信号を受け
て、メモリに対するCPUサイクルの時だけROM3またはRAM
4のチップセレクト信号をアクティブにする。

さらに、第１図の実施例においてはCPUのクロックを
遅くすればそれに比例してRAMの消費電流が小さくなる
構成として説明したが、もしカスタム設計などによって
前記RAMと同様の消費電流特性を有するROMを用いること
が可能であれば、第１実施例のRAMの代わりにこのROMに
キー入力待ちの処理を行なうプログラムを格納し、同様
にキー入力待ちの時のCPU2のクロック周波数を遅くして
消費電力を低減できる。

さらに、第１図の実施例では第３図のステップS22に
おいてのみキー入力待ちの処理プログラムをROM3からRA
M4へ転送したが、静電気などでRAM4上のプログラムが破
壊されてもある程度対処できるように、第２図のステッ
プS5や第４図のステップS35の次に第３図のステップS2
2,S23と同じプログラム転送処理を挿入してもよい。ま
た、タイマ割込などによって一定時間ごとに第３図のス
テップS22、S23と同じ処理を実行させてもよい。

［発明の効果］ 以上から明らかなように、本発明によれば、CPU、RO
M、RAMおよび周辺デバイスから構成されたROMないしRAM
に格納されたプログラムに応じて上記各構成部材の間で
データ入出力を行なう電子機器において、装置の基本動
作クロックの周波数を複数段階に切り換える手段と、装
置動作開始時にROMに固定的に記憶されたプログラムの
内比較的経常的に使用されしかも高速処理を要しないル
ーチンを前記RAMに転送し、その後前記ルーチンの動作
時に前記切り換え手段により基本動作クロックを低周波
数に切り換え、しかも前記ルーチンの動作時には前記RO
Mに対するアクセスを禁止する制御手段を設けた構成を
採用しているので、所定ルーチンのRAM上での走行、お
よびその際の基本動作クロックの周波数低下により消費
電力を低減し、また、このルーチンの動作中はROMのア
クセスを禁止することにより低消費電力化が可能であ
る。ROMとしては、低周波クロックを用いても電力消費
が低下しないものを用いても充分省電力効果を期待でき
るから、製造コストを増大させる恐れもない。また、高
速処理が必要な場合には適宜クロックを高周波に切り換
えれば、処理効率を低下させることもないなどの優れた
効果がある。

【図面の簡単な説明】

第１図は本発明による電子機器の一実施例を示すブロッ
ク図、第２図〜第４図はそれぞれ第１図の電子機器の処
理手順を示すフローチャート図、第５図はクロック供給
の他の実施例を示すブロック図、第６図（Ａ）〜（Ｃ）
はそれぞれ本発明によるその他の実施例を説明するメモ
リマップ図、第７図は本発明によるその他の実施例を示
すフローチャート図、第８図は本発明によるさらに異な
る実施例を示すブロック図である。 １……クロック発生器、２……CPU ３……ROM、４……RAM ５……インバータ ６、13……アドレスデコーダ ７……キー入力装置、８……表示装置 13……アドレスデコーダ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】CPU、ROM、RAMおよび周辺デバイスから構
   成されROMないしRAMに格納されたプログラムに応じて上
   記各構成部材の間でデータ入出力を行なう電子機器にお
   いて、装置の基本動作クロックの周波数を複数段階に切
   り換える手段と、装置動作開始時にROMに固定的に記憶
   されたプログラムの内比較的経常的に使用されしかも高
   速処理を要しないルーチンを前記RAMに転送し、その後
   前記ルーチンの動作時に前記切り換え手段により基本動
   作クロックを低周波数に切り換え、しかも前記ルーチン
   の動作時には前記ROMに対するアクセスを禁止する制御
   手段を設けたことを特徴とする電子機器。