JP2827181B2

JP2827181B2 - 半導体装置及びその製造方法

Info

Publication number: JP2827181B2
Application number: JP3186155A
Authority: JP
Inventors: 泰示江間; 政昭東谷; 稔美池田; 通有河野; 浩野村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-07-25
Filing date: 1991-07-25
Publication date: 1998-11-18
Anticipated expiration: 2013-11-18
Also published as: JPH0529569A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、より詳しくは、スタック型のキャパシタ
を有する半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】スタック型のキャパシタの蓄積電極の表
面積は、水平方向の面以外にワード線等の下地の段差に
よる湾曲効果と蓄積電極の側面効果があり、３次元的な
寄与がある。これらは、何れも段差増大という犠牲を払
って蓄積電極の表面積の増大に寄与している。

【０００３】ここで、最小の犠牲で最大の効果を得るに
は、例えば蓄積電極の２辺に比例する上下面の湾曲効果
よりも、４辺に比例する側面効果を利用する方がよく、
こうして厚い蓄積電極を用いるＤＲＡＭセルをイメージ
したのが図１２である。

【０００４】図１２において、ＤＲＡＭセルのキャパシ
タ101 の蓄積電極102 は一層の膜からなり、その周囲に
は誘電体膜103 が形成され、さらに周囲には対向電極10
4 が形成されている。この場合の蓄積電極103 の膜厚は
厚く形成され、その側面が容量に大きく寄与するような
高さとなっている。

【０００５】なお、蓄積電極102 は転送トランジスタ10
5 の一方のソース／ドレイン層106に接続されており、
その他方のソース／ドレイン層107 には、キャパシタ10
1 を覆う層間絶縁膜108 に形成されたビット線コンタク
トホール109 を通してビット線110 が形成されている。

【０００６】これを見ると、ビット線コンタクトホール
109 のアスペクトがいかにも厳しくて、製造の容易性が
損なわれることが予測される。そこで、厚い蓄積電極に
細工して段差を軽減することを考える。

【０００７】細工には、蓄積電極に水平な溝を設けるフ
ィン（ｆｉｎ）型のものがあり、本出願人は、特殊な技
術を一切使用せず、ポリシリコン、SiO₂の成長回数を変
更することによりマスク工程を増加することなくフィン
を何枚でも形成する技術を、特願昭６２−３０６４１６
号等において提案している。

【０００８】その製造工程の一例を図１３、１３に基づ
いて説明する。まず、図１３(A) に示すように、半導体
層111 の活性領域に、絶縁膜112 を介してゲート電極11
3 を形成した後に、その両側の半導体層111 に不純物を
導入してソース／ドレイン（Ｓ／Ｄ）層114,115 を設
け、これらによりＤＲＡＭの転送トランジスタを構成す
る。この場合、ゲート電極113 を延長したものがワード
線となる。

【０００９】さらに、全体に層間絶縁膜117 を積層した
後に、一方のＳ／Ｄ層114 の上にコンタクトホール118
を形成してここにビット線119 を接続する。次に、図１
３(B) に示すように、窒化膜120 及びSiO₂膜121 を積層
し、ついで、多結晶シリコン膜122 とSiO₂膜123 を少な
くとも一層交互に積層してから、ビット線119 を接続し
ないＳ／Ｄ層115 の上にフォトリソグラフィーにより開
口部124 を形成する。

【００１０】この後に、全体に多結晶シリコン膜125 を
積層してから、蓄積電極を区画する領域にある多結晶シ
リコン膜122,125 とそれに挟まれるSiO₂膜123 を選択的
にエッチングして溝116 を形成し（図１３(C))、つづい
て窒化膜120 上のSiO₂膜121,123 を弗酸により選択的に
除去する（図１４(D))。

【００１１】これにより、多結晶シリコン膜122,125 は
断面フィン状になり、これを蓄積電極126 とする。この
後に、蓄積電極126 の周囲にSi₃N₄、SiO₂等の絶縁材よ
りなる誘電体膜127 を薄く形成し（図１４(E))、さらに
全体に多結晶シリコン膜をＣＶＤ法により成長させてこ
れをパターニングして対向電極128 を形成する（図１４
(F))。

【００１２】

【発明が解決しようとする課題】ところで、導体装置に
おけるセルの集積度を向上させるためには、セル面積を
縮小するとともに、各セルのキャパシタの蓄積電極126
の水平方向の面積も小さくする必要があり、充分な蓄積
容量を確保するためにはフィンの枚数を増やしてその総
表面積を大きくすればよい。

【００１３】しかし、その枚数の増加により蓄積電極12
6 が高くなり、蓄積電極126 を区画する溝116 のアスペ
クト比が急激に増大してしまい、加工が困難となる。さ
らに、メモリセル領域とその他の領域との高低差が大き
くなって、フォトレジスト露光の焦点深度の観点から、
複数のセルに跨がる対向電極128 やその上方の配線電極
（不図示）のパターン形成が困難になる。

【００１４】したがって、蓄積電極126 の高さを抑えつ
つ、蓄積電極126 の表面積を増加することが極めて重要
であり、そのためにはフィンの厚さを可能な限り薄くす
ることが最も効果的である。

【００１５】しかしながら、フィンの薄膜化を推進する
に際して、何が問題となるかといった技術的課題でさえ
明確でないのが現状である。本発明はこのような事情に
鑑みてなされたものであって、スタック型キャパシタの
蓄積電極の薄膜化が図れる半導体装置及びその製造方法
を提供することを目的とする。

【００１６】

【課題を解決するための手段】上記した課題は、以下の
手段によって達成する。第１に、図３(H) に例示するよ
うに、成膜当初から多結晶である半導体膜よりもグレー
ンサイズが大きな多結晶の半導体膜15,18 からなり、且
つ、側断面がフィン状に形成されている第一の電極20
と、前記第一の電極20の表面に形成された誘電体膜23
と、前記誘電体膜23を覆う第二の電極とを備えたスタッ
ク型キャパシタを有することを特徴とする半導体装置に
よる。第２に、前記グレーンサイズが大きな多結晶の半
導体膜は、非晶質半導体膜を結晶化してなる半導体膜で
あることを特徴とする第１の半導体装置による。

【００１７】第３に、図11(A) に例示する装置を形成す
るために、一導電型の半導体基板１中に反対導電型の不
純物導入層７を形成する工程と、前記半導体基板１の上
に第一の絶縁膜８，13を形成する工程と、前記第一の絶
縁膜８，13をパターニングして前記不純物導入層７の一
部を露出するコンタクトホール17を形成する工程と、前
記第一の絶縁膜８，13の上から前記コンタクトホール17
を通して前記不純物導入層７表面に続く非晶質半導体膜
を積層する工程と、前記非晶質半導体膜の成長時又は成
長後に、不純物を前記非晶質半導体膜に導入する工程
と、前記非晶質半導体膜をパターニングして、前記コン
タクトホール17を含む領域に残存させた前記非晶質半導
体膜をキャパシタ用の第一の電極30とする工程と、前記
第一の電極30の表面に前記キャパシタ用の誘電体膜32を
形成する工程と、前記誘電体膜32を覆う前記キャパシタ
用の第二の電極34を形成する工程とを有することを特徴
とする半導体装置の製造方法による。

【００１８】第４に、一枚のフィンを有する蓄積電極を
備えたキャパシタを形成するため、一導電型の半導体基
板１中に反対導電型の不純物導入層７を形成する工程
と、前記半導体基板１の上に第一の絶縁膜８，13及び第
二の絶縁膜14を順に積層する工程と、前記第一及び第二
の絶縁膜８，13、14をパターニングして前記不純物導入
層７の一部を露出するコンタクトホール17を形成する工
程と、前記第二の絶縁膜14の上面から前記コンタクトホ
ール17を通して前記不純物導入層７に続く非晶質半導体
膜18を積層する工程と、前記非晶質半導体膜18の成長時
又は成長後に、不純物を前記非晶質半導体膜18に導入す
る工程と、前記非晶質半導体膜18をパターニングして、
前記コンタクトホール17を含む領域に残存させた前記非
晶質半導体膜18をキャパシタ用の第一の電極20とする工
程と、前記第一の電極20の側方を通してエッチング液を
供給して前記第二の絶縁膜14を等方性エッチングして選
択的に除去する工程と、前記第一の絶縁膜８，13の上方
にある前記第一の電極20の表面全体に前記キャパシタ用
の誘電体膜23を形成する工程と、前記誘電体膜23を覆う
前記キャパシタ用の第二の電極24を形成する工程とを有
することを特徴とする半導体装置の製造方法による。

【００１９】第５に、図１〜３に例示するように、一導
電型の半導体基板１表面に反対導電型の不純物導入層７
を形成する工程と、前記半導体基板１の上に第一の絶縁
膜８，13を形成する工程と、前記第一の絶縁膜８，13の
上に直接又は第二の絶縁膜14を介して、第一の非晶質半
導体膜15と第三の絶縁膜膜16を順に少なくとも１層ずつ
交互に積層する工程と、最上の前記第三の絶縁膜16から
前記第一の絶縁膜８,13までをパターニングして前記不
純物導入層７の一部を露出するコンタクトホール17を形
成する工程と、最上の前記第三の絶縁膜16の上から前記
コンタクトホール17を通して前記不純物導入層７上面に
続く第二の非晶質半導体膜18を積層する工程と、最上の
前記第三の絶縁膜16から前記第一の非晶質半導体膜18ま
での層をパターニングして前記コンタクトホール17を含
む領域に残存し、前記第一及び第二の非晶質半導体膜1
5, 18からなる側断面フィン状のキャパシタ用の第一の
電極20を形成する工程と、前記第一の電極20の側方を通
してエッチング液を供給し、前記第一の絶縁膜８, 13の
上方にある前記絶縁膜14, 16を等方性エッチングして選
択的に除去する工程と、前記第一の絶縁膜８, 13の上方
にある前記第一の電極20の表面全体に前記キャパシタ用
の誘電体膜23を形成する工程と、前記誘電体膜23を覆う
前記キャパシタ用の第二の電極24を形成する工程とを有
することを特徴とする半導体装置の製造方法による。

【００２０】第６に、前記非晶質半導体膜15, 18は、非
晶質シリコン膜であり、成長温度４００〜５５０℃の範
囲でSi₂H₆をソースガスとして用いる減圧ＣＶＤ法によ
り成長されるか、または、成長温度３５０〜５００℃の
範囲でSi₃H₈をソースガスとして使用する減圧ＣＶＤ法
により成長されることを特徴とする第３〜第５の半導体
装置の製造方法による。

【００２１】第７に、前記非晶質半導体膜15, 18は、成
長後に不純物を導入することを特徴とする第５の半導体
装置の製造方法による。第８に、前記非晶質半導体膜1
5, 18の上に積層される前記絶縁膜16は、前記非晶質半
導体膜15, 18の成長温度と同一の温度又は１００℃以下
の温度差で成長されていることを特徴とする第３〜第５
の半導体装置の製造方法による。

【００２２】第９に、外部から前記蓄積電極20, 30に加
わる応力以上の降服応力を前記非晶質半導体膜15, 18に
与える温度以下で前記誘電体膜23を成長することを特徴
とする第３〜第５の半導体装置の製造方法による。

【００２３】第１０に、一導電型の半導体基板表面に反
対導電型の不純物導入層を形成する工程と、前記半導体
基板の上に第一の絶縁膜を形成する工程と、前記第一の
絶縁膜の上に直接又は第二の絶縁膜を介して、第一の半
導体膜と第三の絶縁膜膜を少なくとも１層ずつ交互に同
一の温度下で成長する工程と、最上の前記第三の絶縁膜
から前記第一の絶縁膜までをパターニングして前記不純
物導入層の一部を露出するコンタクトホールを形成する
工程と、最上の前記第三の絶縁膜の上から前記コンタク
トホールを通して前記不純物導入層上面に続く第二の半
導体膜を積層する工程と、最上の前記第三の絶縁膜から
前記第一の半導体膜までをパターニングして前記コンタ
クトホールを含む領域に残存させ、前記第一及び第二の
半導体膜からなる側断面フィン状のキャパシタ用の第一
の電極を形成する工程と、前記第一の電極の側部を通し
てエッチング液を供給して前記第一の絶縁膜の上方にあ
る前記絶縁膜を等方性エッチングして選択的に除去する
工程と、前記第一の絶縁膜の上方にある前記第一の電極
の表面全体に、外部から加わる応力以下の降服応力を前
記半導体膜に生じさせない温度で前記キャパシタ用の誘
電体膜を形成する工程と、前記誘電体膜を覆う前記キャ
パシタ用の第二の電極を形成する工程とを有することを
特徴とする半導体装置の製造方法による。

【００２４】第１１に、前記非晶質半導体膜15, 18は、
成長時に不純物を同時に導入していることを特徴とする
第５、１０の半導体装置の製造方法による。第１２に、
図５に例示するように、前記コンタクトホール17は、第
一の電極20の上面の中心の下方に位置することを特徴と
する第３〜第５、第１０の半導体装置の製造方法によ
る。

【００２５】

【作用】第１の発明によれば、成膜当初から多結晶で
ある半導体膜よりもグレーンサイズが大きな多結晶の半
導体膜15, 18によって蓄積電極20を構成している。

【００２６】この場合、その大きさのグレーンサイズは
非晶質半導体層を多結晶化して得られるものであり、こ
れによれば図６(B) に示すように３nm程度の膜厚であっ
ても容量が低下することはない。

【００２７】第２の発明によれば、第１の発明をフィン
型の蓄積電極に適用している。この場合、グレーンサイ
ズの大きな半導体膜は降服応力が大きく、図７(A) に示
すようにフィンに湾曲が生じ難くくなる。尚、フィンの
湾曲は、図７(B) に説明される現象であり、本願発明者
が新規に見出したものである。この発生機構は、以下の
実施例説明によって明らかになるであろう。

【００２８】第３〜５の発明によれば、非晶質の半導体
膜を成長してこれをキャパシタのフィン状の第一の電極
（蓄積電極）２０として用いている。非晶質の膜はその
表面状態が良く、しかも、その後のアニールにより多結
晶化した場合には降服応力が大きくなるため、薄層化さ
れる蓄積電極２０に適している。

【００２９】なお、第３の発明は、下面に誘電体膜を設
けない構造の蓄積電極を形成するものである。第４の発
明は、１枚のフィンを有する蓄積電極を形成するもの
で、第５の発明は、複数枚のフィンを有する蓄積電極の
形成に関するものである。

【００３０】第６の発明によれば、非晶質シリコン膜1
5,18 を成長する際に、ソースガスとしてSi₂H₆を使用
してその成長温度を４００℃〜５５０℃となし、或い
は、ソースガスとしてSi₃H₈を用いてその成長温度を３
５０℃〜５００℃としている。これによれば、膜の成長
速度が大きく、スループットが良くなる。

【００３１】第７の発明によれば、非晶質半導体膜15,1
8 の成長後に不純物を導入しているので、その半導体膜
15,18 の低抵抗化が図れる。第８、１０の発明によれ
ば、蓄積電極20、31を構成する半導体膜を形成する場合
に、その上下に積層する絶縁膜の成長温度を半導体膜成
長温度と同一、或いはそれに近づけている。このため、
絶縁膜の成長によって半導体膜に誘起される応力が小さ
く抑えられ、蓄積電極のフィンの湾曲が生じにくくな
る。

【００３２】第９、１０の発明によれば、蓄積電極の周
囲に付着させる誘電体膜の成長温度を調整して、蓄積電
極のフィンの降服応力の低下を小さくしている。このた
めに、蓄積電極のフィンの湾曲が抑制される。

【００３３】第１０、１１の発明によれば、低抵抗化の
ための不純物を膜の成長と同時に導入している。このた
め、後から導入する場合に比べて内部の応力が小さくな
り、湾曲を抑制するためには効果的である。

【００３４】第１２の発明によれば、不純物導入層７に
接続するコンタクトホール17を蓄積電極20の中央に設け
ているため、その位置がずれている場合に比べて湾曲が
生じにくくなる。

【００３５】

【実施例】そこで、最初にフィン状スタックトキャパシ
タを有するＤＲＡＭセルの形成工程を図面に基づいて簡
単に説明し、ついでキャパシタの蓄積電極についての形
成条件等を詳細に述べる。（ａ）本発明の一実施例装置の製造工程の説明図１〜３は、本発明の一実施例装置の製造工程を示す断
面図である。

【００３６】図１(A) において符号１は、シリコンより
なるｐ型の半導体層で、この半導体層１の上面には、活
性領域Ｘを囲むSiO₂フィールド酸化膜２が選択酸化法に
より４００nmの厚さに形成されている。

【００３７】この状態で、まず、活性領域の半導体層の
上面に１０nm程度のSiO₂よりなるゲート酸化膜３を熱酸
化法により形成し、この後に１００nmの厚さの多結晶シ
リコン膜４をＣＶＤにより成長し、さらに燐を雰囲気中
に１×１０²⁰／cc導入して熱拡散法によりその多結晶シ
リコン膜４を低抵抗化する。

【００３８】そして、フォトリソグラフィー技術を用い
て多結晶シリコン膜４をパターニングし、これによりゲ
ート電極と兼用するワード線（WL）５を形成する。つい
で、ワード線５をマスクにしてその両脇の半導体層１に
燐を３×１０¹³／cm²程度イオン注入し、これにより半
導体層１中にｎ⁺型のソース／ドレイン（Ｓ／Ｄ）層
６，７を形成する。これにより転送トランジスタが完成
する。

【００３９】次に、図１(B) に示すように、SiO₂よりな
る層間絶縁膜８をＣＶＤ法により１００nm程度積層した
後に、ワード線５の両側のＳ／Ｄ層６，７のうちの一方
の上の層間絶縁膜をフォトリソグラフィー法により開口
してビット線コンタクトホール９を形成する。ついで、
ＣＶＤ法により多結晶シリコン膜１０を５０nm、タング
ステンシリサイド（ＷSi）膜１１を１００nmの厚さに順
に成長した後に、燐を加速エネルギー７０keV 、ドーズ
量４×１０¹⁵／cm²でイオン注入してその多結晶シリコ
ン膜１０を低抵抗化する。

【００４０】そして、ＷSi膜１１と多結晶シリコン膜１
０をフォトリソグラフィー法によりパターニングし、ビ
ット線コンタクトホール９内を通るビット線（BL）１２
を形成する。この状態の層間絶縁膜を省略した平面図の
一例を示すと図４、図５のようになる。

【００４１】この後に、図１(C) に示すように、シリコ
ン窒化膜（Si₃N₄膜）１３を５０nm程度積層し、これに
続いてSiO₂膜１４と非晶質のシリコン膜１５をそれぞれ
３０nm、２０nmの厚さに形成する。これらの膜はＣＶＤ
法によって成長し、シリコン膜１５の成長にはSiH₄、Si
₂H₆等のガスを用いる。ついで、燐を加速エネルギー５
keV 、ドーズ量４×１０¹⁵／cm²でイオン注入してシリ
コン膜１５を低抵抗化した後に、SiO₂膜１６を３０nm成
長する。

【００４２】次に、最上のSiO₂膜１６から層間絶縁膜８
までをフォトリソグラフィー法によりパターニングし、
ビット線１２を接続しないＳ／Ｄ層７の上に図２(D) に
示すようなコンタクトホール１７を開口する。

【００４３】この後に、コンタクトホール１７の内面及
び底面と最上層のSiO₂膜１６の上に沿って非晶質のシリ
コン膜１８を上記シリコン膜１５と同一条件で２０nmの
厚さに積層し、ついで、燐を上記したと同じ条件でイオ
ン注入してそのシリコン膜１８を低抵抗化する。そし
て、図４に示す蓄積電極形成領域Ｙの境界とその領域以
外の部分に存在するシリコン膜１８、SiO₂膜１６及びシ
リコン膜１５を順にフォトリソグラフィー法によりエッ
チングして除去し、図２(E) に示すような分離溝１９を
形成する。

【００４４】次に、エッチングによって露出した部分を
通してSiO₂膜１４，１６を弗酸により等方的に除去する
と、シリコン膜１５，１８は図２(F) に示すように断面
フィン状になり、これをキャパシタの蓄積電極２０とす
る。

【００４５】なお、ここではシリコン膜１５，１８を非
晶質にしたが、成膜直後にアニールして多結晶化しても
よい。また、この実施例ではシリコン膜１５，１８を２
層形成して２枚のフィン状の蓄積電極２０を形成した
が、キャパシタの容量に応じて、シリコン膜を１層或い
は３層以上積層して１枚又は３枚以上のフィンにしても
よい。１枚の場合には、シリコン膜１５を成長する前に
コンタクトホールを形成することになる。

【００４６】この後、図３(G) に示すように、シリコン
窒化膜８の上に露出している蓄積電極２０の表面にＣＶ
Ｄ法によりカバレッジの良い第二の窒化膜２１を厚さ７
nmに一様に成長する。そして、８００℃程度のウェット
酸素雰囲気中で３０分熱処理し、そのシリコン窒化膜２
１の表面に１nm程度のSiO₂膜２２を成長し、それらによ
りキャパシタの誘電体膜２３を構成する。この場合、シ
リコン窒化膜２１表面のSiO₂膜２２によりリーク電流を
減少させる。

【００４７】次に、図３(H) に示すような状態にするた
めに、ＣＶＤ法により全体に多結晶シリコン膜２４を１
００nm程度成長し、熱拡散法により燐を１×１０²⁰／cc
導入してその多結晶シリコン膜２４を低抵抗化する。こ
の段階では、蓄積電極２３のフィンの隙間は完全に埋め
込まれるために、以下の工程ではフィンの湾曲の発生を
考慮する必要がなくなる。そして、多結晶シリコン膜２
４をパターニングし、少なくともキャパシタ形成領域に
これを残して対向電極とし、これによりキャパシタＱが
完成する。

【００４８】さらに、全体にSiO₂、ＢＰＳＧの２層構造
の平坦化膜２５を形成し、それにコンタクトホール（不
図示）、アルミニウム電極配線層２６を形成すると、Ｄ
ＲＡＭセルが完成する。

【００４９】ところで、上記した実施例においては、蓄
積電極２０を構成する膜として非晶質シリコン膜１５，
１８を形成しているが、その上にSiO₂等を成長する際の
熱や、或いはシリコン膜形成後や不純物注入後にアニー
ルを行うことによってその膜は多結晶に変化する。

【００５０】そして、結晶化したシリコン膜１５，１８
の上面に現れたグレーンサイズは１μｍ程度であり、成
長当初から多結晶とする場合に比べて５００nm程度大き
くなる。

【００５１】ここで、フィンの薄膜化について種々の実
験検討を行ったところ、以下に述べるような結果が得ら
れた。（ｂ）蓄積電極を構成するシリコン膜の成長についての
説明膜の成長条件とキャパシタの容量との関係蓄積電極形成用のシリコン膜の成長方法を変えてキャパ
シタとして作用する最小膜厚を調べると、図６(B) に示
すような結果が得られた。この場合、図６(A)に示すよ
うに蓄積電極２７のフィンを１枚となし、上述した誘電
体膜２３と対向電極２４をその上に成長し、対向電極２
４と蓄積電極２７の下のＳ／Ｄ層の間の点ｘ、ｙの容量
を調べた。

【００５２】まず、低温下、例えば４５０℃でジシラン
（Si₂H₆）ガスを使用して非晶質のシリコン膜を成長
し、これにより蓄積電極２７を形成すると、図６(B) に
示すようにその膜厚が３nmであっても１０nmの場合と殆
ど変わりない容量が得られた。

【００５３】これに対して、モノシラン（SiH₄）ガスを
用いて６５０℃の温度で多結晶のシリコン膜を成長し、
これから蓄積電極２７を形成すると、厚さ５nm以下で急
激な容量の低下が見られ、５nmの膜厚が蓄積電極２７の
限界値となる。

【００５４】この結果、シリコン膜の成長温度を下げて
非晶質化した方が蓄積電極として作用する最小膜厚を減
少でき、フィンを薄膜化できることが明らかとなった。膜の成長条件とフィンの湾曲との関係蓄積電極のフィンを図２(F) のように２枚にしてその湾
曲の程度について実験を行ったところ、図７に示すよう
な実験結果が得られた。この場合、コンタクトホール１
７からのフィンの長さは１．７μｍとした。

【００５５】まず、４５０℃の温度下でSi₂H₆ガスを使
用して非晶質のシリコン膜を形成し、これを蓄積電極２
０としたところ、その膜厚が数nmとなってもフィンに湾
曲は生じない。

【００５６】これに対して、６２０℃の温度下でSiH₄ガ
スを使用して多結晶シリコン膜を成長して蓄積電極２０
を形成したところ、１２０nm以下の膜厚では図７に示す
ような湾曲が１００％生じて蓄積電極として使用できな
いことがわかる。フィンを厚く形成するのも湾曲の抑制
には効果的だが、薄膜化の要請に相反する。

【００５７】この結果、蓄積電極のフィンの湾曲はシリ
コン膜の成長方法に大きく依存し、低温で成長して非晶
質にする方がはるかに発生し難いことが見出された。な
お、非晶質のシリコン膜１５，１８を用いて蓄積電極２
０を形成する場合でも、蓄積電極２０の形成過程におけ
る６５０℃程度の熱によってその膜は多結晶化するが、
そのグレーンサイズは当初から多結晶膜とした場合に比
べて数百nm程度大きくなっている。

【００５８】ところで、フィン型の蓄積電極を形成する
場合には、図１(C)〜図２(E) に示すようにSiO₂膜１
４，１６とシリコン膜１５，１８を交互に成長するが、
それらの膜を形成した状態では膜相互に応力が働いてお
り、SiO₂膜１４，１６を除去するとシリコン膜１５，１
８の応力の支えが消失して曲がりが発生し易くなる。こ
の応力が、シリコン膜の降服応力以上の場合、シリコン
膜は塑性変形する。これがフィンの湾曲の基本的な発生
機構と考えられる。

【００５９】このように、蓄積電極２０のフィンの厚さ
に湾曲発生率が依存するのは、シリコン膜の降服応力が
その膜厚に比例するためである。また、シリコン膜の成
長方法によって湾曲の発生率に差が生じるのは、シリコ
ン膜自体の降服応力が異なるためと、SiO₂膜との相互応
力の差が異なってくるためである。

【００６０】なお、非晶質状態で成長するのが効果的で
あるが、多結晶シリコン膜による場合であっても、シリ
コン窒化膜やSiO₂膜のフィン形成後のキャパシタ誘電体
膜の成長温度を低くしてシリコン膜の降服応力を与える
温度以下の熱処理を行えば、湾曲を抑制できることにな
り、これらについては後述する。

【００６１】不純物導入との関係シリコン膜には不純物を導入して低抵抗化する必要があ
り、上記した製造工程ではイオン注入法によっている
が、これによれば多結晶シリコン膜の上層部が非晶質化
してその後の熱処理にて結晶化する。これもシリコン膜
の内部応力を変化させ、注意が必要である。一般に、内
部応力が増加して湾曲を助長すると考えられ、不純物を
導入しつつシリコン膜を成長するのが望ましい。

【００６２】成長条件例次に、シリコン膜を成長する条件の例をあげる。非晶質
のシリコン膜を形成する際に、SiH₄ガスを使用してもよ
いがその成長速度は小さく、Si₂H₆の方が好ましい。

【００６３】一般的な縦型のＣＶＤ装置を使用してその
炉内温度を４５０℃、内部圧力を0.５Torrとし、Si₂H₆
ガスを４０cc／min で炉内に導入すると、１．５nm／ｍ
inの成長速度で非晶質のシリコン膜１５，１８が成長す
る。このとき、成長圧力を１.0〜0.01Torrの範囲で下げ
ると炉内のウェハー面やウェハー間の膜厚分布が改善さ
れ、湾曲のプロセス余裕を確保し易い。Si₂H₆を使用す
る場合の最適な成長温度は４００℃〜５５０℃である。

【００６４】また、成長温度を下げた方が湾曲対策には
有利であるが、成長速度が小さくなり、スループットが
小さくなるという欠点がある。このため、より低温にす
る場合には、ソースガスとして成長速度が大きなトリシ
ラン（Si₃H₈)等を用いると効果的である。Si₃H₈を用い
る場合の最適温度は３５０℃〜５００℃であり、その成
長速度は0.１〜１０nm／min である。

【００６５】さらに、ソースガスとしてSi₂H₆を例えば
ヘリウム（He）のような不活性ガスによって希釈したも
のを使用してもよいが、Si₂H₆のみを使用した方が膜厚
分布、カバレッジ等に優れ、湾曲に対して効果的であ
る。

【００６６】ガス流量が大きいほど成長速度が大きくな
るが、ある量から飽和する傾向になり、成長膜厚の制御
性とスループットを勘案して条件を決定すると良い。ま
た、シリコン膜成長直後やシリコン膜へのイオン注入直
後、或いはその上のSiO₂膜形成直後等に予め６００〜７
００℃程度の温度でアニールを３０〜１８０分行うと、
その後の工程における熱処理時のシリコン膜の結晶成長
を均一化でき、即ち内部応力を均一にでき、湾曲に対し
て効果的である。

【００６７】なお、Si₂H₆を導入する際にフォスフィン
（PH₃)を同時に流して成長と不純物導入を同時に行う
と、湾曲に対して効果的である。また、ＣＶＤ装置とし
ては横型のものを使用してもよいが、縦型の方が膜厚の
分布が良好であり、湾曲についてのプロセス余裕度が上
昇し好都合である。（ｃ）蓄積電極の形成工程においてシリコン膜を支持す
る絶縁膜の説明蓄積電極となるシリコン膜の湾曲が生じるのは、その間
に形成されるSiO₂膜との相互応力が相異するからである
ことは、既に述べた。また、この相互応力は主として、
SiO₂膜とシリコン膜の熱膨張係数が異なることに起因す
る。

【００６８】このため、多結晶、非晶質に係わりなく、
シリコン膜とSiO₂膜の熱膨張の差をできるだけ小さくな
るように、各々の成長温度を決定することが効果的であ
る。具体的には、SiO₂膜１４，１６の成長温度を通常の
８００℃ではなく、シリコン成長温度と同じか、又は１
００℃以下の温度差にすれば湾曲は抑制される。

【００６９】例えば温度４５０℃でSi₂H₆ガスを使用し
て非晶質のシリコン膜１５，１８を形成する場合には、
その上又は下に形成するSiO₂膜１４，１６の成長温度を
４５０℃にすればよい。

【００７０】この結果、SiO₂膜１４，１６とシリコン膜
１５，１８の成長方法を工夫し、これらの膜の成長温度
を同一又は近づければ、相互の応力を相殺できて効果的
である。（ｄ）誘電体膜、対向電極の成長についての説明上記した製造工程の一実施例において、SiO₂膜１４，１
６を除去してフィンの応力の支えを消失させると、シリ
コン膜１５，１８にはこの応力に対応した弾性変形が生
じる。その応力がシリコン膜の降服応力以上の場合、シ
リコン膜は塑性変形して湾曲が生ずる。また、シリコン
膜の降服応力は、温度上昇と共に指数関数的に減少す
る。従って、誘電体膜２３形成から対向電極２４を形成
するまでの熱処理温度を抑制することが重要になる。

【００７１】即ち、図８に示すように、フィンの湾曲は
キャパシタの誘電体膜２３の成長時の熱処理条件に大き
く影響し、誘電体膜２３の形成を低温にする程、湾曲を
抑制できることを見出した。

【００７２】誘電体膜２３の形成温度に湾曲発生率が依
存するのは、シリコン膜１５，１８の降服応力が温度上
昇とともに急激に減少するためである。したがって、原
理的には、外部からシリコン膜１５，１８にかかる応力
に等しかそれ以上の降服応力をそのシリコン膜１５，１
８に与えられる温度以下に熱処理温度を抑えれば、フィ
ンの湾曲は回避できる。

【００７３】誘電体膜２３となるシリコン窒化膜２１
は、一般に７００〜８００℃程度で成長するが、８００
℃程度の高温度ではシリコン膜の降服応力が小さくな
り、塑性変形が起こりフィンが湾曲する可能性があり、
この温度以下に設定する。

【００７４】さらに、シリコン窒化膜２１の表面を例え
ば８００〜８５０℃程度の酸素雰囲気中で熱処理し、そ
の表面にリーク電流防止用のSiO₂膜２２を形成する処理
を行うが、この時、降服応力は更に小さくなるから、図
７(B) に示すような塑性変形はさらに生じやすくなり、
湾曲が発生する。７００〜７２５℃程度でSiO₂膜２２を
形成すると図８に示すように変形が生じ難くなることが
わかる。

【００７５】ところで、シリコン窒化膜２１の成長は６
５０℃まで熱分解法によることも可能であり、シリコン
膜の降服応力は大きくなるが、成長速度が小さくなると
いう欠点がある。しかし、低温であるほど湾曲には有利
であり、集積度がさらに進んだとき、即ち、フィンをよ
り薄膜化したい場合には効果的である。また、酸化処理
は一定膜厚を成長することが重要であり、酸化速度の大
きいウェット酸化雰囲気、高圧酸化法等により低温処理
化が可能であり、湾曲に対して有効である。（ｅ）蓄積電極のサイズの説明また、更に蓄積電極の湾曲は水平方向のサイズにも大き
く依存し、図９に示すようにフィンの長さが小さい程、
曲がりが抑制されることも見出した。なお、図９では多
結晶のシリコン膜による場合を示している。

【００７６】フィンのサイズに依存する理由は、応力の
絶対値がサイズに比例するためである。フィンのサイズ
を小さくすることも効果的であるが、容量を大きく確保
するとの要請とは、相反する。但し、微細化が、湾曲に
対して有利に作用することは特筆される。

【００７７】図４に示すように左右のフィンの長さをコ
ンタクトホール１７に対して非対称にすれば、長い方が
湾曲を律側し、不利である。これに対して、図５に示す
ようにコンタクトホール１７に対して左右対称なレイア
ウトとすれば、図４の蓄積電極２０と同一面積であって
もフィンの長さｌ₃が小さくなる。最適な条件は、コン
タクトホール１７を蓄積電極２０の中心の下方に位置さ
せることである。

【００７８】これは多結晶、非晶質にかかわらず曲がり
防止に重要である。（ｆ）蓄積電極の薄膜化実現の総合的な条件の説明以上の実施例説明から明らかなように、蓄積電極の湾曲
の発生を抑制してフィンの薄膜化を実現するには、次の
条件が必要となる。

【００７９】蓄積電極の応力を小さくする非晶質又は多結晶のシリコン膜と酸化膜の成長方法を工
夫する。酸化膜とシリコン膜の成長温度を同一にすれ
ば、相互の応力を相殺でき、効果的である。

【００８０】また、シリコン膜には不純物を導入して、
低抵抗化する必要があるが、例えばイオン注入法を用い
ると、表面の注入部分が一旦は非晶質化し、その後の熱
処理にて結晶化する。これもシリコン膜の内部応力を変
化させ、注意が必要である。一般的には、内部応力が増
加し、湾曲を助長すると考えられ、不純物を導入しつつ
シリコン膜を成長するのが望ましい。

【００８１】シリコン膜の降服応力を大きくする。蓄積電極のシリコン膜は、非晶質状態で成長するのが効
果的であることは既に述べた。

【００８２】フィンを厚く形成することも湾曲の抑制に
は効果的だが、薄膜化の要請と相反する。ただし、フィ
ンのサイズとも関係するため、両者の間に一定のルール
を設けて適用することが実際的である。

【００８３】誘電体膜形成等、フィン形成後から対向電
極で埋め込むまでの熱処理温度を抑制することも、効果
的である。原理的には、シリコン膜にかかる応力に等し
い、降服応力を与える温度以下に熱処理温度を抑えれ
ば、湾曲は回避できる。

【００８４】、は単独でもよいが、複数組み合わせ
ればより効果的となる。以上をまとめてフィンの薄膜化
可能領域をフィン厚サイズに対して示すと、図１０のよ
うになる。

【００８５】即ち、蓄積電極に生じる湾曲の程度が実用
に耐え得るためには、コンタクトホールからのフィンの
長さとその膜厚とが図１０に示す直線の下方範囲に入る
必要がある。それらの直線は、各成膜、熱処理条件にお
ける限界値を示している。（ｇ）その他の説明上記した実施例では、フィンの上下に誘電体膜を形成す
るタイプの蓄積電極を例に挙げて説明したが、図１１に
示すように蓄積電極３０，３１のフィンの最下面をシリ
コン窒化膜１３に接触させてその上方の表面にだけ誘電
体膜３２，３３を形成するタイプについても、上記した
膜成長技術を適用できる。

【００８６】この場合、上述した工程との相違点はシリ
コン窒化膜１３の直上にSiO₂膜を形成しないことであ
る。なお、符号３４，３５は対向電極を示している。ま
た、上記実施例では、蓄積電極の側断面がフィン状であ
るキャパシタについて説明したが、箱型、縦溝型その他
の形状の蓄積電極を形成する場合にも同様な条件で形成
すれば、変形の少ないキャパシタを構成できる。

【００８７】

【発明の効果】以上述べたように第１の発明によれば、
成膜当初から多結晶である半導体膜よりもグレーンサイ
ズが大きな多結晶の半導体膜によって蓄積電極を構成し
ているので、その大きさのグレーンサイズの半導体層に
よれば、表面状態が良く、数nm程度まで薄膜化しても容
量の低下を防止できる。

【００８８】第２の発明によれば、第１の発明をフィン
型の蓄積電極に用いており、グレーンサイズの大きな半
導体膜は降服応力が大きいので、薄層化するフィンの湾
曲を生じ難くすることができる。

【００８９】第３〜５の発明によれば、非晶質の半導体
膜を成長してこれをキャパシタのフィン状の蓄積電極と
して用いているので、その表面状態が良く、しかも、そ
の後の工程において多結晶化される場合には降服応力が
大きくなるので、薄層化される蓄積電極の容量を大きく
し、そのフィンの湾曲の発生を生じにくくすることがで
きる。

【００９０】第６の発明によれば、非晶質シリコン膜を
成長する際に、ソースガスとしてSi ₂H₆を使用してその
成長温度を４００℃〜５５０℃となし、或いは、ソース
ガスとしてSi₃H₈を用いてその成長温度を３５０℃〜５
００℃としているので、これによれば、非晶質半導体膜
の成長速度が大きく、スループットを良くすることがで
きる。

【００９１】第７、１１の発明によれば、非晶質半導体
膜に不純物を導入しているので、結晶の応力に影響を与
えずに半導体膜の抵抗を低下することができる。第８、
１０の発明によれば、蓄積電極を構成する半導体膜を形
成する場合に、その上に積層する絶縁膜の成長温度を半
導体膜の成長温度と同一、或いはそれに近づけているの
で、半導体膜に誘起される応力を低く抑えることがで
き、蓄積電極のフィンの湾曲を生じ難くすることができ
る。

【００９２】第９、１０の発明によれば、蓄積電極の周
囲に付着させる誘電体膜の成長温度を調整して、蓄積電
極のフィンの降服応力の低下を小さくしているので、蓄
積電極のフィンの湾曲を抑制するとができる。

【００９３】第１０、１１の発明によれば、低抵抗化の
ための不純物を多結晶半導体膜の成長と同時に導入して
いるので、後から導入する場合に比べて内部の応力を小
さくすることができ、湾曲を抑制することができる。

【００９４】第１２の発明によれば、不純物導入層に接
続するコンタクトホールを蓄積電極の中央に設けている
ので、その位置をずらす場合に比べてフィンの湾曲を抑
制することができる。

【図面の簡単な説明】

【図１】本発明の一実施例装置の製造工程を示す断面図
（その１）である。

【図２】本発明の一実施例装置の製造工程を示す断面図
（その２）である。

【図３】本発明の一実施例装置の製造工程を示す断面図
（その３）である。

【図４】本発明の一実施例装置を示す第１の平面図であ
る。

【図５】本発明の一実施例装置を示す第２の平面図であ
る。

【図６】キャパシタの容量を調べる装置の断面図および
容量と膜の成長条件との関係を示す特性図である。

【図７】蓄積電極の湾曲の発生率と膜成長条件との関係
を示す特性図と、その湾曲の一例を示す断面図である。

【図８】誘電体膜となる酸化膜成長温度とフィンの湾曲
発生率との関係を示す特性図である。

【図９】蓄積電極のフィンの長さと湾曲発生率との関係
を示す特性図である。

【図１０】キャパシタとして使用できる蓄積電極のフィ
ンの膜厚とフィンの長さとの関係を示す特性図である。

【図１１】本発明の他の実施例装置を示す断面図であ
る。

【図１２】側面効果を利用するキャパシタを備えたＤＲ
ＡＭセルの一例を示す断面図である。

【図１３】フィン型キャパシタを有するＤＲＡＭセルの
従来の製造方法を示す断面図（その１）である。

【図１４】フィン型キャパシタを有するＤＲＡＭセルの
従来の製造方法を示す断面図（その２）である。

【符号の説明】

１半導体層２フィールド酸化膜３ゲート酸化膜４多結晶シリコン５ワード線６、７ソース／ドレイン層８層間絶縁膜９ビット線コンタクトホール 12 ビット線 13 シリコン窒化膜 14、16 SiO₂膜 15、18 シリコン膜（半導体膜） 17 コンタクトホール 19 溝 20、30、31 蓄積電極（第一の電極） 23、32、33 誘電体膜 24、34、35 対向電極（第二の電極）

───────────────────────────────────────────────────── フロントページの続き (72)発明者河野通有神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者野村浩神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (56)参考文献特開平５−67730（ＪＰ，Ａ) 特開平４−35059（ＪＰ，Ａ) 特開平３−272165（ＪＰ，Ａ) 特開平５−90490（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 27/108 H01L 21/8242

Claims

(57)【特許請求の範囲】

【請求項１】成膜当初から多結晶である半導体膜よりも
グレーンサイズが大きな多結晶の半導体膜からなり、且
つ、側断面がフィン状に形成されている第一の電極と、
前記第一の電極の表面に形成された誘電体膜と、前記誘
電体膜を覆う第二の電極とを備えたスタック型キャパシ
タを有することを特徴とする半導体装置。
【請求項２】前記グレーンサイズが大きな前記多結晶の
半導体膜は、非晶質半導体膜を結晶化してなる半導体膜
であることを特徴とする請求項１記載の半導体装置。
【請求項３】一導電型の半導体基板中に反対導電型の不
純物導入層を形成する工程と、前記半導体基板の上に第一の絶縁膜を形成する工程と、前記第一の絶縁膜をパターニングして前記不純物導入層
の一部を露出するコンタクトホールを形成する工程と、前記第一の絶縁膜の上から前記コンタクトホールを通し
て前記不純物導入層表面に続く非晶質半導体膜を積層す
る工程と、前記非晶質半導体膜の成長時又は成長後に、不純物を前
記非晶質半導体膜に導入する工程と、前記非晶質半導体膜をパターニングして、前記コンタク
トホールを含む領域に残存させた前記非晶質半導体膜を
キャパシタ用の第一の電極とする工程と、前記第一の電極の表面に前記キャパシタ用の誘電体膜を
形成する工程と、前記誘電体膜を覆う前記キャパシタ用の第二の電極を形
成する工程とを有することを特徴とする半導体装置の製
造方法。
【請求項４】一導電型の半導体基板中に反対導電型の不
純物導入層を形成する工程と、前記半導体基板の上に第一の絶縁膜及び第二の絶縁膜を
順に積層する工程と、前記第一及び第二の絶縁膜をパターニングして前記不純
物導入層の一部を露出するコンタクトホールを形成する
工程と、前記第二の絶縁膜の上面から前記コンタクトホールを通
して前記不純物導入層に続く非晶質半導体膜を積層する
工程と、前記非晶質半導体膜の成長時又は成長後に、不純物を前
記非晶質半導体膜に導入する工程と、前記非晶質半導体膜をパターニングして、前記コンタク
トホールを含む領域に残存させた前記非晶質半導体膜を
キャパシタ用の第一の電極とする工程と、前記第一の電極の側方を通してエッチング液を供給して
前記第二の絶縁膜を等方性エッチングして選択的に除去
する工程と、前記第一の絶縁膜の上方にある前記第一の電極の表面全
体に前記キャパシタ用の誘電体膜を形成する工程と、前記誘電体膜を覆う前記キャパシタ用の第二の電極を形
成する工程とを有することを特徴とする半導体装置の製
造方法。
【請求項５】一導電型の半導体基板表面に反対導電型の
不純物導入層を形成する工程と、前記半導体基板の上に第一の絶縁膜を形成する工程と、前記第一の絶縁膜の上に直接又は第二の絶縁膜を介し
て、第一の非晶質半導体膜と第三の絶縁膜膜を順に少な
くとも１層ずつ交互に積層する工程と、最上の前記第三の絶縁膜から前記第一の絶縁膜までをパ
ターニングして前記不純物導入層の一部を露出するコン
タクトホールを形成する工程と、最上の前記第三の絶縁膜の上から前記コンタクトホール
を通して前記不純物導入層上面に続く第二の非晶質半導
体膜を積層する工程と、最上の前記第三の絶縁膜から前記第一の非晶質半導体膜
までの層をパターニングして前記コンタクトホールを含
む領域に残存し、前記第一及び第二の非晶質半導体膜か
らなる側断面フィン状のキャパシタ用の第一の電極を形
成する工程と、前記第一の電極の側方を通してエッチング液を供給し、
前記第一の絶縁膜の上方にある前記絶縁膜を等方性エッ
チングして選択的に除去する工程と、前記第一の絶縁膜の上方にある前記第一の電極の表面全
体に前記キャパシタ用の誘電体膜を形成する工程と、前記誘電体膜を覆う前記キャパシタ用の第二の電極を形
成する工程とを有することを特徴とする半導体装置の製
造方法。
【請求項６】前記非晶質半導体膜は非晶質シリコン膜で
あり、成長温度４００〜５５０℃の範囲でジシランをソ
ースガスとして用いる減圧ＣＶＤ法により成長される
か、または、成長温度３５０〜５００℃の範囲でトリシ
ランをソースガスとして使用する減圧ＣＶＤ法により成
長されることを特徴とする請求項３乃至５記載の半導体
装置の製造方法。
【請求項７】前記非晶質半導体膜は、成長後に不純物を
導入することを特徴とする請求項５記載の半導体装置の
製造方法。
【請求項８】前記非晶質半導体膜の上に積層される前記
絶縁膜は、前記非晶質半導体膜の成長温度と同一の温度
又は１００℃以下の温度差で成長されていることを特徴
とする請求項３乃至５記載の半導体装置の製造方法。
【請求項９】外部から前記蓄積電極に加わる応力以上の
降服応力を前記非晶質半導体膜に与える温度以下で前記
誘電体膜を成長することを特徴とする請求項３乃至５記
載の半導体装置の製造方法。
【請求項１０】一導電型の半導体基板表面に反対導電型
の不純物導入層を形成する工程と、前記半導体基板の上に第一の絶縁膜を形成する工程と、前記第一の絶縁膜の上に直接又は第二の絶縁膜を介し
て、第一の半導体膜と第三の絶縁膜膜を少なくとも１層
ずつ交互に同一の温度下で成長する工程と、最上の前記第三の絶縁膜から前記第一の絶縁膜までをパ
ターニングして前記不純物導入層の一部を露出するコン
タクトホールを形成する工程と、最上の前記第三の絶縁膜の上から前記コンタクトホール
を通して前記不純物導入層上面に続く第二の半導体膜を
積層する工程と、最上の前記第三の絶縁膜から前記第一の半導体膜までを
パターニングして前記コンタクトホールを含む領域に残
存させ、前記第一及び第二の半導体膜からなる側断面フ
ィン状のキャパシタ用の第一の電極を形成する工程と、前記第一の電極の側部を通してエッチング液を供給して
前記第一の絶縁膜の上方にある前記絶縁膜を等方性エッ
チングして選択的に除去する工程と、前記第一の絶縁膜の上方にある前記第一の電極の表面全
体に、外部から加わる応力以下の降服応力を前記半導体
膜に生じさせない温度で前記キャパシタ用の誘電体膜を
形成する工程と、前記誘電体膜を覆う前記キャパシタ用の第二の電極を形
成する工程とを有することを特徴とする半導体装置の製
造方法。
【請求項１１】前記非晶質半導体膜は、成長時に不純物
を同時に導入していることを特徴とする請求項５、１０
記載の半導体装置の製造方法。
【請求項１２】前記コンタクトホールは、第一の電極の
上面の中心の下方に位置することを特徴とする請求項３
乃至５、１０記載の半導体装置の製造方法。