JP2931371B2 - 半導体容量素子およびその製造方法 - Google Patents
半導体容量素子およびその製造方法Info
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体容量素子およびその製造方法に関し、
特に半導体記憶装置のセルに含まれる半導体容量素子の
容量値が大きくならしめる構造およびその製造方法に関
するものである。
特に半導体記憶装置のセルに含まれる半導体容量素子の
容量値が大きくならしめる構造およびその製造方法に関
するものである。
（ロ）従来の技術 近年の半導体記憶装置、特にDRAMの高集積化に伴い、
メモリサイズの縮小化が必要とされている。しかしメモ
リサイズの縮小に伴い、キャパシタ部の面積が微小化し
て行き、その結果メモリ電荷量が減少する問題が生じて
いた。
メモリサイズの縮小化が必要とされている。しかしメモ
リサイズの縮小に伴い、キャパシタ部の面積が微小化し
て行き、その結果メモリ電荷量が減少する問題が生じて
いた。
例えば、1Mビットまではプレーナ形キャパシタで実現
され、実用化されてきたが、4Mビット以上になると三次
元的なキャパシタ構造で、小さな平面積内に、実効的に
広い面積のキャパシタを実現する方法が研究されてい
る。
され、実用化されてきたが、4Mビット以上になると三次
元的なキャパシタ構造で、小さな平面積内に、実効的に
広い面積のキャパシタを実現する方法が研究されてい
る。
その１つの構造は、トレンチ形キャパシタであり、例
えば特開昭63−174352号公報が詳しい。また別の構造
は、スタックト（積層形）キャパシタであり、例えば特
願平１−298321号公報が詳しい。
えば特開昭63−174352号公報が詳しい。また別の構造
は、スタックト（積層形）キャパシタであり、例えば特
願平１−298321号公報が詳しい。
後者の技術では、例えば第４図の如く、Ｐ型の半導体
基板（１）にフィールド絶縁膜（２）が設けられ、この
フィールド絶縁膜（２）で囲まれた領域にトランジスタ
（３）が設けられる。
基板（１）にフィールド絶縁膜（２）が設けられ、この
フィールド絶縁膜（２）で囲まれた領域にトランジスタ
（３）が設けられる。
前記フィールド絶縁膜（２）で囲まれた領域には、Si
O2膜（４）を介してポリSiより成るゲート（５）が設け
られている。ここでゲート（５）と（６）がワードライ
ンとして形成される。
O2膜（４）を介してポリSiより成るゲート（５）が設け
られている。ここでゲート（５）と（６）がワードライ
ンとして形成される。
またソース領域（７）上には、この領域とコンタクト
したキャパシタ電極（８）が設けられ、更にこのキャパ
シタ電極（８）上には、順次第１のキャパシタ絶縁膜
（９）、セルプレート電極（10）、第２のキャパシタ絶
縁膜（11）およびポリシリコン層より成る電極（12），
（13）が積層される。
したキャパシタ電極（８）が設けられ、更にこのキャパ
シタ電極（８）上には、順次第１のキャパシタ絶縁膜
（９）、セルプレート電極（10）、第２のキャパシタ絶
縁膜（11）およびポリシリコン層より成る電極（12），
（13）が積層される。
更にはBPSG膜（14）を介して、ビットライン（15）が
ドレイン領域（16）とコンタクトして設けられ、その上
にはパッシベーション膜（17）が形成されている。
ドレイン領域（16）とコンタクトして設けられ、その上
にはパッシベーション膜（17）が形成されている。
以上の構成が一般的なスタックトキャパシタである。
一方、トレンチ形キャパシタは、半導体基板に溝（トレ
ンチ）を作り、この溝に薄いキャパシタ絶縁膜を形成
し、更にポリシリコン層を埋込んだものであり、この基
板とポリシリコン層間にキャパシタを作り込むものであ
る。
一方、トレンチ形キャパシタは、半導体基板に溝（トレ
ンチ）を作り、この溝に薄いキャパシタ絶縁膜を形成
し、更にポリシリコン層を埋込んだものであり、この基
板とポリシリコン層間にキャパシタを作り込むものであ
る。
（ハ）発明が解決しようとする課題 一般に容量値を大きくとるには、キャパシタ絶縁膜
（９），（11）を薄くするか、キャパシタの電極面積を
大きくすることが達成できる。もちろん誘電率の大きい
キャパシタ絶縁膜を作ることでも可能である。
（９），（11）を薄くするか、キャパシタの電極面積を
大きくすることが達成できる。もちろん誘電率の大きい
キャパシタ絶縁膜を作ることでも可能である。
しかしチップ面積やセル数により、電極面積は実質的
に決定されてしまい、また、キャパシタ絶縁膜の膜厚も
限界になってきているで、これ以上の容量増加は難しく
なっている。
に決定されてしまい、また、キャパシタ絶縁膜の膜厚も
限界になってきているで、これ以上の容量増加は難しく
なっている。
（ニ）課題を解決するための手段 本発明は前述の課題に鑑みてなされ、容量素子の電極
（８）を多結晶シリコンとアモルファスシリコン（21）
で構成し、この電極（８）表面を、多結晶シリコンある
いはアルモファスシリコンのいずれか一方を除去して凹
凸形状とすることで解決するものである。
（８）を多結晶シリコンとアモルファスシリコン（21）
で構成し、この電極（８）表面を、多結晶シリコンある
いはアルモファスシリコンのいずれか一方を除去して凹
凸形状とすることで解決するものである。
（ホ）作用 シリコン表面状態は、基板温度約570℃近傍で変化す
る。約580℃以上では多結晶シリコンとなるが、約570℃
以下ではアモルファスシリコンと多結晶シリコンが混在
した状態となる。従って混在した状態で一方のシリコン
をエッチングすれば、シリコン表面は第１図の如く凹凸
形状となり、キャパシタ電極面積を増加させることがで
きる。
る。約580℃以上では多結晶シリコンとなるが、約570℃
以下ではアモルファスシリコンと多結晶シリコンが混在
した状態となる。従って混在した状態で一方のシリコン
をエッチングすれば、シリコン表面は第１図の如く凹凸
形状となり、キャパシタ電極面積を増加させることがで
きる。
例えば両方のシリコンが混在した表面に、Ｐをドーブ
すると、アモルファスシリコンと多結晶シリコンの間に
在るグレインバンダリーにこのＰが多量拡散され、この
部分のエッチングレートが大きくなる。従ってエッチン
グを行うとこのグレインバンダリーが除去され、多結晶
シリコンが除去できる。
すると、アモルファスシリコンと多結晶シリコンの間に
在るグレインバンダリーにこのＰが多量拡散され、この
部分のエッチングレートが大きくなる。従ってエッチン
グを行うとこのグレインバンダリーが除去され、多結晶
シリコンが除去できる。
（ヘ）実施例 以下に本発明のポイントとなる凹凸形状の電極形成方
法について先ず説明する。
法について先ず説明する。
一般にSi膜の表面状態は、ある温度を境にして変化す
る事が判っている。例えばLPCVD法を使い、SiH4を熱分
解して成膜する場合、約570℃〜約580℃を境に一変す
る。
る事が判っている。例えばLPCVD法を使い、SiH4を熱分
解して成膜する場合、約570℃〜約580℃を境に一変す
る。
実験結果によると、約580℃以上ではポリシリコン膜
であるが、約570℃以下では、アモルファスシリコン（2
1）と多結晶シリコンが混在する状態となる。デポジシ
ョン温度を550℃〜570℃まで変化させた時の多結晶シリ
コンの大きさを第２図に示す。
であるが、約570℃以下では、アモルファスシリコン（2
1）と多結晶シリコンが混在する状態となる。デポジシ
ョン温度を550℃〜570℃まで変化させた時の多結晶シリ
コンの大きさを第２図に示す。
一方、アモルファスシリコンと多結晶シリコンの境界
には、グレインバンダリーが存在し、Ｐを約１×1020〜
５×1021cm-1だけ拡散すると、このグレインバンダリー
に多くの不純物が拡散される。従って例えばHF系のエッ
チング溶液でエッチングすると、特にグレインバンダリ
ーが選択的に除去できるので、表面上の多結晶シリコン
が除去できる。ここでＰの拡散は、Pocl3用い、850℃〜
950℃で拡散している。
には、グレインバンダリーが存在し、Ｐを約１×1020〜
５×1021cm-1だけ拡散すると、このグレインバンダリー
に多くの不純物が拡散される。従って例えばHF系のエッ
チング溶液でエッチングすると、特にグレインバンダリ
ーが選択的に除去できるので、表面上の多結晶シリコン
が除去できる。ここでＰの拡散は、Pocl3用い、850℃〜
950℃で拡散している。
以上述べた様に、前述した方法および条件を使えば、
第１図に示したストレージノード（８）の如く、表面を
凹凸にできる。
第１図に示したストレージノード（８）の如く、表面を
凹凸にできる。
ここでは多結晶シリコン粒が除去されるため、凹部の
周辺は鋭角となる。従ってHF＋HNO3系のエッチング液や
CF4＋O2系のガスを使ってエッチングすれば、凹部のエ
ッジを丸める事ができ、この後に被着する膜のステップ
カバレージを良好にできる。
周辺は鋭角となる。従ってHF＋HNO3系のエッチング液や
CF4＋O2系のガスを使ってエッチングすれば、凹部のエ
ッジを丸める事ができ、この後に被着する膜のステップ
カバレージを良好にできる。
続いてスタックトキャパシタを一例として取り上げ、
その構造方法について説明してゆく。
その構造方法について説明してゆく。
先ず第３図Ａに示す如く、Ｐ型の半導体基板（１）上
にLOCOS酸化膜（２）を形成し、次にSiO2膜（４）を介
してワードライン（５），（６）を形成した後に前記Ｐ
型半導体基板（１）上にN+型ソース領域（７）とN+型ド
レイン領域（16）を形成する。
にLOCOS酸化膜（２）を形成し、次にSiO2膜（４）を介
してワードライン（５），（６）を形成した後に前記Ｐ
型半導体基板（１）上にN+型ソース領域（７）とN+型ド
レイン領域（16）を形成する。
次に、前記N+型ソース領域（７）とコンタクトをとっ
たリンを含むポリシリコンより成るキャパシタ電極
（８）を第１導電層として形成する。
たリンを含むポリシリコンより成るキャパシタ電極
（８）を第１導電層として形成する。
このキャパシタ電極（８）は、前述した通り、多結晶
シリコンとアモルファスシリコンの混在した状態で形成
され、第１図の如く、表面にある多結晶シリコンが除去
されている。続いて第３図Ｂの如く、キャパシタ電極
（８）上に第１のキャパシタ絶縁膜（９）を介してリン
を含むポリシリコンより成るセルプレート電極（10）を
第２の導電層として形成する。
シリコンとアモルファスシリコンの混在した状態で形成
され、第１図の如く、表面にある多結晶シリコンが除去
されている。続いて第３図Ｂの如く、キャパシタ電極
（８）上に第１のキャパシタ絶縁膜（９）を介してリン
を含むポリシリコンより成るセルプレート電極（10）を
第２の導電層として形成する。
ここで、この第１のキャパシタ絶縁膜（９）はたとえ
ば窒化シリコン膜をLPCVD法によって約120Åの厚さに推
積した後に900℃DryO2雰囲気中で30分間酸化することに
よって形成する。
ば窒化シリコン膜をLPCVD法によって約120Åの厚さに推
積した後に900℃DryO2雰囲気中で30分間酸化することに
よって形成する。
次に前記セルプレート電極（10）上に第２のキャパシ
タ絶縁膜（11）を同様な条件で形成する。
タ絶縁膜（11）を同様な条件で形成する。
続いて、第３図Ｃの如く、前記セルプレート電極（1
0）を被覆するポリシリコン層（12）を第３の導電層と
して約2000Åの厚さに推積し、900℃でリン拡散を行な
い前記ポリシリコン層（12）をシート抵抗40Ω／口程度
に下げる。
0）を被覆するポリシリコン層（12）を第３の導電層と
して約2000Åの厚さに推積し、900℃でリン拡散を行な
い前記ポリシリコン層（12）をシート抵抗40Ω／口程度
に下げる。
次に第３図Ｄの如く、前記セルプレート電極（10）上
に前記キャパシタ電極（８）に達するコンタクトホール
H1をホトエッチングによって形成する。
に前記キャパシタ電極（８）に達するコンタクトホール
H1をホトエッチングによって形成する。
続いて第３図Ｅの如く前記コンタクトホールH1内部と
前記ポリシリコン層（12）上に絶縁膜としてのSiO2膜
（22）をLPCVD法によって約1000Åの厚さに推積する。
前記ポリシリコン層（12）上に絶縁膜としてのSiO2膜
（22）をLPCVD法によって約1000Åの厚さに推積する。
その後、第３図Ｆの如く、前記SiO2膜（22）に異方性
エッチング処理を施して、前記コンタクトホールH1底部
の前記キャパシタ電極（８）上及び、前記ポリシリコン
層（12）上の前記SiO2膜（22）を選択的に除去する。
エッチング処理を施して、前記コンタクトホールH1底部
の前記キャパシタ電極（８）上及び、前記ポリシリコン
層（12）上の前記SiO2膜（22）を選択的に除去する。
この場合、前記コンタクトホールH1内の側壁上には前
記SiO2膜（22）が残存することにより、前記セルプレー
ト電極（10）の絶縁がなされる。
記SiO2膜（22）が残存することにより、前記セルプレー
ト電極（10）の絶縁がなされる。
次に第３図Ｇの如く、前記コンタクトホールH1を埋め
込み、かつ前記ポリシリコン層（12）に連結するポリシ
リコン層（13）を第４の導電層としてLPCVD法によって
約1000Åの厚さに推積する。続いて、同様な条件でリン
拡散を行なうことによって前記ポリシリコン層（13）の
抵抗を下げ、前記キャパシタ電極（８）及び前記ポリシ
リコン層（12）とのオーミックコンタクトをなす。
込み、かつ前記ポリシリコン層（12）に連結するポリシ
リコン層（13）を第４の導電層としてLPCVD法によって
約1000Åの厚さに推積する。続いて、同様な条件でリン
拡散を行なうことによって前記ポリシリコン層（13）の
抵抗を下げ、前記キャパシタ電極（８）及び前記ポリシ
リコン層（12）とのオーミックコンタクトをなす。
次に、前記ポリシリコン層（12）及びポリシリコン層
（13）をホトエッチングすることにより不要部分を除去
し、ブロック酸化により表面にSiO2膜（23）を形成す
る。
（13）をホトエッチングすることにより不要部分を除去
し、ブロック酸化により表面にSiO2膜（23）を形成す
る。
続いて、第４図の如く全面にBPSGを推積してBPSG膜
（14）を形成し、その表面を平坦化した後に、前記N+型
ドレイン領域（16）に達するコンタクトホールを形成す
る。
（14）を形成し、その表面を平坦化した後に、前記N+型
ドレイン領域（16）に達するコンタクトホールを形成す
る。
次に、タングステンポリサイドを推積して、前記コン
タクトホールを埋め込んだ後に、ホトエッチングによっ
てビットライン（15）を形成し、その上にPSGを推積し
てパッシベーション膜（17）を形成してDRAMセルを完成
する。
タクトホールを埋め込んだ後に、ホトエッチングによっ
てビットライン（15）を形成し、その上にPSGを推積し
てパッシベーション膜（17）を形成してDRAMセルを完成
する。
以上説明した通り、電極表面を凹凸形状とすることが
できるので、電極面積を大きくとれ、容量値を大きくす
ることができる。
できるので、電極面積を大きくとれ、容量値を大きくす
ることができる。
本発明は、スタックトキャパシタを一例として説明し
たが、トレンチ形キャパシタや通常のMOS型キャパシタ
に於いても応用が可能である事はいうまでもない。
たが、トレンチ形キャパシタや通常のMOS型キャパシタ
に於いても応用が可能である事はいうまでもない。
またエッチング液やエッチングガスによっては、アモ
ルファスシリコンを除去することを可能である。
ルファスシリコンを除去することを可能である。
（ト）発明の効果 以上の説明からも明らかな如く、半導体容量素子の電
極表面を凹凸形状にすることができるため、この容量素
子の容量値を大きくすることができる。
極表面を凹凸形状にすることができるため、この容量素
子の容量値を大きくすることができる。
更にはデポジーション温度を制御することで多結晶シ
リコンの大きさを制御できるので、それぞれのセルの容
量値を再現性良く形成できる。
リコンの大きさを制御できるので、それぞれのセルの容
量値を再現性良く形成できる。
第１図は本発明の一実施例であり、半導体容量素子のス
トレージノードを説明するための斜視図、第２図はデポ
ジション温度による多結晶シリコンの大きさを説明する
図、第３図Ａ乃至第３図Ｇおよび第４図は半導体容量素
子の製造方法を説明するための断面図である。
トレージノードを説明するための斜視図、第２図はデポ
ジション温度による多結晶シリコンの大きさを説明する
図、第３図Ａ乃至第３図Ｇおよび第４図は半導体容量素
子の製造方法を説明するための断面図である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108,21/8242 H01L 27/04,21/822
Claims (7)
- 【請求項１】半導体基板に形成されたMOS型の半導体容
量素子において、 前記容量素子の下層電極は、多結晶シリコン化する温度
より低い温度で成膜されることで多結晶シリコンとアモ
ルファスシリコンとが混在した状態で、且つ、その表面
は、一方のシリコンが除去されて凹凸形状を有すること
を特徴とした半導体容量素子。 - 【請求項２】前記半導体容量素子の電極は、前記多結晶
シリコンが除去されて凹凸形状を有し、且つ前記多結晶
シリコンの除去された凹部の周辺は丸められて設けられ
ていることを特徴とした請求項第１項記載の半導体容量
素子。 - 【請求項３】半導体基板上にLOCOS酸化膜で囲まれた素
子領域内のトランジスタと隣接して設けられた半導体容
量素子であって、 前記半導体容量素子を構成する下層電極は、多結晶シリ
コン化する温度より低い温度で成膜されることで多結晶
シリコンとアモルファスシリコンとが混在した状態で、
且つ、その表面は、一方のシリコンが除去されて凹凸形
状を有することを特徴とした半導体容量素子。 - 【請求項４】前記半導体容量素子の電極は、前記多結晶
シリコンが除去されて凹凸形状を有し、且つ前記多結晶
シリコンの除去された凹部の周辺は丸められて設けられ
ていることを特徴とした請求項第３項記載の半導体容量
素子。 - 【請求項５】半導体基板上にMOS型の半導体容量素子を
形成する半導体容量素子の製造方法であって、 前記半導体容量素子の電極を多結晶シリコン化する温度
より低い温度で成膜することで多結晶シリコンとアモル
ファスシリコンが混在した状態で形成し、 前記電極の表面に在る前記多結晶シリコンおよびアモル
ファスシリコンの一方を除去し、前記電極の表面を凹凸
形状に形成することを特徴とした半導体容量素子の製造
方法。 - 【請求項６】前記電極は、前記多結晶シリコンが除去さ
れ、除去された領域の周辺は丸められることを特徴とし
た請求項第５項記載の半導体容量素子の製造方法。 - 【請求項７】多結晶シリコン化する温度より低い温度で
成膜することで多結晶シリコンとアモルファスシリコン
とが混在した状態で構成される前記半導体容量素子の電
極に不純物を導入し、両者の間にあるグレインバンダリ
ーのエッチングレートを異ならしめることを特徴とした
請求項第５項記載の半導体容量素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2142286A JP2931371B2 (ja) | 1990-05-31 | 1990-05-31 | 半導体容量素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2142286A JP2931371B2 (ja) | 1990-05-31 | 1990-05-31 | 半導体容量素子およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0435059A JPH0435059A (ja) | 1992-02-05 |
| JP2931371B2 true JP2931371B2 (ja) | 1999-08-09 |
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ID=15311842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2142286A Expired - Lifetime JP2931371B2 (ja) | 1990-05-31 | 1990-05-31 | 半導体容量素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2931371B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2827181B2 (ja) * | 1991-07-25 | 1998-11-18 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JPH07240390A (ja) * | 1994-02-28 | 1995-09-12 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1990
- 1990-05-31 JP JP2142286A patent/JP2931371B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0435059A (ja) | 1992-02-05 |
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