JP2856716B2 - 複数選択検出回路 - Google Patents
複数選択検出回路Info
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- MZAGXDHQGXUDDX-JSRXJHBZSA-N (e,2z)-4-ethyl-2-hydroxyimino-5-nitrohex-3-enamide Chemical compound [O-][N+](=O)C(C)C(/CC)=C/C(=N/O)/C(N)=O MZAGXDHQGXUDDX-JSRXJHBZSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
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- KIWSYRHAAPLJFJ-DNZSEPECSA-N n-[(e,2z)-4-ethyl-2-hydroxyimino-5-nitrohex-3-enyl]pyridine-3-carboxamide Chemical compound [O-][N+](=O)C(C)C(/CC)=C/C(=N/O)/CNC(=O)C1=CC=CN=C1 KIWSYRHAAPLJFJ-DNZSEPECSA-N 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はＴｒａｎｌａｔｉｏ
ｎ Ｌｏｏｋ−ａｓｉｄｅ Ｂｕｆｆｅｒ（以下、ＴＬ
Ｂと称す）に関し、特に高速動作を必要とするアドレス
変換回路に用いられる複数選択検出回路に関する。
ｎ Ｌｏｏｋ−ａｓｉｄｅ Ｂｕｆｆｅｒ（以下、ＴＬ
Ｂと称す）に関し、特に高速動作を必要とするアドレス
変換回路に用いられる複数選択検出回路に関する。
【０００２】
【従来の技術】マイクロプロセッサに搭載されるメモリ
管理ユニットでは、アドレス変換により広大な仮想アド
レスに割り当て、論理的に拡大されたメモリ空間を提供
している。このアドレス変換に用いられるＴＬＢは、仮
想メモリ空間のアドレスを物理アドレスに変換すること
でマイクロプロセッサのアドレス空間を拡張する。
管理ユニットでは、アドレス変換により広大な仮想アド
レスに割り当て、論理的に拡大されたメモリ空間を提供
している。このアドレス変換に用いられるＴＬＢは、仮
想メモリ空間のアドレスを物理アドレスに変換すること
でマイクロプロセッサのアドレス空間を拡張する。
【０００３】従来のＴＬＢの基本的な構成のブロック図
を示した図４を参照すると、アドレス変換にはプロセッ
サから送られて来る仮想アドレス４０２中のアドレス空
間及び仮想ページ番号をＴＬＢ４０３内の全てのＴＬＢ
エントリー４０４の仮想アドレスに持つアドレス空間お
よび仮想ページ番号とを比較し、この仮想アドレスの仮
想ページ番号およびアドレス空間が一致した時ＴＬＢ４
０３はヒットしたといい、ＴＬＢ４０３から物理アドレ
スのページフレーム番号を読み出す。
を示した図４を参照すると、アドレス変換にはプロセッ
サから送られて来る仮想アドレス４０２中のアドレス空
間及び仮想ページ番号をＴＬＢ４０３内の全てのＴＬＢ
エントリー４０４の仮想アドレスに持つアドレス空間お
よび仮想ページ番号とを比較し、この仮想アドレスの仮
想ページ番号およびアドレス空間が一致した時ＴＬＢ４
０３はヒットしたといい、ＴＬＢ４０３から物理アドレ
スのページフレーム番号を読み出す。
【０００４】また、プロセッサから送られて来た仮想ア
ドレス４０２中のアドレス下位ビットはＴＬＢ４０３を
介さずに、ＴＬＢ４０３から読み出されたアドレスのペ
ージフレーム番号と合わせて物理アドレス４０５とな
る。
ドレス４０２中のアドレス下位ビットはＴＬＢ４０３を
介さずに、ＴＬＢ４０３から読み出されたアドレスのペ
ージフレーム番号と合わせて物理アドレス４０５とな
る。
【０００５】ここで、ＴＬＢヒットがＴＬＢエントリー
４０４内に持つ仮想ページ番号およびアドレス空間にお
いて多重に一致した場合、読み出される物理アドレスの
ページフレーム番号が重複するので、ページフレーム番
号を読み出す前にＴＬＢヒットがＴＬＢエントリー４０
４内で唯一つのみであるということを検出回路を用いて
検出しており、本発明はそのアドレスの複数選択検出の
回路構成に関する。
４０４内に持つ仮想ページ番号およびアドレス空間にお
いて多重に一致した場合、読み出される物理アドレスの
ページフレーム番号が重複するので、ページフレーム番
号を読み出す前にＴＬＢヒットがＴＬＢエントリー４０
４内で唯一つのみであるということを検出回路を用いて
検出しており、本発明はそのアドレスの複数選択検出の
回路構成に関する。
【０００６】従来の、アドレスの複数選択検出回路の回
路構成図を示した図５を参照すると、この複数選択検出
回路は、入力信号ＩＮ１が２入力ＮＯＲ（以下、２ＮＯ
Ｒと称す）２９の一方の入力端およびＡＮＤ−ＮＯＲ２
８のＡＮＤ側の一方の入力端に供給される。ＡＮＤ−Ｎ
ＯＲ回路２８のＮＯＲ側入力端とＡＮＤ側の他方の入力
端と２ＮＯＲ２９の他方の入力端とがそれぞれ接地され
る。ＡＮＤ−ＮＯＲ２８の出力端はＯＲ−ＮＡＮＤ３０
のＮＡＮＤ入力端に接続され、ＯＲ−ＮＡＮＤ３０のＯ
Ｒ側の一方の入力端に２ＮＯＲ２９の出力端が、ＯＲ側
の他方の入力端にはインバータ３１を介して入力信号Ｉ
Ｎ２が供給される。インバータ３１および２ＮＯＲ２９
の出力端はさらに２入力ＮＡＮＤ（以下、２ＮＡＮＤと
称す）３２の２入力端にもそれぞれ接続される。
路構成図を示した図５を参照すると、この複数選択検出
回路は、入力信号ＩＮ１が２入力ＮＯＲ（以下、２ＮＯ
Ｒと称す）２９の一方の入力端およびＡＮＤ−ＮＯＲ２
８のＡＮＤ側の一方の入力端に供給される。ＡＮＤ−Ｎ
ＯＲ回路２８のＮＯＲ側入力端とＡＮＤ側の他方の入力
端と２ＮＯＲ２９の他方の入力端とがそれぞれ接地され
る。ＡＮＤ−ＮＯＲ２８の出力端はＯＲ−ＮＡＮＤ３０
のＮＡＮＤ入力端に接続され、ＯＲ−ＮＡＮＤ３０のＯ
Ｒ側の一方の入力端に２ＮＯＲ２９の出力端が、ＯＲ側
の他方の入力端にはインバータ３１を介して入力信号Ｉ
Ｎ２が供給される。インバータ３１および２ＮＯＲ２９
の出力端はさらに２入力ＮＡＮＤ（以下、２ＮＡＮＤと
称す）３２の２入力端にもそれぞれ接続される。
【０００７】ＯＲ−ＮＡＮＤ３０の出力端はＡＮＤ−Ｎ
ＯＲ３３のＮＯＲ側入力端に接続され、ＡＮＤ−ＮＯＲ
３３のＡＮＤ側の一方の入力端には２ＮＡＮＤ３２の出
力端が接続され、他方の入力端には入力信号ＩＮ３が供
給される。入力信号ＩＮ３および２ＮＡＮＤ３２の出力
端はさらに２ＮＯＲ３４の２入力端にもそれぞれ接続さ
れる。
ＯＲ３３のＮＯＲ側入力端に接続され、ＡＮＤ−ＮＯＲ
３３のＡＮＤ側の一方の入力端には２ＮＡＮＤ３２の出
力端が接続され、他方の入力端には入力信号ＩＮ３が供
給される。入力信号ＩＮ３および２ＮＡＮＤ３２の出力
端はさらに２ＮＯＲ３４の２入力端にもそれぞれ接続さ
れる。
【０００８】ＡＮＤ−ＮＯＲ３３の出力端はＯＲ−ＮＡ
ＮＤ３５のＮＡＮＤ側入力端に接続され、ＯＲ−ＮＡＮ
Ｄ３５のＯＲ側の一方の入力端には２ＮＯＲ３４の出力
端が接続され、他方の入力端には入力信号ＩＮ４がイン
バータ３６を介して供給される。インバータ３６および
２ＮＯＲ３４の出力端はさらに２ＮＡＮＤ３７の２入力
端にもそれぞれ接続される。
ＮＤ３５のＮＡＮＤ側入力端に接続され、ＯＲ−ＮＡＮ
Ｄ３５のＯＲ側の一方の入力端には２ＮＯＲ３４の出力
端が接続され、他方の入力端には入力信号ＩＮ４がイン
バータ３６を介して供給される。インバータ３６および
２ＮＯＲ３４の出力端はさらに２ＮＡＮＤ３７の２入力
端にもそれぞれ接続される。
【０００９】ＯＲ−ＮＡＮＤ３５の出力端はＡＮＤ−Ｎ
ＯＲ３８のＮＯＲ側入力端に接続され、ＡＮＤ−ＮＯＲ
３５のＡＮＤ側の一方の入力端には２ＮＡＮＤ３７の出
力端が接続され、他方の入力端には入力信号ＩＮ５が供
給される。入力信号ＩＮ５および２ＮＡＮＤ３７の出力
端はさらに２ＮＯＲ３９の２入力端にもそれぞれ接続さ
れる。
ＯＲ３８のＮＯＲ側入力端に接続され、ＡＮＤ−ＮＯＲ
３５のＡＮＤ側の一方の入力端には２ＮＡＮＤ３７の出
力端が接続され、他方の入力端には入力信号ＩＮ５が供
給される。入力信号ＩＮ５および２ＮＡＮＤ３７の出力
端はさらに２ＮＯＲ３９の２入力端にもそれぞれ接続さ
れる。
【００１０】ＡＮＤ−ＮＯＲ３８の出力端はＯＲ−ＮＡ
ＮＤ４０のＮＡＮＤ側入力端に接続され、ＯＲ−ＮＡＮ
Ｄ４０のＯＲ側の一方の入力端には２ＮＯＲ３９の出力
端が接続され、他方の入力端には入力信号ＩＮ６がイン
バータ４１を介して供給される。インバータ４１および
２ＮＯＲ３９の出力端はさらに２ＮＡＮＤ４２の２入力
端にもそれぞれ接続される。
ＮＤ４０のＮＡＮＤ側入力端に接続され、ＯＲ−ＮＡＮ
Ｄ４０のＯＲ側の一方の入力端には２ＮＯＲ３９の出力
端が接続され、他方の入力端には入力信号ＩＮ６がイン
バータ４１を介して供給される。インバータ４１および
２ＮＯＲ３９の出力端はさらに２ＮＡＮＤ４２の２入力
端にもそれぞれ接続される。
【００１１】ＯＲ−ＮＡＮＤ４０の出力端はＡＮＤ−Ｎ
ＯＲ４３のＮＯＲ側入力端に接続され、ＡＮＤ−ＮＯＲ
４３のＡＮＤ側の一方の入力端には２ＮＡＮＤ４２の出
力端が接続され、他方の入力端には入力信号ＩＮ７が供
給される。入力信号ＩＮ７および２ＮＡＮＤ４２の出力
端はさらに２ＮＯＲ４４の２入力端にもそれぞれ接続さ
れる。
ＯＲ４３のＮＯＲ側入力端に接続され、ＡＮＤ−ＮＯＲ
４３のＡＮＤ側の一方の入力端には２ＮＡＮＤ４２の出
力端が接続され、他方の入力端には入力信号ＩＮ７が供
給される。入力信号ＩＮ７および２ＮＡＮＤ４２の出力
端はさらに２ＮＯＲ４４の２入力端にもそれぞれ接続さ
れる。
【００１２】ＡＮＤ−ＮＯＲ４３の出力端はＯＲ−ＮＡ
ＮＤ４６のＮＡＮＤ側入力端に接続され、ＯＲ−ＮＡＮ
Ｄ４６のＯＲ側の一方の入力端には２ＮＯＲ４４の出力
端が接続され、他方の入力端には入力信号ＩＮ８がイン
バータ４５を介して供給され、ＯＲ−ＮＡＮＤ４６から
出力信号ＯＵＴが出力されるように構成される。
ＮＤ４６のＮＡＮＤ側入力端に接続され、ＯＲ−ＮＡＮ
Ｄ４６のＯＲ側の一方の入力端には２ＮＯＲ４４の出力
端が接続され、他方の入力端には入力信号ＩＮ８がイン
バータ４５を介して供給され、ＯＲ−ＮＡＮＤ４６から
出力信号ＯＵＴが出力されるように構成される。
【００１３】この回路は、アドレス比較結果である入力
総数ｎビット（ｎは正の整数）中２ビット以上がハイレ
ベルであることを検出するが、数式的には（ｎ−１）＋
（ｎ−２）＋…＋（ｎ−（ｎ−１））／２で表せる。
総数ｎビット（ｎは正の整数）中２ビット以上がハイレ
ベルであることを検出するが、数式的には（ｎ−１）＋
（ｎ−２）＋…＋（ｎ−（ｎ−１））／２で表せる。
【００１４】次に回路動作について説明する。ＡＮＤ−
ＮＯＲ２８の出力はＡＮＤ側入力及びＮＯＲ側入力端に
接地電位が供給されていることから、入力信号ＩＮ１の
状態に関係なく常に論理レベルのハイレベルとなる。次
に入力信号のＩＮ１にハイレベルが入力されると、ＩＮ
１が入力信号となる２ＮＯＲ２９の出力が論理レベルの
ロウレベルになり、この２ＮＯＲ２９の出力信号を入力
する２ＮＡＮＤ３２はハイレベルを出力する。
ＮＯＲ２８の出力はＡＮＤ側入力及びＮＯＲ側入力端に
接地電位が供給されていることから、入力信号ＩＮ１の
状態に関係なく常に論理レベルのハイレベルとなる。次
に入力信号のＩＮ１にハイレベルが入力されると、ＩＮ
１が入力信号となる２ＮＯＲ２９の出力が論理レベルの
ロウレベルになり、この２ＮＯＲ２９の出力信号を入力
する２ＮＡＮＤ３２はハイレベルを出力する。
【００１５】２ＮＡＮＤ３２の出力信号を入力とする２
ＮＯＲ３４はロウレベルを出力し、この２ＮＯＲ３４の
出力信号を入力とする２ＮＡＮＤ３７はハイレベルを出
力する。この２ＮＡＮＤ３７の出力信号を入力とする２
ＮＯＲ３９はロウレベルを出力し、この２ＮＯＲ３９の
出力信号を入力とする２ＮＡＮＤ４２はハイレベルを出
力する。この２ＮＡＮＤ４２の出力信号を入力とする２
ＮＯＲ４４はロウレベルを出力する。
ＮＯＲ３４はロウレベルを出力し、この２ＮＯＲ３４の
出力信号を入力とする２ＮＡＮＤ３７はハイレベルを出
力する。この２ＮＡＮＤ３７の出力信号を入力とする２
ＮＯＲ３９はロウレベルを出力し、この２ＮＯＲ３９の
出力信号を入力とする２ＮＡＮＤ４２はハイレベルを出
力する。この２ＮＡＮＤ４２の出力信号を入力とする２
ＮＯＲ４４はロウレベルを出力する。
【００１６】この様に、１ビットの入力信号のハイレベ
ルを感知しレベル伝達を行うのである。この２ＮＯＲ２
９、２ＮＡＮＤ３２、２ＮＯＲ３４、２ＮＡＮＤ３７、
２ＮＯＲ３９、２ＮＡＮＤ４２、２ＮＯＲ４４の順で一
連のレベル伝達は入力信号ＩＮ１だけではなく、入力信
号ＩＮ２、ＩＮ３、ＩＮ４、ＩＮ５、ＩＮ６およびＩＮ
７でも起こるが、例えば入力信号ＩＮ３がハイレベルに
なれば、入力信号ＩＮ３が入力となる２ＮＯＲ３４以降
の２ＮＡＮＤ３７、２ＮＯＲ３９、２ＮＡＮＤ４２およ
び２ＮＯＲ４４の入力のみにレベル伝達を行う。
ルを感知しレベル伝達を行うのである。この２ＮＯＲ２
９、２ＮＡＮＤ３２、２ＮＯＲ３４、２ＮＡＮＤ３７、
２ＮＯＲ３９、２ＮＡＮＤ４２、２ＮＯＲ４４の順で一
連のレベル伝達は入力信号ＩＮ１だけではなく、入力信
号ＩＮ２、ＩＮ３、ＩＮ４、ＩＮ５、ＩＮ６およびＩＮ
７でも起こるが、例えば入力信号ＩＮ３がハイレベルに
なれば、入力信号ＩＮ３が入力となる２ＮＯＲ３４以降
の２ＮＡＮＤ３７、２ＮＯＲ３９、２ＮＡＮＤ４２およ
び２ＮＯＲ４４の入力のみにレベル伝達を行う。
【００１７】またこのレベル伝達は、組合せ回路ＯＲ−
ＮＡＮＤ３０、３５、４０および４６並びにＡＮＤ−Ｎ
ＯＲ３３、３８および４３の入力端にも接続することか
ら、すべての入力信号中の２ビット以上にハイレベルが
あれば複数選択として検出し、ハイレベルを出力する。
ＮＡＮＤ３０、３５、４０および４６並びにＡＮＤ−Ｎ
ＯＲ３３、３８および４３の入力端にも接続することか
ら、すべての入力信号中の２ビット以上にハイレベルが
あれば複数選択として検出し、ハイレベルを出力する。
【００１８】ここで、例えば入力信号ＩＮ１とＩＮ２が
ハイレベルとなれば、ＯＲ−ＮＡＮＤ３０のＯＲ側入力
が共にロウレベルとなることから、ＯＲ−ＮＡＮＤ３０
の出力がハイレベルとなり、この出力をＮＯＲ側の入力
信号とするＡＮＤ−ＮＯＲ３３の出力がロウレベルとな
る。この出力信号をＮＡＮＤ側の入力信号とするＯＲ−
ＮＡＮＤ３５の出力がハイレベルとなり、この出力信号
をＮＯＲ側の入力信号とするＡＮＤ−ＮＯＲ３８の出力
がロウレベルとなる。この出力信号をＮＡＮＤ側の入力
信号とするＯＲ−ＮＡＮＤ４０の出力がハイレベルとな
り、この出力信号をＮＯＲ側の入力信号とするＡＮＤ−
ＮＯＲ４３の出力がロウレベルとなる。
ハイレベルとなれば、ＯＲ−ＮＡＮＤ３０のＯＲ側入力
が共にロウレベルとなることから、ＯＲ−ＮＡＮＤ３０
の出力がハイレベルとなり、この出力をＮＯＲ側の入力
信号とするＡＮＤ−ＮＯＲ３３の出力がロウレベルとな
る。この出力信号をＮＡＮＤ側の入力信号とするＯＲ−
ＮＡＮＤ３５の出力がハイレベルとなり、この出力信号
をＮＯＲ側の入力信号とするＡＮＤ−ＮＯＲ３８の出力
がロウレベルとなる。この出力信号をＮＡＮＤ側の入力
信号とするＯＲ−ＮＡＮＤ４０の出力がハイレベルとな
り、この出力信号をＮＯＲ側の入力信号とするＡＮＤ−
ＮＯＲ４３の出力がロウレベルとなる。
【００１９】この出力をＮＡＮＤ側の入力信号とするＯ
Ｒ−ＮＡＮＤ４６の出力が複数選択として検出しハイレ
ベルを出力する。
Ｒ−ＮＡＮＤ４６の出力が複数選択として検出しハイレ
ベルを出力する。
【００２０】上述した従来の回路例の他に特公平１−２
６５６８号公報の４頁に示される多数決回路構成の様
に、入力信号総数の多数を占める入力信号状態であるハ
イレベルまたはロウレベルを検出する回路においては、
隣合う２ビットの入力信号を半加算器に１ビット半加算
器として入力し、その出力をまた半加算器を配列して構
成する２ビット半加算器として入力し、その出力を半加
算器が配列する構成からなる３ビット半加算器として入
力する構成、すなわち半加算器を積み重ねる回路構成で
多数決回路を実現している。
６５６８号公報の４頁に示される多数決回路構成の様
に、入力信号総数の多数を占める入力信号状態であるハ
イレベルまたはロウレベルを検出する回路においては、
隣合う２ビットの入力信号を半加算器に１ビット半加算
器として入力し、その出力をまた半加算器を配列して構
成する２ビット半加算器として入力し、その出力を半加
算器が配列する構成からなる３ビット半加算器として入
力する構成、すなわち半加算器を積み重ねる回路構成で
多数決回路を実現している。
【００２１】この半加算器を積み重ねる回路構成で実現
された入力信号８ビット構成時の回路図を示した図６を
参照すると、半加算器１０５は２ＮＡＮＤ４７と組合せ
回路ＯＲ−ＮＡＮＤ４９のＯＲ側のそれぞれ一方の入力
端に入力信号ＩＮ１が共通入力され、それぞれの他方の
入力端には入力信号ＩＮ２が共通入力され、２ＮＡＮＤ
４７の出力端がインバータ４８を介して信号線２０９に
接続され、ＯＲ−ＮＡＮＤ４９の出力端がインバータ５
０を介して信号線２１０に接続されるように構成され
る。
された入力信号８ビット構成時の回路図を示した図６を
参照すると、半加算器１０５は２ＮＡＮＤ４７と組合せ
回路ＯＲ−ＮＡＮＤ４９のＯＲ側のそれぞれ一方の入力
端に入力信号ＩＮ１が共通入力され、それぞれの他方の
入力端には入力信号ＩＮ２が共通入力され、２ＮＡＮＤ
４７の出力端がインバータ４８を介して信号線２０９に
接続され、ＯＲ−ＮＡＮＤ４９の出力端がインバータ５
０を介して信号線２１０に接続されるように構成され
る。
【００２２】この半加算器１０５、１０６、１０７、１
０７、１０９、１１０および１１１を有し、半加算器１
０５および１０６の出力信号線２１０および２１２が半
加算器１０９の２入力端にそれぞれ接続され、半加算器
１０７および１０８の出力信号線２１４および２１６が
半加算器１１０の２入力端にそれぞれ接続される。半加
算器１０９および１１０の出力信号線２１８および２２
０が半加算器１１１の２入力端にそれぞれ接続される。
半加算器１０５、１０６、１０７および１０８のインバ
ター４８の出力信号線２０９、２１１、２１３および２
１５が４ＮＯＲ５１の入力端に接続され、半加算器１０
９、１１０および１１１のインバター４８の出力信号線
２１７、２１９および２２１が３ＮＯＲ５２の入力端に
接続される。
０７、１０９、１１０および１１１を有し、半加算器１
０５および１０６の出力信号線２１０および２１２が半
加算器１０９の２入力端にそれぞれ接続され、半加算器
１０７および１０８の出力信号線２１４および２１６が
半加算器１１０の２入力端にそれぞれ接続される。半加
算器１０９および１１０の出力信号線２１８および２２
０が半加算器１１１の２入力端にそれぞれ接続される。
半加算器１０５、１０６、１０７および１０８のインバ
ター４８の出力信号線２０９、２１１、２１３および２
１５が４ＮＯＲ５１の入力端に接続され、半加算器１０
９、１１０および１１１のインバター４８の出力信号線
２１７、２１９および２２１が３ＮＯＲ５２の入力端に
接続される。
【００２３】４ＮＯＲ５１および５２の出力端が２ＮＡ
ＮＤ５３の入力端に接続され、この２ＮＡＮＤ５３の出
力を複数選択検出回路の出力信号ＯＵＴとするように構
成されている。
ＮＤ５３の入力端に接続され、この２ＮＡＮＤ５３の出
力を複数選択検出回路の出力信号ＯＵＴとするように構
成されている。
【００２４】次にこの回路の動作を説明する。この回路
も前述した従来例の回路と同様に、入力信号８ビット中
のいずれか２ビット以上の入力においてハイレベルがあ
れば複数選択を検出し、ハイレベルを出力する。例え
ば、半加算器１０５〜１０８に入力されるそれぞれ２組
の入力信号ＩＮ１およびＩＮ２、ＩＮ３およびＩＮ４、
ＩＮ５およびＩＮ６またはＩＮ７およびＩＮ８の入力信
号が共にハイレベル状態の時であれば、半加算器１０５
中の２ＮＡＮＤ４７にて検出し、インバータ４８を介し
て半加算器１０５の出力である信号線２０９、２１１、
２１３または２１５のいずれかにハイレベルを出力する
ので、これを入力する４ＮＯＲ５１の出力がロウレベル
となり、これを入力する２ＮＡＮＤ５３の出力がハイレ
ベルとなることで検出される。
も前述した従来例の回路と同様に、入力信号８ビット中
のいずれか２ビット以上の入力においてハイレベルがあ
れば複数選択を検出し、ハイレベルを出力する。例え
ば、半加算器１０５〜１０８に入力されるそれぞれ２組
の入力信号ＩＮ１およびＩＮ２、ＩＮ３およびＩＮ４、
ＩＮ５およびＩＮ６またはＩＮ７およびＩＮ８の入力信
号が共にハイレベル状態の時であれば、半加算器１０５
中の２ＮＡＮＤ４７にて検出し、インバータ４８を介し
て半加算器１０５の出力である信号線２０９、２１１、
２１３または２１５のいずれかにハイレベルを出力する
ので、これを入力する４ＮＯＲ５１の出力がロウレベル
となり、これを入力する２ＮＡＮＤ５３の出力がハイレ
ベルとなることで検出される。
【００２５】次に半加算器１０５の入力信号ＩＮ１およ
びＩＮ２中のどちらかがハイレベルであれば、ＯＲ−Ｎ
ＡＮＤ４９にて検出し、半加算器１０５の出力である信
号線２１０にインバータ５０を介してハイレベルを出力
する。これは入力信号ＩＮ３およびＩＮ４、ＩＮ５およ
びＩＮ６、またはＩＮ７およびＩＮ８を入力する半加算
器１０６、１０７および１０８でも同一であり、信号線
２１２、２１４および２１６にもこれらの入力信号中ど
ちらかにハイレベルが入力されることでハイレベルを出
力する。
びＩＮ２中のどちらかがハイレベルであれば、ＯＲ−Ｎ
ＡＮＤ４９にて検出し、半加算器１０５の出力である信
号線２１０にインバータ５０を介してハイレベルを出力
する。これは入力信号ＩＮ３およびＩＮ４、ＩＮ５およ
びＩＮ６、またはＩＮ７およびＩＮ８を入力する半加算
器１０６、１０７および１０８でも同一であり、信号線
２１２、２１４および２１６にもこれらの入力信号中ど
ちらかにハイレベルが入力されることでハイレベルを出
力する。
【００２６】この出力の信号線２１０および２１２また
は２１４および２１６が半加算器１０９および１１０の
入力となることで、ＩＮ１、ＩＮ２、ＩＮ３およびＩＮ
４またはＩＮ５、ＩＮ６、ＩＮ７およびＩＮ８中のいず
れか２ビットにハイレベルが入力されたことを検出して
信号線２１７および２１９を出力すると共に、入力信号
ＩＮ１、ＩＮ２、ＩＮ３およびＩＮ４またはＩＮ５、Ｉ
Ｎ、ＩＮ７およびＩＮ８のいずれか１ビットにハイレベ
ルが入力されたことを検出して信号線２１８および２２
０に出力し、これを半加算器１１１に入力することで、
８ビット中のいずれか２ビットにハイレベルが入力され
たことを検出して信号線２２１に出力し、これらの信号
が３ＮＯＲ５２および２ＮＡＮＤ５３を介して検出回路
の出力となる。
は２１４および２１６が半加算器１０９および１１０の
入力となることで、ＩＮ１、ＩＮ２、ＩＮ３およびＩＮ
４またはＩＮ５、ＩＮ６、ＩＮ７およびＩＮ８中のいず
れか２ビットにハイレベルが入力されたことを検出して
信号線２１７および２１９を出力すると共に、入力信号
ＩＮ１、ＩＮ２、ＩＮ３およびＩＮ４またはＩＮ５、Ｉ
Ｎ、ＩＮ７およびＩＮ８のいずれか１ビットにハイレベ
ルが入力されたことを検出して信号線２１８および２２
０に出力し、これを半加算器１１１に入力することで、
８ビット中のいずれか２ビットにハイレベルが入力され
たことを検出して信号線２２１に出力し、これらの信号
が３ＮＯＲ５２および２ＮＡＮＤ５３を介して検出回路
の出力となる。
【００２７】この様に、半加算器の２ビットの入力信号
単位毎に入力信号状態を同時に検出できる。
単位毎に入力信号状態を同時に検出できる。
【００２８】
【発明が解決しようとする課題】上述した従来のＴＬＢ
に用いられる複数選択検出回路のうち図５で説明した例
では、組合せ回路ＡＮＤ−ＮＯＲおよびＯＲ−ＮＡＮＤ
を交互に組み合わせることにより、すべての入力信号
の、２ビット以上でのハイレベル状態の検出を行うが、
この回路構成では入力信号の状態により検出回路の検出
時間が異なってしまうことにある。
に用いられる複数選択検出回路のうち図５で説明した例
では、組合せ回路ＡＮＤ−ＮＯＲおよびＯＲ−ＮＡＮＤ
を交互に組み合わせることにより、すべての入力信号
の、２ビット以上でのハイレベル状態の検出を行うが、
この回路構成では入力信号の状態により検出回路の検出
時間が異なってしまうことにある。
【００２９】例えば、前述した様に、ＩＮ１とＩＮ２の
入力信号にハイレベルが入力された場合の検出回路で
は、ＩＮ１であれば２ＮＯＲ２９を、ＩＮ２であればイ
ンバータ３１をそれぞれ介してＯＲ−ＮＡＮＤ３０、Ａ
ＮＤ−ＮＯＲ３３、ＯＲ−ＮＡＮＤ３５、ＡＮＤ−ＮＯ
Ｒ３８、ＯＲ−ＮＡＮＤ４０、ＡＮＤ−ＮＯＲ４３およ
びＯＲ−ＮＡＮＤ４６の８つの組合せ回路を経て複数検
出を行う。
入力信号にハイレベルが入力された場合の検出回路で
は、ＩＮ１であれば２ＮＯＲ２９を、ＩＮ２であればイ
ンバータ３１をそれぞれ介してＯＲ−ＮＡＮＤ３０、Ａ
ＮＤ−ＮＯＲ３３、ＯＲ−ＮＡＮＤ３５、ＡＮＤ−ＮＯ
Ｒ３８、ＯＲ−ＮＡＮＤ４０、ＡＮＤ−ＮＯＲ４３およ
びＯＲ−ＮＡＮＤ４６の８つの組合せ回路を経て複数検
出を行う。
【００３０】これに比べ、ＩＮ７とＩＮ８の入力信号に
ハイレベルが入力されると、ＩＮ７であれば２ＮＯＲ４
４を、ＩＮ８であればインバータ４５をそれぞれ介して
ＯＲ−ＮＡＮＤ４６の２つの論理回路を経て複数検出を
行うので、入力信号の状態により検出回路の検出時間が
左右され、入力信号数が多い大規模の検出回路にはより
検出時間に差が生じることから使用できないという不具
合がある。
ハイレベルが入力されると、ＩＮ７であれば２ＮＯＲ４
４を、ＩＮ８であればインバータ４５をそれぞれ介して
ＯＲ−ＮＡＮＤ４６の２つの論理回路を経て複数検出を
行うので、入力信号の状態により検出回路の検出時間が
左右され、入力信号数が多い大規模の検出回路にはより
検出時間に差が生じることから使用できないという不具
合がある。
【００３１】一方、図６で説明した例では、この回路も
また入力信号の状態により検出時間が左右されてしま
う。例えば、半加算器の入力信号の状態が共にハイレベ
ルの時には、最低４段にて検出できるが、それ以外の場
合には半加算器を積み重ねる回路構成によって全ての入
力信号の状態から検出する。したがって、最高８段と論
理段数が多くなり、検出時間が入力信号の状態に左右さ
れてしまうという欠点がある。
また入力信号の状態により検出時間が左右されてしま
う。例えば、半加算器の入力信号の状態が共にハイレベ
ルの時には、最低４段にて検出できるが、それ以外の場
合には半加算器を積み重ねる回路構成によって全ての入
力信号の状態から検出する。したがって、最高８段と論
理段数が多くなり、検出時間が入力信号の状態に左右さ
れてしまうという欠点がある。
【００３２】また半加算器を積み重ねるので素子数が多
いという欠点もある。複数選択検出回路には、素子数が
少なく入力信号の状態に左右されない検出時間を実現す
る回路が求められているのである。
いという欠点もある。複数選択検出回路には、素子数が
少なく入力信号の状態に左右されない検出時間を実現す
る回路が求められているのである。
【００３３】上述したように従来のＴＬＢに用いる複数
選択検出回路はその回路構成から、入力となるアドレス
信号の状態により検出時間が左右されるという不具合が
ある。入力となるアドレス信号数が多くなればその構成
からより検出時間は遅れることから、より高速な動作を
要求される製品への回路流用ができないという不具合が
ある。
選択検出回路はその回路構成から、入力となるアドレス
信号の状態により検出時間が左右されるという不具合が
ある。入力となるアドレス信号数が多くなればその構成
からより検出時間は遅れることから、より高速な動作を
要求される製品への回路流用ができないという不具合が
ある。
【００３４】本発明の複数選択検出回路の目的は、入力
となるアドレス信号の状態に左右されることなく検出時
間は常に等しく、尚かつ入力となるアドレス選択信号数
の増加においても検出時間の悪化を起こすことのない回
路構成を提供することにある。また、他の目的は従来の
回路構成に比べ実現する回路の素子数を削減して、より
低消費電力な回路を提供することにある。
となるアドレス信号の状態に左右されることなく検出時
間は常に等しく、尚かつ入力となるアドレス選択信号数
の増加においても検出時間の悪化を起こすことのない回
路構成を提供することにある。また、他の目的は従来の
回路構成に比べ実現する回路の素子数を削減して、より
低消費電力な回路を提供することにある。
【００３５】
【課題を解決するための手段】本発明の複数選択検出回
路の特徴は、２ｍ本（ｍは４以上の自然数）の入力信号
に対し第２ｎ番目（ｎ≦２ｍ）の入力信号と２ｎ−１番
目の入力信号とを入力し、これら両方の信号が一方極性
の時に他方極性の第１の出力信号を出力するとともに前
記両方の信号の極性が互いに異なるときは前記他方極性
の第２の出力信号を出力する最小単位検出回路をｍ個有
し、ｍ本の前記第１の出力信号を入力する第１の否定論
理積回路と、１番目からｎ番目の前記第２の出力信号を
入力して前記２ｎ番目の入力信号と２ｎ−１番目の入力
信号とのどちらかが前記他方極性であることを検出する
条件組合せ回路と、この条件組合せ回路および前記第１
の否定論理積回路の出力を入力する第１の否定論理和回
路とからなり、この第１の否定論理和回路出力が複数検
出の出力となる構成を有する。
路の特徴は、２ｍ本（ｍは４以上の自然数）の入力信号
に対し第２ｎ番目（ｎ≦２ｍ）の入力信号と２ｎ−１番
目の入力信号とを入力し、これら両方の信号が一方極性
の時に他方極性の第１の出力信号を出力するとともに前
記両方の信号の極性が互いに異なるときは前記他方極性
の第２の出力信号を出力する最小単位検出回路をｍ個有
し、ｍ本の前記第１の出力信号を入力する第１の否定論
理積回路と、１番目からｎ番目の前記第２の出力信号を
入力して前記２ｎ番目の入力信号と２ｎ−１番目の入力
信号とのどちらかが前記他方極性であることを検出する
条件組合せ回路と、この条件組合せ回路および前記第１
の否定論理積回路の出力を入力する第１の否定論理和回
路とからなり、この第１の否定論理和回路出力が複数検
出の出力となる構成を有する。
【００３６】また、前記最小単位検出回路は第２の否定
論理積回路と第２の否定論理和回路に２ｎ番目の入力信
号と２ｎ−１番目の入力信号を各々共通入力し、前記第
２の否定論理積回路の出力信号を前記最小単位検出回路
の前記第１の出力信号とし、前記第２の否定論理和回路
の出力信号を前記第２の出力信号とする。
論理積回路と第２の否定論理和回路に２ｎ番目の入力信
号と２ｎ−１番目の入力信号を各々共通入力し、前記第
２の否定論理積回路の出力信号を前記最小単位検出回路
の前記第１の出力信号とし、前記第２の否定論理和回路
の出力信号を前記第２の出力信号とする。
【００３７】さらに、前記条件組合せ回路は、ｍ−２個
の第１の論理積回路とｍ−２個の第３の否定論理和回路
とを組合せ、ｎ番目の前記第３の否定論理和回路の入力
にはｎ番目の前記第２の出力信号が接続され、ｎ番目の
前記第１の論理積回路にはｎ−１番目からｍ番目までの
前記第２の出力信号が接続され、前記第４の否定論理和
回路の入力にはｍ−１番目およびｍ番目の前記第２の出
力信号が接続され、これらの出力が条件組合せの出力信
号として出力することもできる。
の第１の論理積回路とｍ−２個の第３の否定論理和回路
とを組合せ、ｎ番目の前記第３の否定論理和回路の入力
にはｎ番目の前記第２の出力信号が接続され、ｎ番目の
前記第１の論理積回路にはｎ−１番目からｍ番目までの
前記第２の出力信号が接続され、前記第４の否定論理和
回路の入力にはｍ−１番目およびｍ番目の前記第２の出
力信号が接続され、これらの出力が条件組合せの出力信
号として出力することもできる。
【００３８】本発明の複数選択検出回路の他の特徴は、
第１の否定論理積回路と第１の否定論理和回路に２ｎ
（ｎ≦２ｍ）番目の入力信号と２ｎ−１番目の入力信号
を各々共通入力し、前記第１の否定論理積回路の出力信
号を第１の出力信号とし、前記第１の否定論理和回路の
出力信号を前記第２の出力信号とする最小単位検出回路
をｍ個とｍ−２個の第１の論理積回路およびｍ−２個の
第２の否定論理和回路を組合せ、ｎ番目の前記第２の否
定論理和回路の入力にはｎ番目の前記第２の出力信号が
接続され、ｎ番目の前記第１の論理積回路にはｎ−１番
目からｍ番目までの前記第２の出力信号が接続され、第
３の否定論理和回路の入力にはｍ−１番目およびｍ番目
の前記第２の出力信号が接続され、これらの出力が条件
組合せの出力信号として出力される条件組合せ回路と前
記最小単位検出回路のｎ本の前記第１の出力信号を入力
する第２の否定論理積回路と前記条件組合せ回路および
前記第２の否定論理積回路の出力を入力する第４の否定
論理和回路とｎ本の前記第２の出力信号を入力する第３
の否定論理積回路とからなる複数選択検出手段をｍ（ｍ
は４以上の自然数）個と、m−２個の第１の論理和回路
とｍ−２個の第４の否定論理積回路とを組合せ、ｎ番目
の前記第４の否定論理積回路の入力にはｎ番目の前記第
２の出力信号が接続され、ｎ番目の前記第１の論理和回
路には２番目からｎ番目までの前記第２の出力信号が接
続され、第５の否定論理積回路の入力には１番目および
２番目の前記第２の出力信号が接続され、これらの出力
が条件組合せの出力信号として出力される条件組合せ回
路の論理反転回路と、この条件組合せ回路の論理反転回
路および前記複数選択検出手段の出力を入力する前記第
６の否定論理積回路とからなることにある。
第１の否定論理積回路と第１の否定論理和回路に２ｎ
（ｎ≦２ｍ）番目の入力信号と２ｎ−１番目の入力信号
を各々共通入力し、前記第１の否定論理積回路の出力信
号を第１の出力信号とし、前記第１の否定論理和回路の
出力信号を前記第２の出力信号とする最小単位検出回路
をｍ個とｍ−２個の第１の論理積回路およびｍ−２個の
第２の否定論理和回路を組合せ、ｎ番目の前記第２の否
定論理和回路の入力にはｎ番目の前記第２の出力信号が
接続され、ｎ番目の前記第１の論理積回路にはｎ−１番
目からｍ番目までの前記第２の出力信号が接続され、第
３の否定論理和回路の入力にはｍ−１番目およびｍ番目
の前記第２の出力信号が接続され、これらの出力が条件
組合せの出力信号として出力される条件組合せ回路と前
記最小単位検出回路のｎ本の前記第１の出力信号を入力
する第２の否定論理積回路と前記条件組合せ回路および
前記第２の否定論理積回路の出力を入力する第４の否定
論理和回路とｎ本の前記第２の出力信号を入力する第３
の否定論理積回路とからなる複数選択検出手段をｍ（ｍ
は４以上の自然数）個と、m−２個の第１の論理和回路
とｍ−２個の第４の否定論理積回路とを組合せ、ｎ番目
の前記第４の否定論理積回路の入力にはｎ番目の前記第
２の出力信号が接続され、ｎ番目の前記第１の論理和回
路には２番目からｎ番目までの前記第２の出力信号が接
続され、第５の否定論理積回路の入力には１番目および
２番目の前記第２の出力信号が接続され、これらの出力
が条件組合せの出力信号として出力される条件組合せ回
路の論理反転回路と、この条件組合せ回路の論理反転回
路および前記複数選択検出手段の出力を入力する前記第
６の否定論理積回路とからなることにある。
【００３９】本発明の複数選択検出回路のさらに他の特
徴は、第１の否定論理積回路と第１の否定論理和回路に
２ｎ番目の入力信号と２ｎ−１番目の入力信号を各々共
通入力し、前記第１の否定論理積回路の出力信号を第１
の出力信号とし、前記第１の否定論理和回路の出力信号
を前記第２の出力信号とする最小単位検出回路がｍ個
と、ｎの補数＋１番目以外のすべての前記第２の出力信
号が接続される第３の否定論理和回路がｍ個と、ｎ−２
個の第１の論理積回路とｎ−２個の第３の否定論理和回
路とを組合せ、ｎ番目の前記第３の否定論理和回路の入
力にはそれぞれｎ番目の前記第２の出力信号が接続さ
れ、ｍ個の前記第１の論理積回路にはそれぞれｎ番目以
外のすべての前記第２の出力信号が接続される組合せ回
路がｍ個と、前記第２の否定論理和回路および前記組合
せ回路の出力がそれぞれｍ／２個にグループ分割されて
入力される第４および第５の否定論理和回路と、これら
の否定論理和回路の出力が入力される第２の否定論理積
回路とからなることにある。
徴は、第１の否定論理積回路と第１の否定論理和回路に
２ｎ番目の入力信号と２ｎ−１番目の入力信号を各々共
通入力し、前記第１の否定論理積回路の出力信号を第１
の出力信号とし、前記第１の否定論理和回路の出力信号
を前記第２の出力信号とする最小単位検出回路がｍ個
と、ｎの補数＋１番目以外のすべての前記第２の出力信
号が接続される第３の否定論理和回路がｍ個と、ｎ−２
個の第１の論理積回路とｎ−２個の第３の否定論理和回
路とを組合せ、ｎ番目の前記第３の否定論理和回路の入
力にはそれぞれｎ番目の前記第２の出力信号が接続さ
れ、ｍ個の前記第１の論理積回路にはそれぞれｎ番目以
外のすべての前記第２の出力信号が接続される組合せ回
路がｍ個と、前記第２の否定論理和回路および前記組合
せ回路の出力がそれぞれｍ／２個にグループ分割されて
入力される第４および第５の否定論理和回路と、これら
の否定論理和回路の出力が入力される第２の否定論理積
回路とからなることにある。
【００４０】
【発明の実施の形態】次に本発明を図面を参照しながら
詳細に説明する。図１は本発明の第１の実施の形態の、
８ビットのアドレス比較結果が入力信号となる８ビット
構成の複数選択検出回路の回路図である。図１を参照す
ると、この複数選択検出回路は、最小単位検出回路１０
１ａ、１０１ｂ、１０１ｃおよび１０１ｄと条件組合せ
回路１０２と４ＮＡＮＤ３と４ＮＯＲ７とを有し、最小
単位検出回路１０１は２ＮＡＮＤ１および２ＮＯＲ２か
らなり、それぞれの一方の入力端は共通接続されて入力
信号ＩＮ１が供給され、それぞれの他方の入力端も共通
接続されて入力信号ＩＮ２が供給されて構成され他の最
小単位検出回路１０１ｂ、１０１ｃおよび１０１ｄも同
様な構成である。
詳細に説明する。図１は本発明の第１の実施の形態の、
８ビットのアドレス比較結果が入力信号となる８ビット
構成の複数選択検出回路の回路図である。図１を参照す
ると、この複数選択検出回路は、最小単位検出回路１０
１ａ、１０１ｂ、１０１ｃおよび１０１ｄと条件組合せ
回路１０２と４ＮＡＮＤ３と４ＮＯＲ７とを有し、最小
単位検出回路１０１は２ＮＡＮＤ１および２ＮＯＲ２か
らなり、それぞれの一方の入力端は共通接続されて入力
信号ＩＮ１が供給され、それぞれの他方の入力端も共通
接続されて入力信号ＩＮ２が供給されて構成され他の最
小単位検出回路１０１ｂ、１０１ｃおよび１０１ｄも同
様な構成である。
【００４１】条件組合せ回路１０２は、組合せ回路ＡＮ
Ｄ−ＮＯＲ４および５とＮＯＲ６とからなる。最小単位
検出回路１０１の出力線２０１はＡＮＤ−ＮＯＲ４のＮ
ＯＲ入力端に接続され、最小単位検出回路１０１ｂの出
力線２０２はＡＮＤ−ＮＯＲ５のＮＯＲ入力端およびＡ
ＮＤ−ＮＯＲ４のＡＮＤ側第１の入力端にそれぞれ共通
接続され、最小単位検出回路１０１ｃの出力線２０３は
２ＮＯＲ６の一方の入力端とＡＮＤ−ＮＯＲ５のＡＮＤ
側第１の入力端およびＡＮＤ−ＮＯＲ４のＡＮＤ側第２
の入力端にそれぞれ共通接続され、最小単位検出回路１
０１ｄの出力線２０４は２ＮＯＲ６の他方の入力端とＡ
ＮＤ−ＮＯＲ５のＡＮＤ側第２の入力端およびＡＮＤ−
ＮＯＲ４のＡＮＤ側第３の入力端にそれぞれ共通接続さ
れる。
Ｄ−ＮＯＲ４および５とＮＯＲ６とからなる。最小単位
検出回路１０１の出力線２０１はＡＮＤ−ＮＯＲ４のＮ
ＯＲ入力端に接続され、最小単位検出回路１０１ｂの出
力線２０２はＡＮＤ−ＮＯＲ５のＮＯＲ入力端およびＡ
ＮＤ−ＮＯＲ４のＡＮＤ側第１の入力端にそれぞれ共通
接続され、最小単位検出回路１０１ｃの出力線２０３は
２ＮＯＲ６の一方の入力端とＡＮＤ−ＮＯＲ５のＡＮＤ
側第１の入力端およびＡＮＤ−ＮＯＲ４のＡＮＤ側第２
の入力端にそれぞれ共通接続され、最小単位検出回路１
０１ｄの出力線２０４は２ＮＯＲ６の他方の入力端とＡ
ＮＤ−ＮＯＲ５のＡＮＤ側第２の入力端およびＡＮＤ−
ＮＯＲ４のＡＮＤ側第３の入力端にそれぞれ共通接続さ
れる。
【００４２】最小単位検出回路１０１ａ、１０１ｂ、１
０１ｃおよび１０１ｄの２ＮＡＮＤ１の出力端はそれぞ
れ４ＮＡＮＤ３の入力端に接続され、４ＮＡＮＤ３とＡ
ＮＤ−ＮＯＲ４および５と２ＮＯＲ６とのそれぞれの出
力端は４ＮＯＲ７の入力端に接続され、その出力端がイ
ンバータ８を介して複数選択検出信号の出力端ＯＵＴに
接続されるように構成されている。
０１ｃおよび１０１ｄの２ＮＡＮＤ１の出力端はそれぞ
れ４ＮＡＮＤ３の入力端に接続され、４ＮＡＮＤ３とＡ
ＮＤ−ＮＯＲ４および５と２ＮＯＲ６とのそれぞれの出
力端は４ＮＯＲ７の入力端に接続され、その出力端がイ
ンバータ８を介して複数選択検出信号の出力端ＯＵＴに
接続されるように構成されている。
【００４３】これらの最小単位検出回路１０１、１０１
ｂ、１０１ｃおよび１０１ｄの入力は共通でアドレス比
較結果の２ビットを入力し、この最小単位検出回路が４
つ配列されることで８ビット入力となる。
ｂ、１０１ｃおよび１０１ｄの入力は共通でアドレス比
較結果の２ビットを入力し、この最小単位検出回路が４
つ配列されることで８ビット入力となる。
【００４４】次に回路動作を説明する。この複数選択検
出回路では、アドレス比較結果である入力信号ＩＮ１〜
ＩＮ８のうち、２ビットがハイレベルであることを検出
するが、最小単位検出回路１０１ａ〜１０１ｄにアドレ
ス比較結果である入力信号ＩＮ１およびＩＮ２，ＩＮ３
およびＩＮ４，ＩＮ５およびＩＮ６またはＩＮ７および
ＩＮ８の単位ですべてを入力してやることで，どの入力
信号がハイレベルとなっても同時に検出する。
出回路では、アドレス比較結果である入力信号ＩＮ１〜
ＩＮ８のうち、２ビットがハイレベルであることを検出
するが、最小単位検出回路１０１ａ〜１０１ｄにアドレ
ス比較結果である入力信号ＩＮ１およびＩＮ２，ＩＮ３
およびＩＮ４，ＩＮ５およびＩＮ６またはＩＮ７および
ＩＮ８の単位ですべてを入力してやることで，どの入力
信号がハイレベルとなっても同時に検出する。
【００４５】例えば，最小単位検出回路１０１ａの２入
力が共にハイレベルであれば２ＮＡＮＤ１にて検出し、
その出力であるロウレベルが４ＮＡＮＤ３へ入力され、
その出力のハイレベルが４ＮＯＲ７へ入力され、さらに
この４ＮＯＲ７出力のロウレベルがインバータ８を介し
てハイレベルとなり複数選択検出回路の出力として出力
される。
力が共にハイレベルであれば２ＮＡＮＤ１にて検出し、
その出力であるロウレベルが４ＮＡＮＤ３へ入力され、
その出力のハイレベルが４ＮＯＲ７へ入力され、さらに
この４ＮＯＲ７出力のロウレベルがインバータ８を介し
てハイレベルとなり複数選択検出回路の出力として出力
される。
【００４６】また、例えば、最小単位検出回路１０１の
２入力の内、どちらか一方の入力信号がハイレベルであ
る時は２ＮＯＲ２にて検出し、条件組合せ回路１０２へ
入力される。この条件組合せ回路１０１ｂでは、従来の
回路構成である図５に示す回路の様に入力ビットすべて
を比較して２ビットがハイレベルであることを検出する
回路構成や、図６に示す回路の様に半加算器を積み重ね
て２ビットがハイレベルであることを検出する回路構成
ではなく、最小単位検出回路１０１ａ中の２ＮＯＲ２に
て検出した入力信号２ビットの否定論理和である信号線
２０１、２０２、２０３および２０４の組み合わせを回
路にて実現することで回路段数を削減している。
２入力の内、どちらか一方の入力信号がハイレベルであ
る時は２ＮＯＲ２にて検出し、条件組合せ回路１０２へ
入力される。この条件組合せ回路１０１ｂでは、従来の
回路構成である図５に示す回路の様に入力ビットすべて
を比較して２ビットがハイレベルであることを検出する
回路構成や、図６に示す回路の様に半加算器を積み重ね
て２ビットがハイレベルであることを検出する回路構成
ではなく、最小単位検出回路１０１ａ中の２ＮＯＲ２に
て検出した入力信号２ビットの否定論理和である信号線
２０１、２０２、２０３および２０４の組み合わせを回
路にて実現することで回路段数を削減している。
【００４７】例えば、信号線２０１、２０２、２０３お
よび２０４がすべてロウレベルとなれば、入力信号２ビ
ット中どちらかがハイレベル状態か２ビット共にハイレ
ベル状態となったことを示すが、２ビット共にハイレベ
ル状態は上述した様に最小単位検出回路１０１ａ中の２
ＮＡＮＤ１にて検出されるので、ここでは入力信号２ビ
ット中どちらかがハイレベルであることを検出すればよ
い。したがって、信号線２０１、２０２、２０３および
２０４中の２本の信号がロウレベルであればアドレス比
較結果である入力信号中２ビットがハイレベルであると
言えるので、条件組合せ回路１０２は以下のように判断
動作をする。
よび２０４がすべてロウレベルとなれば、入力信号２ビ
ット中どちらかがハイレベル状態か２ビット共にハイレ
ベル状態となったことを示すが、２ビット共にハイレベ
ル状態は上述した様に最小単位検出回路１０１ａ中の２
ＮＡＮＤ１にて検出されるので、ここでは入力信号２ビ
ット中どちらかがハイレベルであることを検出すればよ
い。したがって、信号線２０１、２０２、２０３および
２０４中の２本の信号がロウレベルであればアドレス比
較結果である入力信号中２ビットがハイレベルであると
言えるので、条件組合せ回路１０２は以下のように判断
動作をする。
【００４８】ＡＮＤ−ＮＯＲ４は、信号線２０１がロウ
レベルで、信号線２０２、２０３及び２０４のいずれか
がロウレベルであることを検出する。すなわち、これら
の入力条件で、ＡＮＤ−ＮＯＲ４のＡＮＤ側の出力がロ
ウレベルになり、ＡＮＤ−ＮＯＲ４の出力はハイレベル
となり、４ＮＯＲ７の出力はロウレベルになってＯＵＴ
にはハイレベルが検出される。
レベルで、信号線２０２、２０３及び２０４のいずれか
がロウレベルであることを検出する。すなわち、これら
の入力条件で、ＡＮＤ−ＮＯＲ４のＡＮＤ側の出力がロ
ウレベルになり、ＡＮＤ−ＮＯＲ４の出力はハイレベル
となり、４ＮＯＲ７の出力はロウレベルになってＯＵＴ
にはハイレベルが検出される。
【００４９】ＡＮＤ−ＮＯＲ５は、信号線２０２がロウ
レベルで、信号線２０３および２０４のいずれかがロウ
レベルであることを検出する。すなわち、ＡＮＤ−ＮＯ
Ｒ５のＡＮＤ側の出力がロウレベルになり、ＡＮＤ−Ｎ
ＯＲ５の出力はハイレベルとなり、４ＮＯＲ７の出力は
ロウレベルになって出力信号ＯＵＴにはハイレベルが検
出される。
レベルで、信号線２０３および２０４のいずれかがロウ
レベルであることを検出する。すなわち、ＡＮＤ−ＮＯ
Ｒ５のＡＮＤ側の出力がロウレベルになり、ＡＮＤ−Ｎ
ＯＲ５の出力はハイレベルとなり、４ＮＯＲ７の出力は
ロウレベルになって出力信号ＯＵＴにはハイレベルが検
出される。
【００５０】２ＮＯＲ６は、信号線２０３と２０４がロ
ウレベルであることを検出する。すなわち、２ＮＯＲ６
の出力はハイレベルとなり、同様に４ＮＯＲ７の出力は
ロウレベルになって出力信号ＯＵＴにはハイレベルが検
出される。
ウレベルであることを検出する。すなわち、２ＮＯＲ６
の出力はハイレベルとなり、同様に４ＮＯＲ７の出力は
ロウレベルになって出力信号ＯＵＴにはハイレベルが検
出される。
【００５１】上述したように、ＡＮＤ−ＮＯＲ５および
４と２ＮＯＲ６との出力のいずれかおよび４ＮＡＮＤ３
にて最小単位検出回路１０１ａの入力信号が共にハイレ
ベルである時、４ＮＯＲ７の入力がハイレベルとなるこ
とで、８ビット構成の複数選択検出回路４０１ａの出力
がロウレベルとなり、インバータ８を介したハイレベル
が検出回路より出力される。
４と２ＮＯＲ６との出力のいずれかおよび４ＮＡＮＤ３
にて最小単位検出回路１０１ａの入力信号が共にハイレ
ベルである時、４ＮＯＲ７の入力がハイレベルとなるこ
とで、８ビット構成の複数選択検出回路４０１ａの出力
がロウレベルとなり、インバータ８を介したハイレベル
が検出回路より出力される。
【００５２】またこの回路の入力信号であるアドレス比
較結果本数がＴＬＢの構成により増加しても、この回路
構成を基本として検出回路を構成できる。
較結果本数がＴＬＢの構成により増加しても、この回路
構成を基本として検出回路を構成できる。
【００５３】次に、第２の実施の形態として、入力信号
となるアドレス比較結果が３２ビット時の複数選択検出
回路を示す図２を参照すると、ここでは８ビット構成の
複数選択検出回路４０１ａを入力信号の増加に伴い４配
列する構成をとる。すなわち、入力信号ＩＮ１〜ＩＮ８
を入力する複数選択検出回路４０１ａのＮＯＲ７検出信
号線と、入力信号ＩＮ９〜ＩＮ１６を入力する複数選択
検出回路４０１ｂの４ＮＯＲ７検出信号線と、入力信号
ＩＮ１７〜ＩＮ２４を入力する複数選択検出回路４０１
ｃのＮＯＲ７検出信号線と、入力信号ＩＮ２５〜ＩＮ３
２を入力する複数選択検出回路４０１ｄの４ＮＯＲ７検
出信号線とをそれぞれ７ＮＡＮＤ１６の７入力端のうち
の４入力端に接続する。
となるアドレス比較結果が３２ビット時の複数選択検出
回路を示す図２を参照すると、ここでは８ビット構成の
複数選択検出回路４０１ａを入力信号の増加に伴い４配
列する構成をとる。すなわち、入力信号ＩＮ１〜ＩＮ８
を入力する複数選択検出回路４０１ａのＮＯＲ７検出信
号線と、入力信号ＩＮ９〜ＩＮ１６を入力する複数選択
検出回路４０１ｂの４ＮＯＲ７検出信号線と、入力信号
ＩＮ１７〜ＩＮ２４を入力する複数選択検出回路４０１
ｃのＮＯＲ７検出信号線と、入力信号ＩＮ２５〜ＩＮ３
２を入力する複数選択検出回路４０１ｄの４ＮＯＲ７検
出信号線とをそれぞれ７ＮＡＮＤ１６の７入力端のうち
の４入力端に接続する。
【００５４】さらに、複数選択検出回路４０１ａ〜４０
１ｄのそれぞれが有する４ＮＡＮＤ９〜１２のうち、複
数選択検出回路４０ｚｄの４ＮＡＮＤ１２の出力端は条
件組合せ回路の論理反転回路１０３を構成するＯＲ−Ｎ
ＡＮＤ１５のＮＡＮＤ側の入力端に接続される。
１ｄのそれぞれが有する４ＮＡＮＤ９〜１２のうち、複
数選択検出回路４０ｚｄの４ＮＡＮＤ１２の出力端は条
件組合せ回路の論理反転回路１０３を構成するＯＲ−Ｎ
ＡＮＤ１５のＮＡＮＤ側の入力端に接続される。
【００５５】複数選択検出回路４０１ｃの４ＮＡＮＤ１
１の出力端はＯＲ−ＮＡＮＤ１５のＯＲ側の第１の入力
端およびＯＲ−ＮＡＮＤ１４のＮＡＮＤ側の入力端に接
続される。
１の出力端はＯＲ−ＮＡＮＤ１５のＯＲ側の第１の入力
端およびＯＲ−ＮＡＮＤ１４のＮＡＮＤ側の入力端に接
続される。
【００５６】複数選択検出回路４０１ｂの４ＮＡＮＤ１
０の出力端はＯＲ−ＮＡＮＤ１５のＯＲ側の第２の入力
端とＯＲ−ＮＡＮＤ１４のＯＲ側の第１の入力端と２Ｎ
ＡＮＤ１３の一方の入力端とにそれぞれ接続される。
０の出力端はＯＲ−ＮＡＮＤ１５のＯＲ側の第２の入力
端とＯＲ−ＮＡＮＤ１４のＯＲ側の第１の入力端と２Ｎ
ＡＮＤ１３の一方の入力端とにそれぞれ接続される。
【００５７】複数選択検出回路４０１ａの４ＮＡＮＤ９
の出力端はＯＲ−ＮＡＮＤ１５のＯＲ側の第３の入力端
とＯＲ−ＮＡＮＤ１４のＯＲ側の第２の入力端と２ＮＡ
ＮＤ１３の他方の入力端にそれぞれ接続される。
の出力端はＯＲ−ＮＡＮＤ１５のＯＲ側の第３の入力端
とＯＲ−ＮＡＮＤ１４のＯＲ側の第２の入力端と２ＮＡ
ＮＤ１３の他方の入力端にそれぞれ接続される。
【００５８】ＯＲ−ＮＡＮＤ１５、ＯＲ−ＮＡＮＤ１４
および２ＮＡＮＤ１３の出力端はそれぞれ７入力ＮＡＮ
Ｄ１６の残った３つの入力端に接続され、その出力端か
ら複数選択検出回路の出力信号ＯＵＴとして出力され
る。
および２ＮＡＮＤ１３の出力端はそれぞれ７入力ＮＡＮ
Ｄ１６の残った３つの入力端に接続され、その出力端か
ら複数選択検出回路の出力信号ＯＵＴとして出力され
る。
【００５９】この回路の動作を説明すると、上述した７
ＮＡＮＤ１６の出力を複数選択検出回路の出力とするこ
とで、８ビット中の２ビットの入力信号にハイレベルが
あることを検出する。
ＮＡＮＤ１６の出力を複数選択検出回路の出力とするこ
とで、８ビット中の２ビットの入力信号にハイレベルが
あることを検出する。
【００６０】また、８ビットの入力信号中の１ビットの
みがハイレベルであることを検出するのが４ＮＡＮＤ
９、１０、１１および１２であり、それぞれ最小単位検
出回路１０１ａ〜１０１ｄ中の２ＮＯＲ２の出力である
信号線２０１、２０２、２０３および２０４を入力し、
これらの出力が信号線２０５、２０６、２０７および２
０８を介して条件組合せ回路の論理反転回路１０３に入
力され、信号線２０５、２０６、２０７および２０８中
の２ビットがハイレベルであることを検出し、７ＮＡＮ
Ｄ１６を介して複数選択検出回路の出力にハイレベルを
出力する。
みがハイレベルであることを検出するのが４ＮＡＮＤ
９、１０、１１および１２であり、それぞれ最小単位検
出回路１０１ａ〜１０１ｄ中の２ＮＯＲ２の出力である
信号線２０１、２０２、２０３および２０４を入力し、
これらの出力が信号線２０５、２０６、２０７および２
０８を介して条件組合せ回路の論理反転回路１０３に入
力され、信号線２０５、２０６、２０７および２０８中
の２ビットがハイレベルであることを検出し、７ＮＡＮ
Ｄ１６を介して複数選択検出回路の出力にハイレベルを
出力する。
【００６１】このようにして８ビット構成の複数選択検
出回路４０１ａ〜４０１ｄ中の１ビットのみハイレベル
となった場合であっても、３２ビット中で２ビットの入
力信号にハイレベルがあれば検出されるのである。
出回路４０１ａ〜４０１ｄ中の１ビットのみハイレベル
となった場合であっても、３２ビット中で２ビットの入
力信号にハイレベルがあれば検出されるのである。
【００６２】次に、第３の実施の形態として、８ビット
の入力信号中３ビット以上の入力信号にハイレベルが入
力されたことを検出する複数選択検出回路の回路図を示
した図３を参照すると、この複数選択検出回路は、最小
単位検出回路１０１ａ、１０１ｂ、１０１ｃおよび１０
１ｄと３ビット検出条件組合せ回路１０４と４ＮＯＲ２
５と４ＮＯＲ２６と２ＮＡＮＤ２７とを有する。
の入力信号中３ビット以上の入力信号にハイレベルが入
力されたことを検出する複数選択検出回路の回路図を示
した図３を参照すると、この複数選択検出回路は、最小
単位検出回路１０１ａ、１０１ｂ、１０１ｃおよび１０
１ｄと３ビット検出条件組合せ回路１０４と４ＮＯＲ２
５と４ＮＯＲ２６と２ＮＡＮＤ２７とを有する。
【００６３】最小単位検出回路１０１ａは、２ＮＡＮＤ
１および２ＮＯＲ２からなり、それぞれの一方の入力端
は共通接続されて入力信号ＩＮ１が供給され、それぞれ
の他方の入力端も共通接続されて入力信号ＩＮ２が供給
されて構成される。他の最小単位検出回路１０１ｂ、１
０１ｃおよび１０１ｄも同様な構成である。
１および２ＮＯＲ２からなり、それぞれの一方の入力端
は共通接続されて入力信号ＩＮ１が供給され、それぞれ
の他方の入力端も共通接続されて入力信号ＩＮ２が供給
されて構成される。他の最小単位検出回路１０１ｂ、１
０１ｃおよび１０１ｄも同様な構成である。
【００６４】３ビット検出条件組合せ回路１０４は、組
合せ回路ＡＮＤ−ＮＯＲ１７、１９、２１および２３と
３ＮＯＲ１８、２０、２２および２４とからなる。
合せ回路ＡＮＤ−ＮＯＲ１７、１９、２１および２３と
３ＮＯＲ１８、２０、２２および２４とからなる。
【００６５】最小単位検出回路１０１ａの２ＮＡＮＤ１
の出力線は３ビット検出条件組合せ回路１０４のＡＮＤ
−ＮＯＲ１７のＮＯＲ入力端に接続され、最小単位検出
回路１０１ａの２ＮＯＲ２の出力線２０９は３ビット検
出条件組合せ回路１０４の３ＮＯＲ１８，２０，２２の
第１の入力端とＡＮＤ−ＮＯＲ１９，２１，２３のＡＮ
Ｄ側の第１の入力端にそれぞれ接続される。
の出力線は３ビット検出条件組合せ回路１０４のＡＮＤ
−ＮＯＲ１７のＮＯＲ入力端に接続され、最小単位検出
回路１０１ａの２ＮＯＲ２の出力線２０９は３ビット検
出条件組合せ回路１０４の３ＮＯＲ１８，２０，２２の
第１の入力端とＡＮＤ−ＮＯＲ１９，２１，２３のＡＮ
Ｄ側の第１の入力端にそれぞれ接続される。
【００６６】最小単位検出回路１０１ｂの２ＮＡＮＤ１
の出力線は３ビット検出条件組合せ回路１０４のＡＮＤ
−ＮＯＲ１９のＮＯＲ入力端に接続され、最小単位検出
回路１０１ｂの２ＮＯＲ２の出力線２１０は３ビット検
出条件組合せ回路１０４の３ＮＯＲ１８，２０の第２の
入力端と３ＮＯＲ２４の第１の入力端とＡＮＤ−ＮＯＲ
１７のＡＮＤ側の第１の入力端とＡＮＤ−ＮＯＲ２１、
２３のＡＮＤ側の第２の入力端とにそれぞれ接続され
る。
の出力線は３ビット検出条件組合せ回路１０４のＡＮＤ
−ＮＯＲ１９のＮＯＲ入力端に接続され、最小単位検出
回路１０１ｂの２ＮＯＲ２の出力線２１０は３ビット検
出条件組合せ回路１０４の３ＮＯＲ１８，２０の第２の
入力端と３ＮＯＲ２４の第１の入力端とＡＮＤ−ＮＯＲ
１７のＡＮＤ側の第１の入力端とＡＮＤ−ＮＯＲ２１、
２３のＡＮＤ側の第２の入力端とにそれぞれ接続され
る。
【００６７】最小単位検出回路１０１ｃの２ＮＡＮＤ１
の出力線は３ビット検出条件組合せ回路１０４のＡＮＤ
−ＮＯＲ２１のＮＯＲ入力端に接続され、最小単位検出
回路１０１ｃの２ＮＯＲ２の出力線２１１は３ビット検
出条件組合せ回路１０４の３ＮＯＲ１８の第３の入力端
と３ＮＯＲ２２、２４の第２の入力端とＡＮＤ−ＮＯＲ
１７、１９のＡＮＤ側の第２の入力端とＡＮＤ−ＮＯＲ
２３のＡＮＤ側の第３の入力端とにそれぞれ接続され
る。
の出力線は３ビット検出条件組合せ回路１０４のＡＮＤ
−ＮＯＲ２１のＮＯＲ入力端に接続され、最小単位検出
回路１０１ｃの２ＮＯＲ２の出力線２１１は３ビット検
出条件組合せ回路１０４の３ＮＯＲ１８の第３の入力端
と３ＮＯＲ２２、２４の第２の入力端とＡＮＤ−ＮＯＲ
１７、１９のＡＮＤ側の第２の入力端とＡＮＤ−ＮＯＲ
２３のＡＮＤ側の第３の入力端とにそれぞれ接続され
る。
【００６８】最小単位検出回路１０１ｄのＮＡＮＤ１の
出力線は３ビット検出条件組合せ回路１０４のＡＮＤ−
ＮＯＲ２３のＮＯＲ入力端に接続され、最小単位検出回
路１０１ｄの２ＮＯＲ２の出力線２１２は３ビット検出
条件組合せ回路１０４の３ＮＯＲ２０、２２、２４の第
３の入力端とＡＮＤ−ＮＯＲ１７、１９、２１のＡＮＤ
側の第３の入力端とにそれぞれ接続される。
出力線は３ビット検出条件組合せ回路１０４のＡＮＤ−
ＮＯＲ２３のＮＯＲ入力端に接続され、最小単位検出回
路１０１ｄの２ＮＯＲ２の出力線２１２は３ビット検出
条件組合せ回路１０４の３ＮＯＲ２０、２２、２４の第
３の入力端とＡＮＤ−ＮＯＲ１７、１９、２１のＡＮＤ
側の第３の入力端とにそれぞれ接続される。
【００６９】つまり、３ＮＯＲ１８，２０，２２，２４
に入力される最小単位検出回路は、ＮＯＲと最小単位検
出回路がそれぞれｍ個ずつあるとすれば、ｎ番目のＮＯ
Ｒであれば、ｎ番目のｎの補数＋１であるｍ−ｎ＋１番
目の最小単位検出回路の出力信号以外の出力信号をそれ
ぞれ入力する関係にあり、また、ＡＮＤ−ＮＯＲ１７，
１９，２１，２３入力される最小単位検出回路はｎ番目
のＡＮＤ−ＮＯＲであれば、ｎ番目の最小単位検出回路
以外の出力信号をそれぞれ入力する関係にある。
に入力される最小単位検出回路は、ＮＯＲと最小単位検
出回路がそれぞれｍ個ずつあるとすれば、ｎ番目のＮＯ
Ｒであれば、ｎ番目のｎの補数＋１であるｍ−ｎ＋１番
目の最小単位検出回路の出力信号以外の出力信号をそれ
ぞれ入力する関係にあり、また、ＡＮＤ−ＮＯＲ１７，
１９，２１，２３入力される最小単位検出回路はｎ番目
のＡＮＤ−ＮＯＲであれば、ｎ番目の最小単位検出回路
以外の出力信号をそれぞれ入力する関係にある。
【００７０】３ビット検出条件組合せ回路１０４の３Ｎ
ＯＲ１８と２０およびＡＮＤ−ＮＯＲ１７と１９のそれ
ぞれの出力線は４ＮＯＲ２５の入力端に、３ＮＯＲ２２
と２４およびＡＮＤ−ＮＯＲ２１と２３のそれぞれの出
力線は４ＮＯＲ２６の入力端に接続され、４ＮＯＲ２５
および２６の出力線は２ＮＡＮＤ２７の入力端に接続さ
れ、その出力が複数選択検出回路の出力ＯＵＴとなるよ
うに構成されている。
ＯＲ１８と２０およびＡＮＤ−ＮＯＲ１７と１９のそれ
ぞれの出力線は４ＮＯＲ２５の入力端に、３ＮＯＲ２２
と２４およびＡＮＤ−ＮＯＲ２１と２３のそれぞれの出
力線は４ＮＯＲ２６の入力端に接続され、４ＮＯＲ２５
および２６の出力線は２ＮＡＮＤ２７の入力端に接続さ
れ、その出力が複数選択検出回路の出力ＯＵＴとなるよ
うに構成されている。
【００７１】この回路においても、最小単位検出回路１
０１ａ〜１０１ｄは変更することなく条件組合せ回路を
変更することで検出信号を作成できる。すなわち、入力
信号中３ビットのハイレベル検出を行う３ビット検出条
件組合せ回路１０４は、例えば最小単位検出回路１０１
ａの入力信号ＩＮ１およびＩＮ２がともにハイレベル
で、その他の入力ＩＮ３からＩＮ８のいずれかがハイレ
ベルの状態を検出するのがＡＮＤ−ＮＯＲ回路１７、１
９、２１および２３である。さらに、最小単位検出回路
１０１ａ〜１０１ｄのそれぞれの２つの入力信号のどち
らかがハイレベルである時を検出するのが３ＮＯＲ１
８、２０、２２および２４である。
０１ａ〜１０１ｄは変更することなく条件組合せ回路を
変更することで検出信号を作成できる。すなわち、入力
信号中３ビットのハイレベル検出を行う３ビット検出条
件組合せ回路１０４は、例えば最小単位検出回路１０１
ａの入力信号ＩＮ１およびＩＮ２がともにハイレベル
で、その他の入力ＩＮ３からＩＮ８のいずれかがハイレ
ベルの状態を検出するのがＡＮＤ−ＮＯＲ回路１７、１
９、２１および２３である。さらに、最小単位検出回路
１０１ａ〜１０１ｄのそれぞれの２つの入力信号のどち
らかがハイレベルである時を検出するのが３ＮＯＲ１
８、２０、２２および２４である。
【００７２】このＡＮＤ−ＮＯＲ１７、１９、２１およ
び２３により、最小単位検出回路１０１ａの入力信号が
共にハイレベルでかつその他の入力信号がハイレベルで
あった場合に検出されハイレベルを出力する。また、３
ＮＯＲ１８、２０、２２および２４では最小単位検出回
路１０１〜１０１ｄ中のＮＯＲ２の出力である信号線２
０１、２０２、２０３および２０４の４信号線中３信号
線にハイレベルがある組合せをとることにより、少なく
ても入力信号３ビットにハイレベルがあることを検出す
る。
び２３により、最小単位検出回路１０１ａの入力信号が
共にハイレベルでかつその他の入力信号がハイレベルで
あった場合に検出されハイレベルを出力する。また、３
ＮＯＲ１８、２０、２２および２４では最小単位検出回
路１０１〜１０１ｄ中のＮＯＲ２の出力である信号線２
０１、２０２、２０３および２０４の４信号線中３信号
線にハイレベルがある組合せをとることにより、少なく
ても入力信号３ビットにハイレベルがあることを検出す
る。
【００７３】これら３ビット検出条件組合せ回路１０４
の出力は、４ＮＯＲ２５および２６の入力となり、その
出力が２ＮＡＮＤ２７の入力となり、その出力が３ビッ
ト以上の入力信号にハイレベルがあることを検出する検
出回路の出力となり、検出時にハイレベルを出力する。
の出力は、４ＮＯＲ２５および２６の入力となり、その
出力が２ＮＡＮＤ２７の入力となり、その出力が３ビッ
ト以上の入力信号にハイレベルがあることを検出する検
出回路の出力となり、検出時にハイレベルを出力する。
【００７４】この様に例えばＴＬＢ回路で使用するアド
レス比較結果が重複していることを検出する検出回路以
外にも、基本となる回路構成を応用できるものである。
また本発明の複数選択検出回路の回路構成では、入力信
号から検出回路出力までの論理回路の段数が、図１の８
ビット構成の複数選択検出回路および図２の３２ビット
構成の複数選択検出回路および図３の８ビット中３ビッ
トのハイレベルを検出する回路の実施の形態例共に４ゲ
ートにて実現でき、入力信号の増減に検出時間が左右さ
れず、図３で示す様な３ビツト以上の入力信号にハイレ
ベル検出回路であっても論理回路段数を増加することな
く実現できるのである。
レス比較結果が重複していることを検出する検出回路以
外にも、基本となる回路構成を応用できるものである。
また本発明の複数選択検出回路の回路構成では、入力信
号から検出回路出力までの論理回路の段数が、図１の８
ビット構成の複数選択検出回路および図２の３２ビット
構成の複数選択検出回路および図３の８ビット中３ビッ
トのハイレベルを検出する回路の実施の形態例共に４ゲ
ートにて実現でき、入力信号の増減に検出時間が左右さ
れず、図３で示す様な３ビツト以上の入力信号にハイレ
ベル検出回路であっても論理回路段数を増加することな
く実現できるのである。
【００７５】
【発明の効果】以上の説明から明らかな様に、従来はア
ドレス比較結果である入力信号の状態により検出回路の
検出時間が左右されたり、検出回路の素子数が多く高速
動作を行う回路へは流用できないという不具合があった
が、本発明の複数選択検出回路を用いることにより、第
１の効果として入力信号の状態に左右されることなく、
どの入力信号とどの入力信号にハイレベルが入力された
場合であっても、論理回路段数は４段と一定であり検出
時間が入力信号の状態に左右されないことである。図５
の従来回路では検出動作には最高８段最低２段の論理段
数であり、図６の従来回路では検出動作には最高８段最
低４段の論理段数が必要と、入力信号の状態に左右され
ることにより検出時間に幅があったのを改善している。
ドレス比較結果である入力信号の状態により検出回路の
検出時間が左右されたり、検出回路の素子数が多く高速
動作を行う回路へは流用できないという不具合があった
が、本発明の複数選択検出回路を用いることにより、第
１の効果として入力信号の状態に左右されることなく、
どの入力信号とどの入力信号にハイレベルが入力された
場合であっても、論理回路段数は４段と一定であり検出
時間が入力信号の状態に左右されないことである。図５
の従来回路では検出動作には最高８段最低２段の論理段
数であり、図６の従来回路では検出動作には最高８段最
低４段の論理段数が必要と、入力信号の状態に左右され
ることにより検出時間に幅があったのを改善している。
【００７６】第２の効果は、本発明の回路ではその回路
構成から素子数が従来に比べ減少することができ、この
回路にて消費する電力が削減できるのである。本発明の
回路構成ではトランジスタ数６８個にて実現している
が、従来の図５に示す回路ではトランジスタ８４個およ
び図６に示す回路ではトランジスタ数１１６個と共に多
く、トランジスタ数を削減できたことでレイアウト面積
を縮小できることからより高集積を要求される半導体集
積回路へも対応可能である。
構成から素子数が従来に比べ減少することができ、この
回路にて消費する電力が削減できるのである。本発明の
回路構成ではトランジスタ数６８個にて実現している
が、従来の図５に示す回路ではトランジスタ８４個およ
び図６に示す回路ではトランジスタ数１１６個と共に多
く、トランジスタ数を削減できたことでレイアウト面積
を縮小できることからより高集積を要求される半導体集
積回路へも対応可能である。
【００７７】第３の効果では、図３に示した様にＴＬＢ
で用いる複数選択検出回路の応用である、入力信号３ビ
ットにハイレベルが入力されたことを検出する検出回路
で明らかなように、図１で示した本発明の複数選択検出
回路の基本構成を応用して回路が実現でき、ＴＬＢ以外
への検出回路としても利用できる。
で用いる複数選択検出回路の応用である、入力信号３ビ
ットにハイレベルが入力されたことを検出する検出回路
で明らかなように、図１で示した本発明の複数選択検出
回路の基本構成を応用して回路が実現でき、ＴＬＢ以外
への検出回路としても利用できる。
【図１】本発明の第１の実施の形態による８ビット構成
の複数選択検出回路の回路図である。
の複数選択検出回路の回路図である。
【図２】第１の実施の形態による３２ビット構成の複数
選択検出回の回路図である。
選択検出回の回路図である。
【図３】第１の実施の形態による８ビット中３ビットの
ハイレベル検出回路の回路図である。
ハイレベル検出回路の回路図である。
【図４】基本的ＴＬＢ動作を示すブロック図である。
【図５】従来の８ビット構成の複数選択検出回路の回路
図である。
図である。
【図６】従来の８ビット構成の半加算器を用いた複数選
択検出回路の回路図である。
択検出回路の回路図である。
１，１３，２７，２２，３７，４２，４７，５３ ２
ＮＡＮＤ ２，６，２９，３４，３８，４３ ２ＮＯＲ ３，９，１０，１１，１２ ４ＮＡＮＤ ４，５，１７，１９，２１，２３，２８，３３，３９，
４４ ＡＮＤ−ＮＯＲ ７，２５，２６，５１ ４ＮＯＲ ８，３１，３６，４１，４５，４８，５０ インバー
タ ９，１０，１１，１２ ４ＮＡＮＤ １４，１５，３０，３５，４０，４６，４９ ＯＲ−
ＮＡＮＤ １６ ７ＮＡＮＤ １８，２０，２２，２４，５２ ３ＮＯＲ １０１ａ〜１０１ｄ 最小単位検出回路 １０２ 条件組み合わせ回路 １０３ 条件組み合わせ回路の論理反転回路 １０４ ３ビット検出条件組み合わせ回路 １０５ 半加算器 ２０１〜２２１ 信号線 ４０１ａ〜４０１ｄ ８ビット構成の複数選択検出回
路 ４０２ 仮想アドレス ４０３ ＴＬＢ ４０４ ＴＬＢエントリー ４０５ 物理アドレス ＧＮＤ 接地電位 ＩＮ１〜ＩＮ３２ 入力信号 ＯＵＴ 検出回路出力
ＮＡＮＤ ２，６，２９，３４，３８，４３ ２ＮＯＲ ３，９，１０，１１，１２ ４ＮＡＮＤ ４，５，１７，１９，２１，２３，２８，３３，３９，
４４ ＡＮＤ−ＮＯＲ ７，２５，２６，５１ ４ＮＯＲ ８，３１，３６，４１，４５，４８，５０ インバー
タ ９，１０，１１，１２ ４ＮＡＮＤ １４，１５，３０，３５，４０，４６，４９ ＯＲ−
ＮＡＮＤ １６ ７ＮＡＮＤ １８，２０，２２，２４，５２ ３ＮＯＲ １０１ａ〜１０１ｄ 最小単位検出回路 １０２ 条件組み合わせ回路 １０３ 条件組み合わせ回路の論理反転回路 １０４ ３ビット検出条件組み合わせ回路 １０５ 半加算器 ２０１〜２２１ 信号線 ４０１ａ〜４０１ｄ ８ビット構成の複数選択検出回
路 ４０２ 仮想アドレス ４０３ ＴＬＢ ４０４ ＴＬＢエントリー ４０５ 物理アドレス ＧＮＤ 接地電位 ＩＮ１〜ＩＮ３２ 入力信号 ＯＵＴ 検出回路出力
Claims (5)
- 【請求項１】 ２ｍ本（ｍは４以上の自然数）の入力信
号に対し第２ｎ番目（ｎ≦２ｍ）の入力信号と２ｎ−１
番目の入力信号とを入力し、これら両方の信号が一方極
性の時に他方極性の第１の出力信号を出力するとともに
前記両方の信号の極性が互いに異なるときは前記他方極
性の第２の出力信号を出力する最小単位検出回路をｍ個
有し、ｍ本の前記第１の出力信号を入力する第１の否定
論理積回路と、１番目からｎ番目の前記第２の出力信号
を入力して前記２ｎ番目の入力信号と２ｎ−１番目の入
力信号とのどちらかが前記他方極性であることを検出す
る条件組合せ回路と、この条件組合せ回路および前記第
１の否定論理積回路の出力を入力する第１の否定論理和
回路とからなり、この第１の否定論理和回路出力が複数
検出の出力となる構成を有することを特徴とする複数選
択検出回路。 - 【請求項２】 前記最小単位検出回路は第２の否定論理
積回路と第２の否定論理和回路に２ｎ番目の入力信号と
２ｎ−１番目の入力信号を各々共通入力し、前記第２の
否定論理積回路の出力信号を前記最小単位検出回路の前
記第１の出力信号とし、前記第２の否定論理和回路の出
力信号を前記第２の出力信号とする請求項１記載の複数
選択検出回路。 - 【請求項３】 前記条件組合せ回路は、ｍ−２個の第１
の論理積回路とｍ−２個の第３の否定論理和回路とを組
合せ、ｎ番目の前記第３の否定論理和回路の入力にはｎ
番目の前記第２の出力信号が接続され、ｎ番目の前記第
１の論理積回路にはｎ−１番目からｍ番目までの前記第
２の出力信号が接続され、前記第４の否定論理和回路の
入力にはｍ−１番目およびｍ番目の前記第２の出力信号
が接続され、これらの出力が条件組合せの出力信号とし
て出力される請求項１記載の複数選択検出回路。 - 【請求項４】第１の否定論理積回路と第１の否定論理和
回路に２ｎ（ｎ≦２ｍ）番目の入力信号と２ｎ−１番目
の入力信号を各々共通入力し、前記第１の否定論理積回
路の出力信号を第１の出力信号とし、前記第１の否定論
理和回路の出力信号を前記第２の出力信号とする最小単
位検出回路をｍ個とｍ−２個の第１の論理積回路および
ｍ−２個の第２の否定論理和回路を組合せ、ｎ番目の前
記第２の否定論理和回路の入力にはｎ番目の前記第２の
出力信号が接続され、ｎ番目の前記第１の論理積回路に
はｎ−１番目からｍ番目までの前記第２の出力信号が接
続され、第３の否定論理和回路の入力にはｍ−１番目お
よびｍ番目の前記第２の出力信号が接続され、これらの
出力が条件組合せの出力信号として出力される条件組合
せ回路と前記最小単位検出回路のｎ本の前記第１の出力
信号を入力する第２の否定論理積回路と前記条件組合せ
回路および前記第２の否定論理積回路の出力を入力する
第４の否定論理和回路とｎ本の前記第２の出力信号を入
力する第３の否定論理積回路とからなる複数選択検出手
段をｍ（ｍは４以上の自然数）個と、ｍ−２個の第１の
論理和回路とｍ−２個の第４の否定論理積回路とを組合
せ、ｎ番目の前記第４の否定論理積回路の入力にはｎ番
目の前記第２の出力信号が接続され、ｎ番目の前記第１
の論理和回路には２番目からｎ番目までの前記第２の出
力信号が接続され、第５の否定論理積回路の入力には１
番目および２番目の前記第２の出力信号が接続され、こ
れらの出力が条件組合せの出力信号として出力される条
件組合せ回路の論理反転回路と、この条件組合せ回路の
論理反転回路および前記複数選択検出手段の出力を入力
する前記第６の否定論理積回路とからなることを特徴と
する複数選択検出回路。 - 【請求項５】 第１の否定論理積回路と第１の否定論理
和回路に２ｎ番目の入力信号と２ｎ−１番目の入力信号
を各々共通入力し、前記第１の否定論理積回路の出力信
号を第１の出力信号とし、前記第１の否定論理和回路の
出力信号を前記第２の出力信号とする最小単位検出回路
がｍ個と、ｎの補数＋１番目以外のすべての前記第２の
出力信号が接続される第３の否定論理和回路がｍ個と、
ｎ−２個の第１の論理積回路とｎ−２個の第３の否定論
理和回路とを組合せ、ｎ番目の前記第３の否定論理和回
路の入力にはそれぞれｎ番目の前記第２の出力信号が接
続され、ｍ個の前記第１の論理積回路にはそれぞれｎ番
目以外のすべての前記第２の出力信号が接続される組合
せ回路がｍ個と、前記第２の否定論理和回路および前記
組合せ回路の出力がそれぞれｍ／２個にグループ分割さ
れて入力される第４および第５の否定論理和回路と、こ
れらの否定論理和回路の出力が入力される第２の否定論
理積回路とからなることを特徴とする複数選択検出回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27222596A JP2856716B2 (ja) | 1996-10-15 | 1996-10-15 | 複数選択検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27222596A JP2856716B2 (ja) | 1996-10-15 | 1996-10-15 | 複数選択検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10126251A JPH10126251A (ja) | 1998-05-15 |
| JP2856716B2 true JP2856716B2 (ja) | 1999-02-10 |
Family
ID=17510865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27222596A Expired - Fee Related JP2856716B2 (ja) | 1996-10-15 | 1996-10-15 | 複数選択検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2856716B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5363056B2 (ja) * | 2008-09-24 | 2013-12-11 | 株式会社メガチップス | 同期信号検出回路および半導体集積回路 |
-
1996
- 1996-10-15 JP JP27222596A patent/JP2856716B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10126251A (ja) | 1998-05-15 |
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