JP3034699B2 - Ｍｉｓｆｅｔの製造方法 - Google Patents
Ｍｉｓｆｅｔの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体素子、特にＭＩ
ＳＦＥＴ（Ｍｅｔａｌ ＩｎｓｕｌａｔｅｒＳｅｍｉｃ
ｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａ
ｎｓｉｓｔｅｒ）の製造方法に関するものである。
ＳＦＥＴ（Ｍｅｔａｌ ＩｎｓｕｌａｔｅｒＳｅｍｉｃ
ｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａ
ｎｓｉｓｔｅｒ）の製造方法に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、以下に示すようなものがあった。
例えば、以下に示すようなものがあった。
【０００３】図１１はかかる従来の一般的なＮ型ＭＯＳ
トランジスタの断面図である。
トランジスタの断面図である。
【０００４】この図において、Ｐ型のシリコン基板５１
にＮ型のソースおよびドレイン５２、その上にゲート酸
化膜５３及びフィールド酸化膜５５を形成し、そのゲー
ト酸化膜５３上に多結晶Ｓｉより成るゲート電極５４を
形成して、その上に配線分離用絶縁膜５６を形成する。
そこで、配線分離用絶縁膜５６に選択的エッチングによ
り、コンタクトホールを形成して、配線用金属膜５７を
配線する。
にＮ型のソースおよびドレイン５２、その上にゲート酸
化膜５３及びフィールド酸化膜５５を形成し、そのゲー
ト酸化膜５３上に多結晶Ｓｉより成るゲート電極５４を
形成して、その上に配線分離用絶縁膜５６を形成する。
そこで、配線分離用絶縁膜５６に選択的エッチングによ
り、コンタクトホールを形成して、配線用金属膜５７を
配線する。
【０００５】このように構成されるＭＯＳトランジスタ
の１つの問題点として、ゲート酸化膜５３の絶縁破壊に
よる信頼性の低下が挙げられる。
の１つの問題点として、ゲート酸化膜５３の絶縁破壊に
よる信頼性の低下が挙げられる。
【０００６】このゲート酸化膜５３の電気的耐圧特性を
調査する１つの方法を示したものが図１２である。Ｐ型
基板６１上にはゲート酸化膜６２が形成され、このゲー
ト酸化膜６２としては１０〜５０ｎｍの酸化膜が現在一
般的に用いられている。また、ゲート酸化膜６２上には
多結晶Ｓｉゲート電極６３が形成され、この調査におい
ては、耐圧の感度を向上させるため、通常のトランジス
タに比較して大幅に広い面積、例えば、１０〜３０ｍｍ
2 が用いられている。
調査する１つの方法を示したものが図１２である。Ｐ型
基板６１上にはゲート酸化膜６２が形成され、このゲー
ト酸化膜６２としては１０〜５０ｎｍの酸化膜が現在一
般的に用いられている。また、ゲート酸化膜６２上には
多結晶Ｓｉゲート電極６３が形成され、この調査におい
ては、耐圧の感度を向上させるため、通常のトランジス
タに比較して大幅に広い面積、例えば、１０〜３０ｍｍ
2 が用いられている。
【０００７】このように作製された構造において、端子
６４をゲート電極６３に接触させ、ゲート酸化膜６２の
耐圧を測定する。この時の測定方法としては、可変電圧
源６５を低電圧より順次上昇させることにより、電流計
６６により、規定電流が流れる電圧をゲート酸化膜６２
の絶縁耐圧と判定している。
６４をゲート電極６３に接触させ、ゲート酸化膜６２の
耐圧を測定する。この時の測定方法としては、可変電圧
源６５を低電圧より順次上昇させることにより、電流計
６６により、規定電流が流れる電圧をゲート酸化膜６２
の絶縁耐圧と判定している。
【０００８】この時のゲート酸化膜６２の耐圧分布を示
したものが図１３であり、ゲート酸化膜６２は２０ｎｍ
で、ゲート電極６３の面積は２０ｍｍ2 であり、判定電
流は４μＡ／ｃｍ2 である。ゲート酸化膜６２の耐圧は
Ａモードと呼ばれている低電圧グループと、中電圧のＢ
モードグループ及び酸化膜本来の耐圧を示すＣモードグ
ループに別れて分布している一般的な耐圧分布を示して
いる。
したものが図１３であり、ゲート酸化膜６２は２０ｎｍ
で、ゲート電極６３の面積は２０ｍｍ2 であり、判定電
流は４μＡ／ｃｍ2 である。ゲート酸化膜６２の耐圧は
Ａモードと呼ばれている低電圧グループと、中電圧のＢ
モードグループ及び酸化膜本来の耐圧を示すＣモードグ
ループに別れて分布している一般的な耐圧分布を示して
いる。
【０００９】
【発明が解決しようとする課題】このように、一般的に
形成されたゲート酸化膜においては、ＡモードやＢモー
ドと呼ばれる低耐圧部分が存在しているため、信頼性が
低下するという問題点がある。
形成されたゲート酸化膜においては、ＡモードやＢモー
ドと呼ばれる低耐圧部分が存在しているため、信頼性が
低下するという問題点がある。
【００１０】この不良を防止するため、電圧ストレス試
験を行い、初期的な不良を取り除くようにしているが、
完全な防止対策とは成り得ず、コスト的な問題も発生し
ていた。
験を行い、初期的な不良を取り除くようにしているが、
完全な防止対策とは成り得ず、コスト的な問題も発生し
ていた。
【００１１】本発明は、以上述べたゲート酸化膜耐圧の
ＡモードやＢモード不良を無くし、信頼性の高いＭＩＳ
ＦＥＴの製造方法を提供することを目的とする。
ＡモードやＢモード不良を無くし、信頼性の高いＭＩＳ
ＦＥＴの製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明は、上記目的を達
成するために、〔１〕 ＭＩＳＦＥＴの製造方法において、ＭＩＳＦＥＴ
のゲート絶縁膜を成長させる工程と、このゲート絶縁膜
表面を所定電位に帯電させる工程と、イオン化した溶液
中で洗浄する工程と、ゲート電極用金属膜を成長させる
工程とを施すようにしたものである。
成するために、〔１〕 ＭＩＳＦＥＴの製造方法において、ＭＩＳＦＥＴ
のゲート絶縁膜を成長させる工程と、このゲート絶縁膜
表面を所定電位に帯電させる工程と、イオン化した溶液
中で洗浄する工程と、ゲート電極用金属膜を成長させる
工程とを施すようにしたものである。
【００１３】〔２〕上記〔１〕記載のＭＩＳＦＥＴの製
造方法において、ゲート絶縁膜表面の帯電は回転させた
絶縁体を前記ゲート絶縁膜に接触させながら絶縁性液体
でリンスし、絶縁体との摩擦力により行うようにしたも
のである。
造方法において、ゲート絶縁膜表面の帯電は回転させた
絶縁体を前記ゲート絶縁膜に接触させながら絶縁性液体
でリンスし、絶縁体との摩擦力により行うようにしたも
のである。
【００１４】
【作用】本発明によれば、上記したように、ＭＩＳＦＥ
Ｔの製造方法において、ゲート酸化膜成長後の工程にお
いて、ゲート酸化膜の表面を所定の電位に帯電させた
後、イオン化しているウェット洗浄液で洗浄を行い、そ
の後、ゲート電極を形成する。
Ｔの製造方法において、ゲート酸化膜成長後の工程にお
いて、ゲート酸化膜の表面を所定の電位に帯電させた
後、イオン化しているウェット洗浄液で洗浄を行い、そ
の後、ゲート電極を形成する。
【００１５】したがって、機械的に付着したパーティク
ルや静電気力によって付着したパーティクルが完全に除
去され、ゲート酸化膜上に成長するゲート電極としての
多結晶Ｓｉが均一となるため、ゲート酸化膜の電気的耐
圧が向上する。
ルや静電気力によって付着したパーティクルが完全に除
去され、ゲート酸化膜上に成長するゲート電極としての
多結晶Ｓｉが均一となるため、ゲート酸化膜の電気的耐
圧が向上する。
【００１６】
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。
がら詳細に説明する。
【００１７】図１は本発明の実施例を示すＭＩＳＦＥＴ
の製造工程フローチャートである。
の製造工程フローチャートである。
【００１８】まず、アクティブ工程等のゲート膜形成工
程以前の処理を行い、耐圧向上を目的とするゲート酸
化膜（ＳｉＯ2 膜）を、例えば２０ｎｍ成長させる（ス
テップ）。次に、純水を用いたブラシスクラブで帯
電処理を行い（ステップ）、次に、イオン化してい
る洗浄液、例えば硫酸、過酸化水素水と純水の混合液で
ディップ洗浄を行い（ステップ）、多結晶シリコン
ゲート電極の形成を行い（ステップ）、ＰＯＣｌ3
の拡散を行い（ステップ）、その後は一般的な処理に
よりウエハプロセスを行う。
程以前の処理を行い、耐圧向上を目的とするゲート酸
化膜（ＳｉＯ2 膜）を、例えば２０ｎｍ成長させる（ス
テップ）。次に、純水を用いたブラシスクラブで帯
電処理を行い（ステップ）、次に、イオン化してい
る洗浄液、例えば硫酸、過酸化水素水と純水の混合液で
ディップ洗浄を行い（ステップ）、多結晶シリコン
ゲート電極の形成を行い（ステップ）、ＰＯＣｌ3
の拡散を行い（ステップ）、その後は一般的な処理に
よりウエハプロセスを行う。
【００１９】図２は本発明の実施例を示すゲート酸化膜
の帯電処理の一例を示す図である。ここでは、スクラバ
と呼ばれ、従来から用いられている半導体ウエハを純水
とともにブラシでスクラブし、ウエハ表面に付着した異
物を除去する装置の概略を示している。
の帯電処理の一例を示す図である。ここでは、スクラバ
と呼ばれ、従来から用いられている半導体ウエハを純水
とともにブラシでスクラブし、ウエハ表面に付着した異
物を除去する装置の概略を示している。
【００２０】まず、ゲート酸化工程を完了した半導体ウ
エハ１は、導電性を有するスピン・チャック２によって
真空吸着され、回転軸３によって回転動作すると共に、
半導体ウエハ１表面は、回転モータ４に取り付けられた
ブラシ５によってブラッシングされる。この時、スピン
・チャック２はＧＮＤ電位に接続されているものとす
る。また、ブラシ５はスウイング軸によって半導体ウエ
ハ１の中心部から周辺部にスウイングされる。更に、純
水ノズル６でブラシ処理中および処理後、純水を吐出
し、半導体ウエハ１表面をリンスする。この時、ゲート
酸化膜の表面は純水との摩擦により静電気が発生し帯電
する。
エハ１は、導電性を有するスピン・チャック２によって
真空吸着され、回転軸３によって回転動作すると共に、
半導体ウエハ１表面は、回転モータ４に取り付けられた
ブラシ５によってブラッシングされる。この時、スピン
・チャック２はＧＮＤ電位に接続されているものとす
る。また、ブラシ５はスウイング軸によって半導体ウエ
ハ１の中心部から周辺部にスウイングされる。更に、純
水ノズル６でブラシ処理中および処理後、純水を吐出
し、半導体ウエハ１表面をリンスする。この時、ゲート
酸化膜の表面は純水との摩擦により静電気が発生し帯電
する。
【００２１】図３はこの時のゲート酸化膜のスクラブ時
間（秒）と帯電電圧（Ｖ）との関係を示す図である。
間（秒）と帯電電圧（Ｖ）との関係を示す図である。
【００２２】スクラブ条件は６インチの半導体ウエハで
約２〜４ｋｇｆ／ｃｍ2 の低圧で、半導体ウエハ中心部
に２００〜４００ｃｃ／ｍの純水量を回転数１０００ｒ
ｐｍでリンス処理したものである。この時、半導体ウエ
ハ１の酸化膜は、純水との摩擦によりマイナス帯電、つ
まり電子がチャージされ、処理時間とともに徐々に増加
し、ある値で飽和特性を示す。
約２〜４ｋｇｆ／ｃｍ2 の低圧で、半導体ウエハ中心部
に２００〜４００ｃｃ／ｍの純水量を回転数１０００ｒ
ｐｍでリンス処理したものである。この時、半導体ウエ
ハ１の酸化膜は、純水との摩擦によりマイナス帯電、つ
まり電子がチャージされ、処理時間とともに徐々に増加
し、ある値で飽和特性を示す。
【００２３】この飽和帯電電圧とゲート酸化膜厚の相関
を示したものが図４である。薄い方からゲート酸化膜厚
１００ｎｍ位までは、膜厚に比例法値、つまり１２ＭＶ
／ｃｍの値を示している。
を示したものが図４である。薄い方からゲート酸化膜厚
１００ｎｍ位までは、膜厚に比例法値、つまり１２ＭＶ
／ｃｍの値を示している。
【００２４】更に、図５は、ゲート酸化膜厚２０ｎｍに
おいて、ウエハ回転数を１０００ｒｐｍから、３０００
ｒｐｍ，６０００ｒｐｍと変化させた時のリンス時間に
対する帯電量を示したものである。ウエハ回転数１００
０ｒｐｍにおいては、飽和帯電圧を示すのに約４００秒
を要するのに対して、３０００ｒｐｍでは約１００秒、
６０００ｒｐｍでは、３０秒と速く飽和させることがで
きる。
おいて、ウエハ回転数を１０００ｒｐｍから、３０００
ｒｐｍ，６０００ｒｐｍと変化させた時のリンス時間に
対する帯電量を示したものである。ウエハ回転数１００
０ｒｐｍにおいては、飽和帯電圧を示すのに約４００秒
を要するのに対して、３０００ｒｐｍでは約１００秒、
６０００ｒｐｍでは、３０秒と速く飽和させることがで
きる。
【００２５】この帯電は、図６に示すように、純水リン
スとブラシスクラブの組み合わせ（○印）は、純水リン
スのみ（▲印）と同一の値を示すことから、純水と酸化
膜の摩擦のみで決定されていることが判る。しかる後、
イオン化している洗浄液、例えば硫酸と過酸化水素水、
純水の混合液にディップ洗浄し、純水リンスおよびスピ
ンドライ乾燥を行う。その後、電極材、例えば多結晶Ｓ
ｉ膜を、約６００℃でＳｉＨ4 を熱分解して成長させ、
更に、ＰＯＣｌ3 等の熱拡散で多結晶Ｓｉを拡散し、ホ
トリソ及びエッチング技術でゲート電極パターンを形成
する。このようにして、ＭＯＳＦＥＴを作製する。
スとブラシスクラブの組み合わせ（○印）は、純水リン
スのみ（▲印）と同一の値を示すことから、純水と酸化
膜の摩擦のみで決定されていることが判る。しかる後、
イオン化している洗浄液、例えば硫酸と過酸化水素水、
純水の混合液にディップ洗浄し、純水リンスおよびスピ
ンドライ乾燥を行う。その後、電極材、例えば多結晶Ｓ
ｉ膜を、約６００℃でＳｉＨ4 を熱分解して成長させ、
更に、ＰＯＣｌ3 等の熱拡散で多結晶Ｓｉを拡散し、ホ
トリソ及びエッチング技術でゲート電極パターンを形成
する。このようにして、ＭＯＳＦＥＴを作製する。
【００２６】図７〜図９はこのようにして作製されるＭ
ＯＳＦＥＴ２０ｎｍゲート酸化膜の耐圧を、ブラシスク
ラブ時の帯電電圧を変化させて測定した図である。
ＯＳＦＥＴ２０ｎｍゲート酸化膜の耐圧を、ブラシスク
ラブ時の帯電電圧を変化させて測定した図である。
【００２７】図７は一般的なブラシスクラブでパーティ
クルを除去する条件が、ウエハ回転数１０００ｒｐｍ、
ブラシ及び純水リンスの合計時間約３０秒で、この時の
酸化膜への帯電量は−６Ｖである。この条件におけるゲ
ート酸化膜の耐圧分布の向上がやや見られるものの、ブ
ラシスクラブを行わない場合は、図１３とほぼ同じ特性
を示し、Ａモード、Ｂモードの不良の発生が見られる。
クルを除去する条件が、ウエハ回転数１０００ｒｐｍ、
ブラシ及び純水リンスの合計時間約３０秒で、この時の
酸化膜への帯電量は−６Ｖである。この条件におけるゲ
ート酸化膜の耐圧分布の向上がやや見られるものの、ブ
ラシスクラブを行わない場合は、図１３とほぼ同じ特性
を示し、Ａモード、Ｂモードの不良の発生が見られる。
【００２８】ところが、図８で示すように、ブラシスク
ラブおよび純水リンス時間をゲート酸化膜２０ｎｍで４
００秒とし、飽和帯電圧の約−２４Ｖまで帯電させた結
果、ゲート酸化膜耐圧は、Ａモード及びＢモード不良が
大幅に減少し、殆どのエリアで酸化膜の真性耐圧である
Ｃモード値を示している。この条件では、図５に示した
ように、ウエハ回転数１０００ｒｐｍにおいては、飽和
帯電圧を示すのに約４００秒の純水リンスが必要であ
り、大幅に処理時間が延びてしまう。なお、図５に示し
たように、３０００ｒｐｍでは、１００秒、６０００ｒ
ｐｍでは、３０秒と高速回転を行うと、短時間で飽和帯
電量に達することができる。
ラブおよび純水リンス時間をゲート酸化膜２０ｎｍで４
００秒とし、飽和帯電圧の約−２４Ｖまで帯電させた結
果、ゲート酸化膜耐圧は、Ａモード及びＢモード不良が
大幅に減少し、殆どのエリアで酸化膜の真性耐圧である
Ｃモード値を示している。この条件では、図５に示した
ように、ウエハ回転数１０００ｒｐｍにおいては、飽和
帯電圧を示すのに約４００秒の純水リンスが必要であ
り、大幅に処理時間が延びてしまう。なお、図５に示し
たように、３０００ｒｐｍでは、１００秒、６０００ｒ
ｐｍでは、３０秒と高速回転を行うと、短時間で飽和帯
電量に達することができる。
【００２９】図９は本発明によるＭＯＳＦＥＴ２０ｎｍ
ゲート酸化膜をウエハ回転数６０００ｒｐｍで３０秒純
水リンスした時の耐圧分布である。図８と同様に、Ａモ
ード，Ｂモード不良がなくなり、Ｃモードの真性耐圧値
を示しており、耐圧の大幅な向上が図られている。
ゲート酸化膜をウエハ回転数６０００ｒｐｍで３０秒純
水リンスした時の耐圧分布である。図８と同様に、Ａモ
ード，Ｂモード不良がなくなり、Ｃモードの真性耐圧値
を示しており、耐圧の大幅な向上が図られている。
【００３０】一方、同様な方法で、飽和帯電させた後、
イオン化溶液で洗浄を行わず、帯電した状態で直接多結
晶Ｓｉ膜を成長させた半導体ウエハの耐圧分布を示した
のが図１０である。
イオン化溶液で洗浄を行わず、帯電した状態で直接多結
晶Ｓｉ膜を成長させた半導体ウエハの耐圧分布を示した
のが図１０である。
【００３１】イオン化溶液での洗浄なしでのウエハにお
いても、若干のＡモード、Ｂモード不良が見られるもの
の、ブラシスクラブ無しの図１０の耐圧分布と比較し
て、大幅な向上が見られる。
いても、若干のＡモード、Ｂモード不良が見られるもの
の、ブラシスクラブ無しの図１０の耐圧分布と比較し
て、大幅な向上が見られる。
【００３２】これらの結果から考えられることは、ブラ
シスクラブによって酸化膜表面に付着しているパーティ
クルは完全に除去され、その後の多結晶Ｓｉ成長時にお
ける不完全成長要因が防止される。更に、図８及び図９
に示すように、酸化膜の最大帯電圧は、１２ＭＶ／ｃｍ
と一般的に言われている酸化膜の真性電圧と一致してい
る。つまり、マイナスの電荷である電子は、ゲート酸化
膜の表面に帯電し、これ以上、ゲート酸化膜と純水の摩
擦を行っても酸化膜の耐圧以上となって、一部ミクロ的
に酸化膜を通して基板のＳｉに電荷が流れてしまうと考
えられる。このように、全体的に表面には、酸化膜耐圧
に等しい電荷、つまり電子が存在しているとともに、一
部の酸化膜表面は、電荷がリークし、余分な電子が無い
状態、つまり、酸化膜表面の電子分布が大幅に異なる状
態となっている。
シスクラブによって酸化膜表面に付着しているパーティ
クルは完全に除去され、その後の多結晶Ｓｉ成長時にお
ける不完全成長要因が防止される。更に、図８及び図９
に示すように、酸化膜の最大帯電圧は、１２ＭＶ／ｃｍ
と一般的に言われている酸化膜の真性電圧と一致してい
る。つまり、マイナスの電荷である電子は、ゲート酸化
膜の表面に帯電し、これ以上、ゲート酸化膜と純水の摩
擦を行っても酸化膜の耐圧以上となって、一部ミクロ的
に酸化膜を通して基板のＳｉに電荷が流れてしまうと考
えられる。このように、全体的に表面には、酸化膜耐圧
に等しい電荷、つまり電子が存在しているとともに、一
部の酸化膜表面は、電荷がリークし、余分な電子が無い
状態、つまり、酸化膜表面の電子分布が大幅に異なる状
態となっている。
【００３３】一般的に熱分解によるＣＶＤの膜堆積は、
表面の電子が大きく関与すると考えられており、ブラシ
スクラブ直後の表面の電子状態の分布ムラは、多結晶Ｓ
ｉの成長異常となって現れると考えられる。このように
成長した構造のゲート酸化膜と多結晶Ｓｉにおいては、
界面の凹凸や熱ストレス等により、酸化膜の耐圧は劣化
し、Ａモード不良となる。
表面の電子が大きく関与すると考えられており、ブラシ
スクラブ直後の表面の電子状態の分布ムラは、多結晶Ｓ
ｉの成長異常となって現れると考えられる。このように
成長した構造のゲート酸化膜と多結晶Ｓｉにおいては、
界面の凹凸や熱ストレス等により、酸化膜の耐圧は劣化
し、Ａモード不良となる。
【００３４】一方、ブラシスクラブ後、帯電した状態
で、イオン化した洗浄液にディップすると、帯電電子は
液中に解放され帯電は減少する。また、酸化膜表面にメ
カニカル的に付着していた粒子はブラシスクラブで除去
され、表面には静電吸着力による粒子が付着している
が、この粒子も帯電で洗浄液中で解放されると同時に酸
化膜表面から放たれることになる。
で、イオン化した洗浄液にディップすると、帯電電子は
液中に解放され帯電は減少する。また、酸化膜表面にメ
カニカル的に付着していた粒子はブラシスクラブで除去
され、表面には静電吸着力による粒子が付着している
が、この粒子も帯電で洗浄液中で解放されると同時に酸
化膜表面から放たれることになる。
【００３５】このようにして、ブラシスクラブ及びイオ
ン化した洗浄液での処理後の酸化膜の表面は、電子の帯
電がなくて、非常にクリーンな状態となっている。
ン化した洗浄液での処理後の酸化膜の表面は、電子の帯
電がなくて、非常にクリーンな状態となっている。
【００３６】このような状態で、多結晶Ｓｉ成長を行う
と、酸化膜表面で均一な多結晶Ｓｉ成長が開始され、安
定した多結晶Ｓｉ酸化膜界面が得られ、良好な酸化膜耐
圧を示すようになる。
と、酸化膜表面で均一な多結晶Ｓｉ成長が開始され、安
定した多結晶Ｓｉ酸化膜界面が得られ、良好な酸化膜耐
圧を示すようになる。
【００３７】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。
【００３８】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、ＭＩＳＦＥＴのゲート絶縁膜の帯電後、イオン
化した溶液中で洗浄することにより、機械的に付着した
パーティクルや静電気力によって付着したパーティクル
が完全に除去され、ゲート酸化膜上に成長するゲート電
極としての多結晶Ｓｉが均一となるため、ゲート酸化膜
の電気的耐圧が向上し、ＭＩＳＦＥＴの初期歩留まりと
信頼性の向上を図ることができる。
よれば、ＭＩＳＦＥＴのゲート絶縁膜の帯電後、イオン
化した溶液中で洗浄することにより、機械的に付着した
パーティクルや静電気力によって付着したパーティクル
が完全に除去され、ゲート酸化膜上に成長するゲート電
極としての多結晶Ｓｉが均一となるため、ゲート酸化膜
の電気的耐圧が向上し、ＭＩＳＦＥＴの初期歩留まりと
信頼性の向上を図ることができる。
【図１】本発明の実施例を示すＭＩＳＦＥＴの製造工程
フローチャートである。
フローチャートである。
【図２】本発明の実施例を示すゲート酸化膜の帯電処理
の一例を示す図である。
の一例を示す図である。
【図３】本発明の実施例を示す各ゲート酸化膜のスクラ
ブ時間と帯電電圧との関係を示す図である。
ブ時間と帯電電圧との関係を示す図である。
【図４】本発明の実施例を示すゲート酸化膜の飽和帯電
電圧とゲート酸化膜厚の相関を示す図である。
電圧とゲート酸化膜厚の相関を示す図である。
【図５】本発明の実施例を示す半導体ウエハ回転数と帯
電速度特性図である。
電速度特性図である。
【図６】本発明の実施例を示すブラシスクラブと純水リ
ンス処理による帯電電圧特性図である。
ンス処理による帯電電圧特性図である。
【図７】本発明の実施例を示すＭＯＳＦＥＴ２０ｎｍゲ
ート酸化膜耐圧分布特性図（半導体ウエハ回転数１００
０ｒｐｍ，ブラシスクラブ３０秒）である。
ート酸化膜耐圧分布特性図（半導体ウエハ回転数１００
０ｒｐｍ，ブラシスクラブ３０秒）である。
【図８】本発明の実施例を示すＭＯＳＦＥＴ２０ｎｍゲ
ート酸化膜耐圧分布特性図（半導体ウエハ回転数１００
０ｒｐｍ，ブラシスクラブ４００秒）である。
ート酸化膜耐圧分布特性図（半導体ウエハ回転数１００
０ｒｐｍ，ブラシスクラブ４００秒）である。
【図９】本発明の実施例を示すＭＯＳＦＥＴ２０ｎｍゲ
ート酸化膜耐圧分布特性図（半導体ウエハ回転数６００
０ｒｐｍ，ブラシスクラブ３０秒）である。
ート酸化膜耐圧分布特性図（半導体ウエハ回転数６００
０ｒｐｍ，ブラシスクラブ３０秒）である。
【図１０】本発明の実施例を示す酸化膜耐圧分布特性図
である。
である。
【図１１】従来の一般的なＮ型ＭＯＳトランジスタの断
面図である。
面図である。
【図１２】ゲート酸化膜の電気的耐圧特性を調査する方
法を示す図である。
法を示す図である。
【図１３】従来のゲート酸化膜の耐圧分布を示す図であ
る。
る。
１ 半導体ウエハ ２ スピン・チャック ３ 回転軸 ４ 回転モータ ５ ブラシ ６ 純水ノズル
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336
Claims (2)
- 【請求項１】（ａ）ＭＩＳＦＥＴのゲート絶縁膜を成長
させる工程と、 （ｂ）該ゲート絶縁膜表面を所定電位に帯電させる工程
と、 （ｃ）イオン化した溶液中で洗浄する工程と、 （ｄ）ゲート電極用金属膜を成長させる工程とを施すこ
とを特徴とするＭＩＳＦＥＴの製造方法。 - 【請求項２】 ゲート絶縁膜表面の帯電は回転させた絶
縁体を前記ゲート絶縁膜に接触させながら絶縁性液体で
リンスし、絶縁体との摩擦力により行う請求項１記載の
ＭＩＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4217080A JP3034699B2 (ja) | 1992-08-17 | 1992-08-17 | Ｍｉｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4217080A JP3034699B2 (ja) | 1992-08-17 | 1992-08-17 | Ｍｉｓｆｅｔの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669230A JPH0669230A (ja) | 1994-03-11 |
| JP3034699B2 true JP3034699B2 (ja) | 2000-04-17 |
Family
ID=16698517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4217080A Expired - Fee Related JP3034699B2 (ja) | 1992-08-17 | 1992-08-17 | Ｍｉｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3034699B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3578193B2 (ja) * | 1997-02-07 | 2004-10-20 | 大日本スクリーン製造株式会社 | 基板洗浄装置 |
-
1992
- 1992-08-17 JP JP4217080A patent/JP3034699B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0669230A (ja) | 1994-03-11 |
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