JP3222977B2 - シリアルデータ処理回路 - Google Patents
シリアルデータ処理回路Info
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Landscapes
- Television Signal Processing For Recording (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Selective Calling Equipment (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、例えばビデオ信号処
理装置等のスレーブ装置に用いられ、マスター装置から
送られてくるシリアルデータを、別途送られてくる複数
の同期パルスに適宜同期させるシリアルデータ処理回路
に関する。
理装置等のスレーブ装置に用いられ、マスター装置から
送られてくるシリアルデータを、別途送られてくる複数
の同期パルスに適宜同期させるシリアルデータ処理回路
に関する。
【０００２】
【従来の技術】周知の如く、ビデオテープレコーダ（以
下、ＶＴＲと称する）では、回転消去ヘッドのオン／オ
フ制御、回転ビデオ／ＨｉＦｉヘッドの記録電流のオン
／オフ制御、ダブルアジマスヘッドの切替・埋め込み
（ダブルアジマスヘッド再生出力の大きい方を選択し、
特殊再生時のノイズバーをなくす機能）制御、再生画面
切替制御等を行っている。
下、ＶＴＲと称する）では、回転消去ヘッドのオン／オ
フ制御、回転ビデオ／ＨｉＦｉヘッドの記録電流のオン
／オフ制御、ダブルアジマスヘッドの切替・埋め込み
（ダブルアジマスヘッド再生出力の大きい方を選択し、
特殊再生時のノイズバーをなくす機能）制御、再生画面
切替制御等を行っている。
【０００３】これらの制御は、ビデオヘッド切替信号
（ビデオヘッドスイッチングパルス、以下Ｖ−ＳＷＰと
記す）またはＨｉＦｉヘッド切替信号（ＨｉＦｉヘッド
スイッチングパルス、以下Ｈ−ＳＷＰと記す）と同期を
取って制御した方が性能が向上する。この同期制御は、
以下の３つの方法が一般的である。
（ビデオヘッドスイッチングパルス、以下Ｖ−ＳＷＰと
記す）またはＨｉＦｉヘッド切替信号（ＨｉＦｉヘッド
スイッチングパルス、以下Ｈ−ＳＷＰと記す）と同期を
取って制御した方が性能が向上する。この同期制御は、
以下の３つの方法が一般的である。
【０００４】（１）同期が必要な信号を非同期でマイク
ロプロセッサ等のマスターＩＣから出力し、図５に示す
Ｄラッチフリップフロップを用いて、Ｖ−ＳＷＰまたは
Ｈ−ＳＷＰでラッチする（マスターＩＣの割込み端子に
ＳＷＰを入力し、このＳＷＰに同期してマスターＩＣか
ら出力する場合も含む。但し、この場合は処理時間で信
号出力応答性能が決まる。）。一例を図６に示す。
ロプロセッサ等のマスターＩＣから出力し、図５に示す
Ｄラッチフリップフロップを用いて、Ｖ−ＳＷＰまたは
Ｈ−ＳＷＰでラッチする（マスターＩＣの割込み端子に
ＳＷＰを入力し、このＳＷＰに同期してマスターＩＣか
ら出力する場合も含む。但し、この場合は処理時間で信
号出力応答性能が決まる。）。一例を図６に示す。
【０００５】（２）サーボ回路のマイクロプロセッサ化
で内蔵されたタイミングパルス発生回路（以下、ＴＰＧ
回路と記す）を用いて、同期が必要な信号をＶ−ＳＷＰ
またはＨ−ＳＷＰに同期させる。一例を図７に示す。
で内蔵されたタイミングパルス発生回路（以下、ＴＰＧ
回路と記す）を用いて、同期が必要な信号をＶ−ＳＷＰ
またはＨ−ＳＷＰに同期させる。一例を図７に示す。
【０００６】図７において、コンパレータ１１には図示
しないカウンタにより得られる同期パルスのカウント値
とメモリ回路１２の基準値ＦＩＦＯ２１からの基準値と
を比較し、一致タイミングパルスをメモリ回路１２及び
ＴＰＧ出力バッファ１３に送る。
しないカウンタにより得られる同期パルスのカウント値
とメモリ回路１２の基準値ＦＩＦＯ２１からの基準値と
を比較し、一致タイミングパルスをメモリ回路１２及び
ＴＰＧ出力バッファ１３に送る。
【０００７】ＴＰＧ出力バッファ１３はメモリ回路１２
のＴＰＧデータＦＩＦＯ２２からのＴＰＧデータを取り
込み、同期出力する。メモリ回路１２はタイミングパル
スを入力する毎に基準値ＦＩＦＯ２１及びＴＰＧデータ
ＦＩＦＯ２２の出力データの値を更新する。以上の結
果、サーボタイミングは同期パルスに同期するようにな
る。
のＴＰＧデータＦＩＦＯ２２からのＴＰＧデータを取り
込み、同期出力する。メモリ回路１２はタイミングパル
スを入力する毎に基準値ＦＩＦＯ２１及びＴＰＧデータ
ＦＩＦＯ２２の出力データの値を更新する。以上の結
果、サーボタイミングは同期パルスに同期するようにな
る。
【０００８】（３）図８に示すようなシリアルシフトタ
イプ等の拡張ＩＣから前記信号を出力する。この場合、
ＳＴＲＯＢＥ（ラッチ）信号をＶ−ＳＷＰまたはＨ−Ｓ
ＷＰに同期するように制御する。一例を図９に示す。
イプ等の拡張ＩＣから前記信号を出力する。この場合、
ＳＴＲＯＢＥ（ラッチ）信号をＶ−ＳＷＰまたはＨ−Ｓ
ＷＰに同期するように制御する。一例を図９に示す。
【０００９】ところで、最近では従来例（３）の発展型
として、図１０に示すように、バス（Ｉ2 Ｃバス）を用
いて、マイクロプロセッサ等によるマスターＩＣ１００
からビデオ、ＨｉＦｉ、Ｐ／Ｒ（再生／記録）アンプ等
の複数のスレーブＩＣ２０１〜２０ｎを制御するように
システムを構成することが要望されている。
として、図１０に示すように、バス（Ｉ2 Ｃバス）を用
いて、マイクロプロセッサ等によるマスターＩＣ１００
からビデオ、ＨｉＦｉ、Ｐ／Ｒ（再生／記録）アンプ等
の複数のスレーブＩＣ２０１〜２０ｎを制御するように
システムを構成することが要望されている。
【００１０】この場合、それぞれのＩＣのアドレス・サ
ブアドレス等を含む制御データをシリアルバス３００を
通じてシリアル伝送する必要がある。しかしながら、バ
スのデータ量が増大してしまうため、同期が必要な信号
について、ソフトウェア制御でＶ−ＳＷＰ／Ｈ−ＳＷＰ
に同期させるのが困難になる。
ブアドレス等を含む制御データをシリアルバス３００を
通じてシリアル伝送する必要がある。しかしながら、バ
スのデータ量が増大してしまうため、同期が必要な信号
について、ソフトウェア制御でＶ−ＳＷＰ／Ｈ−ＳＷＰ
に同期させるのが困難になる。
【００１１】また、一般的に複数のＩＣで同時にラッチ
することはできないという問題もある。仮に受信終了以
外のラッチ機能をスレーブ側に持ったとしても、一定時
間以内に複数のＩＣに同じシリアルデータを送る必要が
ある。特にＩ2 Ｃバスを用いて実現しようとした場合、
規格上１００［kbit／sec ］以内でしか送れず、時間的
な応答性に問題が発生する。
することはできないという問題もある。仮に受信終了以
外のラッチ機能をスレーブ側に持ったとしても、一定時
間以内に複数のＩＣに同じシリアルデータを送る必要が
ある。特にＩ2 Ｃバスを用いて実現しようとした場合、
規格上１００［kbit／sec ］以内でしか送れず、時間的
な応答性に問題が発生する。
【００１２】時間的に一番問題となるタイミングは、例
えば回転シリンダ上に６個のヘッドを等間隔に配置する
ように設計した場合、両ＳＷＰのエッジで最も短い区間
５．５［ms］（ＮＴＳＣ信号方式のＶＴＲ）の間に、複
数のＩＣにシリアルデータを送らなければならないこと
である。
えば回転シリンダ上に６個のヘッドを等間隔に配置する
ように設計した場合、両ＳＷＰのエッジで最も短い区間
５．５［ms］（ＮＴＳＣ信号方式のＶＴＲ）の間に、複
数のＩＣにシリアルデータを送らなければならないこと
である。
【００１３】特に、サーボ機能を有したマイクロプロセ
ッサでこれを実現する場合、たとえバス（Ｉ2 Ｃバス）
入出力制御の一部をハードウェアに置き替えたとしても
（例えば、シリアル入出力回路のハードウェア化、シリ
アル入出力バッファのＦＩＦＯ化）、マイクロプロセッ
サのサーボ処理はリアルタイム処理が多すぎるため、割
込み要因のタイミングによっては実現できないことがあ
る。
ッサでこれを実現する場合、たとえバス（Ｉ2 Ｃバス）
入出力制御の一部をハードウェアに置き替えたとしても
（例えば、シリアル入出力回路のハードウェア化、シリ
アル入出力バッファのＦＩＦＯ化）、マイクロプロセッ
サのサーボ処理はリアルタイム処理が多すぎるため、割
込み要因のタイミングによっては実現できないことがあ
る。
【００１４】
【発明が解決しようとする課題】以上述べたように、従
来のＶＴＲ等に用いられるシリアルデータ処理回路で
は、マスター装置から転送されるシリアルデータを複数
の同期パルスに同期させる際、シリアルバス上のデータ
量増大により、同期が必要な信号について、ソフトウェ
ア制御で各同期パルスに同期させるのが困難になる。
来のＶＴＲ等に用いられるシリアルデータ処理回路で
は、マスター装置から転送されるシリアルデータを複数
の同期パルスに同期させる際、シリアルバス上のデータ
量増大により、同期が必要な信号について、ソフトウェ
ア制御で各同期パルスに同期させるのが困難になる。
【００１５】この発明は上記の課題を解決するためにな
されたもので、シリアルデータが増大しても、同期の必
要な信号をスレーブ装置側で複数の同期パルスに同期さ
せることができ、マスター装置側のソフトウェア制御の
負担を軽減することのできるシリアルデータ処理回路を
提供することを目的とする。
されたもので、シリアルデータが増大しても、同期の必
要な信号をスレーブ装置側で複数の同期パルスに同期さ
せることができ、マスター装置側のソフトウェア制御の
負担を軽減することのできるシリアルデータ処理回路を
提供することを目的とする。
【００１６】
【課題を解決するための手段】上記目的を達成するため
にこの発明は、マスター装置から、互いに位相の異なる
少なくとも第１及び第２の同期パルス列が伝送されると
共に、前記第１及び第２の同期パルス列にそれぞれ同期
すべき第１及び第２のデータを含むシリアルデータが転
送されるスレーブ装置に設けられるシリアルデータ処理
回路において、前記マスター装置からの前記第１の同期
パルス列によって、前記第１及び第２のデータをラッチ
する第１のラッチ手段と、前記マスター装置からの前記
第２の同期パルス列によって、前記第１のラッチ手段で
ラッチされた前記第２のデータをラッチする第２のラッ
チ手段とを具備することを特徴とする。
にこの発明は、マスター装置から、互いに位相の異なる
少なくとも第１及び第２の同期パルス列が伝送されると
共に、前記第１及び第２の同期パルス列にそれぞれ同期
すべき第１及び第２のデータを含むシリアルデータが転
送されるスレーブ装置に設けられるシリアルデータ処理
回路において、前記マスター装置からの前記第１の同期
パルス列によって、前記第１及び第２のデータをラッチ
する第１のラッチ手段と、前記マスター装置からの前記
第２の同期パルス列によって、前記第１のラッチ手段で
ラッチされた前記第２のデータをラッチする第２のラッ
チ手段とを具備することを特徴とする。
【００１７】
【作用】上記構成によるシリアルデータ処理回路では、
マスター装置からスレーブ装置に、互いに位相の異なる
少なくとも第１及び第２の同期パルス列と共に、各同期
パルス列それぞれに同期すべき第１及び第２のデータを
含む信号をシリアルバスを通じて送るとき、スレーブ側
に各同期パルスのエッジをラッチタイミングとする第１
及び第２のラッチ手段を配置し、第１のラッチ手段で第
１の同期パルス列により第１及び第２のデータをラッチ
し、第２のラッチ手段で第２の同期パルス列により第１
のラッチ手段でラッチされた第２のデータをラッチする
ようにしている。これによりマスター装置側では第１の
同期パルスでのみデータ転送を管理することが可能とな
り、ソフトウェア処理時間の応答性の負担が軽減され
る。
マスター装置からスレーブ装置に、互いに位相の異なる
少なくとも第１及び第２の同期パルス列と共に、各同期
パルス列それぞれに同期すべき第１及び第２のデータを
含む信号をシリアルバスを通じて送るとき、スレーブ側
に各同期パルスのエッジをラッチタイミングとする第１
及び第２のラッチ手段を配置し、第１のラッチ手段で第
１の同期パルス列により第１及び第２のデータをラッチ
し、第２のラッチ手段で第２の同期パルス列により第１
のラッチ手段でラッチされた第２のデータをラッチする
ようにしている。これによりマスター装置側では第１の
同期パルスでのみデータ転送を管理することが可能とな
り、ソフトウェア処理時間の応答性の負担が軽減され
る。
【００１８】
【実施例】以下、図１乃至図４を参照してこの発明の実
施例を詳細に説明する。
施例を詳細に説明する。
【００１９】図１はこの発明に係るシリアルデータ処理
回路の実施例を示すもので、スレーブＩＣに搭載した場
合の構成を示している。このスレーブＩＣにはＩ2 Ｃバ
ス等の２線式シリアルデータバス（４はクロック伝送
線、５はデータ伝送線）を通じてマスター装置（図示せ
ず）からシリアルデータＳＤＡ及びその同期用クロック
ＳＣＬが供給されると共に、他の伝送線１０，２０を通
じて第１の同期パルスＰ１と第２の同期パルスＰ２が供
給される。シリアルデータ処理回路は、データデコード
回路部１と、第１のラッチ回路部２と第２のラッチ回路
部３とで構成される。
回路の実施例を示すもので、スレーブＩＣに搭載した場
合の構成を示している。このスレーブＩＣにはＩ2 Ｃバ
ス等の２線式シリアルデータバス（４はクロック伝送
線、５はデータ伝送線）を通じてマスター装置（図示せ
ず）からシリアルデータＳＤＡ及びその同期用クロック
ＳＣＬが供給されると共に、他の伝送線１０，２０を通
じて第１の同期パルスＰ１と第２の同期パルスＰ２が供
給される。シリアルデータ処理回路は、データデコード
回路部１と、第１のラッチ回路部２と第２のラッチ回路
部３とで構成される。
【００２０】まず、データデコード回路部１はシリアル
データバス４，５からシリアルデータＳＤＡを受信し、
その受信終了検出後に、受信したデータを第１の同期パ
ルスＰ１に同期が必要な信号Ｓ１１と、第２の同期パル
ス２０に同期が必要な信号Ｓ２１と、同期を必要としな
い信号Ｓ６とにデコードする。ここで得られたデコード
信号Ｓ６は同期不要のためそのまま後段回路へ導出さ
れ、デコード信号Ｓ１１とＳ２１は共に第１のラッチ回
路部２に送られる。
データバス４，５からシリアルデータＳＤＡを受信し、
その受信終了検出後に、受信したデータを第１の同期パ
ルスＰ１に同期が必要な信号Ｓ１１と、第２の同期パル
ス２０に同期が必要な信号Ｓ２１と、同期を必要としな
い信号Ｓ６とにデコードする。ここで得られたデコード
信号Ｓ６は同期不要のためそのまま後段回路へ導出さ
れ、デコード信号Ｓ１１とＳ２１は共に第１のラッチ回
路部２に送られる。
【００２１】第１のラッチ回路部２は入力したデコード
信号Ｓ１１，Ｓ２１をそれぞれ第１の同期パルスＰ１の
タイミングでラッチする。これらのラッチ信号Ｓ１３，
Ｓ２２は第１の同期パルスＰ１の同期が必要な第１の同
期パルスＰ１の同期信号と、第２の同期パルスＰ２の同
期が必要な第１の同期パルスＰ１の同期信号である。ラ
ッチ信号Ｓ１３は既に第１の同期パルスに同期している
ためそのまま導出され、ラッチ信号Ｓ２２は第２のラッ
チ回路部３に送られる。
信号Ｓ１１，Ｓ２１をそれぞれ第１の同期パルスＰ１の
タイミングでラッチする。これらのラッチ信号Ｓ１３，
Ｓ２２は第１の同期パルスＰ１の同期が必要な第１の同
期パルスＰ１の同期信号と、第２の同期パルスＰ２の同
期が必要な第１の同期パルスＰ１の同期信号である。ラ
ッチ信号Ｓ１３は既に第１の同期パルスに同期している
ためそのまま導出され、ラッチ信号Ｓ２２は第２のラッ
チ回路部３に送られる。
【００２２】第２のラッチ回路部３は第１のラッチ回路
部２からのラッチ信号Ｓ２２を第２の同期パルスＰ２の
タイミングでラッチする。ここでラッチされた信号Ｓ２
３は第２の同期パルスＰ２の同期が必要な第２の同期パ
ルスＰ２の同期信号である。上記構成において、以下、
図２及び図３を参照してその動作を説明する。
部２からのラッチ信号Ｓ２２を第２の同期パルスＰ２の
タイミングでラッチする。ここでラッチされた信号Ｓ２
３は第２の同期パルスＰ２の同期が必要な第２の同期パ
ルスＰ２の同期信号である。上記構成において、以下、
図２及び図３を参照してその動作を説明する。
【００２３】マスターＩＣからのクロックＳＣＬ及びシ
リアルデータＳＤＡがスレーブＩＣに入力され、データ
デコード回路部１により受信されると、このデータデコ
ード回路部１により、受信データは第１の同期パルス１
０に同期が必要な信号Ｓ１１、第２の同期パルス２０に
同期が必要な信号Ｓ２１、同期を必要としない信号Ｓ６
にデコードされる。
リアルデータＳＤＡがスレーブＩＣに入力され、データ
デコード回路部１により受信されると、このデータデコ
ード回路部１により、受信データは第１の同期パルス１
０に同期が必要な信号Ｓ１１、第２の同期パルス２０に
同期が必要な信号Ｓ２１、同期を必要としない信号Ｓ６
にデコードされる。
【００２４】デコード信号Ｓ６はそのままスレーブ内部
または内外部で用いられる。デコード信号Ｓ１１，Ｓ２
１は第１のラッチ回路部２に送られ、同期パルスＰ１の
タイミングでラッチされる。デコード信号Ｓ１１のラッ
チ信号Ｓ１３は第１の同期パルスの同期が必要な同期化
信号で、そのままスレーブ内部または内外部で用いられ
る。デコード信号Ｓ１２のラッチ信号Ｓ２２は第２のラ
ッチ回路部２に送られ、同期パルスＳ２０のタイミング
でラッチされる。このラッチ信号Ｓ２３は第２の同期パ
ルスＰ２の同期が必要な同期信号で、そのままスレーブ
内部または内外部で用いられる。
または内外部で用いられる。デコード信号Ｓ１１，Ｓ２
１は第１のラッチ回路部２に送られ、同期パルスＰ１の
タイミングでラッチされる。デコード信号Ｓ１１のラッ
チ信号Ｓ１３は第１の同期パルスの同期が必要な同期化
信号で、そのままスレーブ内部または内外部で用いられ
る。デコード信号Ｓ１２のラッチ信号Ｓ２２は第２のラ
ッチ回路部２に送られ、同期パルスＳ２０のタイミング
でラッチされる。このラッチ信号Ｓ２３は第２の同期パ
ルスＰ２の同期が必要な同期信号で、そのままスレーブ
内部または内外部で用いられる。
【００２５】上記スレーブＩＣの構成をＶＴＲのビデ
オ、ＨｉＦｉ、再生／記録アンプ等のビデオ信号処理Ｉ
Ｃの一つとした場合、第１、第２の同期パルスとしては
Ｖ−ＳＷＰ、Ｈ−ＳＷＰがあり、同期が必要な信号とし
ては回転消去ヘッドのオン／オフ信号、回転ビデオ／Ｈ
ｉＦｉヘッドの記録電流オン／オフ信号（以下、ビデオ
／ＨｉＦｉ記録ミュート信号）、ダブルアジマスヘッド
の切替信号・埋め込み（ダブルアジマスヘッド再生出力
の大きい方を選択し、特殊再生時のノイズバーをなくす
機能）信号、再生画面切替信号等がある。ここでは説明
を簡単にするためにスレーブＩＣが再生／記録アンプ
で、シリアルバスがＩ2 Ｃバスの場合について説明す
る。
オ、ＨｉＦｉ、再生／記録アンプ等のビデオ信号処理Ｉ
Ｃの一つとした場合、第１、第２の同期パルスとしては
Ｖ−ＳＷＰ、Ｈ−ＳＷＰがあり、同期が必要な信号とし
ては回転消去ヘッドのオン／オフ信号、回転ビデオ／Ｈ
ｉＦｉヘッドの記録電流オン／オフ信号（以下、ビデオ
／ＨｉＦｉ記録ミュート信号）、ダブルアジマスヘッド
の切替信号・埋め込み（ダブルアジマスヘッド再生出力
の大きい方を選択し、特殊再生時のノイズバーをなくす
機能）信号、再生画面切替信号等がある。ここでは説明
を簡単にするためにスレーブＩＣが再生／記録アンプ
で、シリアルバスがＩ2 Ｃバスの場合について説明す
る。
【００２６】図２、図３はスレーブＩＣ内でそれぞれシ
リアルバスデータＳＤＡから再生／記録アンプのビデオ
／ＨｉＦｉ記録ミュート信号を生成する場合のタイミン
グチャートで、記録開始時のものである。
リアルバスデータＳＤＡから再生／記録アンプのビデオ
／ＨｉＦｉ記録ミュート信号を生成する場合のタイミン
グチャートで、記録開始時のものである。
【００２７】図２、図３において、ａはビデオ記録ミュ
ートオン／ＨｉＦｉ記録ミュートオン、ｂはビデオ記録
ミュートオン／ＨｉＦｉ記録ミュートオフ、ｃはビデオ
記録ミュートオフ／ＨｉＦｉ記録ミュートオフ、ｄはＨ
ｉＦｉ記録ミュートオン、ｅはＨｉＦｉ記録ミュートオ
フを指示する制御データである。
ートオン／ＨｉＦｉ記録ミュートオン、ｂはビデオ記録
ミュートオン／ＨｉＦｉ記録ミュートオフ、ｃはビデオ
記録ミュートオフ／ＨｉＦｉ記録ミュートオフ、ｄはＨ
ｉＦｉ記録ミュートオン、ｅはＨｉＦｉ記録ミュートオ
フを指示する制御データである。
【００２８】図２はＨ−ＳＷＰとＶ−ＳＷＰとの位相関
係からビデオ記録ミュートとＨｉＦｉ記録ミュートのタ
イミングに余裕がある場合のパターン、図３は同じくＨ
−ＳＷＰとＶ−ＳＷＰとの位相関係からビデオ記録ミュ
ートとＨｉＦｉ記録ミュートのタイミングに余裕がある
場合のパターンを示している。
係からビデオ記録ミュートとＨｉＦｉ記録ミュートのタ
イミングに余裕がある場合のパターン、図３は同じくＨ
−ＳＷＰとＶ−ＳＷＰとの位相関係からビデオ記録ミュ
ートとＨｉＦｉ記録ミュートのタイミングに余裕がある
場合のパターンを示している。
【００２９】初期状態では、ビデオ／ＨｉＦｉ記録ミュ
ートは共にオンとなっており、記録開始時にＨｉＦｉミ
ュート、ビデオ記録ミュートの順にオフにする必要があ
る。このタイミングを実現するために、マスターＩＣは
第１の同期パルスであるＶ−ＳＷＰの両エッジの間に再
生／記録アンプに制御データａ，ｂ，ｃを順次シリアル
伝送する。
ートは共にオンとなっており、記録開始時にＨｉＦｉミ
ュート、ビデオ記録ミュートの順にオフにする必要があ
る。このタイミングを実現するために、マスターＩＣは
第１の同期パルスであるＶ−ＳＷＰの両エッジの間に再
生／記録アンプに制御データａ，ｂ，ｃを順次シリアル
伝送する。
【００３０】すなわち、マスターＩＣは初期にＶ−ＳＷ
Ｐの両エッジの間に制御データａを再生／記録アンプに
送る。再生／記録アンプのデータデコード回路部１は、
この制御データａの受信終了後、Ｖ（ビデオ）同期用、
Ｈ（ＨｉＦｉ）同期用に分離する。第１のラッチ回路部
２はＶ−ＳＷＰのエッジタイミングで分離された両デー
タをラッチする。さらに、第２のラッチ回路部３は第１
のラッチ回路部２にラッチされたＨ同期用の制御データ
ｄを次のＨ−ＳＷＰのエッジタイミングでラッチする。
これによってビデオ／ＨｉＦｉ記録ミュートは共にオン
状態となる。
Ｐの両エッジの間に制御データａを再生／記録アンプに
送る。再生／記録アンプのデータデコード回路部１は、
この制御データａの受信終了後、Ｖ（ビデオ）同期用、
Ｈ（ＨｉＦｉ）同期用に分離する。第１のラッチ回路部
２はＶ−ＳＷＰのエッジタイミングで分離された両デー
タをラッチする。さらに、第２のラッチ回路部３は第１
のラッチ回路部２にラッチされたＨ同期用の制御データ
ｄを次のＨ−ＳＷＰのエッジタイミングでラッチする。
これによってビデオ／ＨｉＦｉ記録ミュートは共にオン
状態となる。
【００３１】マスターＩＣは次のサイクルで制御データ
ｂを再生／記録アンプに送る。再生／記録アンプのデー
タデコード回路部１は、制御データｂの受信終了後、Ｖ
同期用、Ｈ同期用に分離する。第１のラッチ回路部２は
Ｖ−ＳＷＰのエッジタイミングで分離された両データを
ラッチする。さらに、第２のラッチ回路部３は第１のラ
ッチ回路部２にラッチされたＨ同期用の制御データｅを
次のＨ−ＳＷＰのエッジタイミングでラッチする。これ
によってＨｉＦｉ記録ミュートのみがオン状態となる。
ｂを再生／記録アンプに送る。再生／記録アンプのデー
タデコード回路部１は、制御データｂの受信終了後、Ｖ
同期用、Ｈ同期用に分離する。第１のラッチ回路部２は
Ｖ−ＳＷＰのエッジタイミングで分離された両データを
ラッチする。さらに、第２のラッチ回路部３は第１のラ
ッチ回路部２にラッチされたＨ同期用の制御データｅを
次のＨ−ＳＷＰのエッジタイミングでラッチする。これ
によってＨｉＦｉ記録ミュートのみがオン状態となる。
【００３２】マスターＩＣはさらに次のサイクルで制御
データｃを再生／記録アンプに送る。再生／記録アンプ
のデータデコード回路部１は、制御データｃの受信終了
後、Ｖ同期用、Ｈ同期用に分離する。第１のラッチ回路
部２は次のＶ−ＳＷＰのエッジタイミングで分離された
両データをラッチする。これにより、ビデオ記憶ミュー
トがＨｉＦｉに遅れてオン状態となる。このとき、第２
のラッチ回路部３は第１のラッチ回路部２にラッチされ
たＨ同期用の制御データｅを次のＨ−ＳＷＰのエッジタ
イミングでラッチする。これによってＨｉＦｉ記録ミュ
ートは続けてオン状態となる。
データｃを再生／記録アンプに送る。再生／記録アンプ
のデータデコード回路部１は、制御データｃの受信終了
後、Ｖ同期用、Ｈ同期用に分離する。第１のラッチ回路
部２は次のＶ−ＳＷＰのエッジタイミングで分離された
両データをラッチする。これにより、ビデオ記憶ミュー
トがＨｉＦｉに遅れてオン状態となる。このとき、第２
のラッチ回路部３は第１のラッチ回路部２にラッチされ
たＨ同期用の制御データｅを次のＨ−ＳＷＰのエッジタ
イミングでラッチする。これによってＨｉＦｉ記録ミュ
ートは続けてオン状態となる。
【００３３】ところで、回転シリンダ上に６個のヘッド
を等間隔に置けるように設計したＶＴＲの場合、両ＳＷ
Ｐのエッジで最も短い区間５．５ｍｓ（ＮＴＳＣ信号方
式のＶＴＲ）の間に複数のＩＣにデータを送る必要があ
る。
を等間隔に置けるように設計したＶＴＲの場合、両ＳＷ
Ｐのエッジで最も短い区間５．５ｍｓ（ＮＴＳＣ信号方
式のＶＴＲ）の間に複数のＩＣにデータを送る必要があ
る。
【００３４】一方、Ｉ2 Ｃバスは、規格上１００ｋｂｉ
ｔ／ｓｅｃ以内でしかデータを送れない。よって、１ワ
ード当り１０ｂｉｔのデータで各スレーブＩＣのアドレ
ス・サブアドレスデータも送る必要がある。このときの
平均的なデータ量は一つのＩＣ当り６ワード（約６０ｂ
ｉｔ）である。
ｔ／ｓｅｃ以内でしかデータを送れない。よって、１ワ
ード当り１０ｂｉｔのデータで各スレーブＩＣのアドレ
ス・サブアドレスデータも送る必要がある。このときの
平均的なデータ量は一つのＩＣ当り６ワード（約６０ｂ
ｉｔ）である。
【００３５】このことから、従来では、ビデオ、ＨｉＦ
ｉ、再生記録アンプの３つのＩＣに送るデータだけで
も、一番早くても１．８ｍＳ、クロックスピードを半分
にしただけで３．６ｍＳとなる。他のリアルタイム処理
を行っているＶＴＲシステムコンピュータによるサーボ
マイクロプロセッサでは、単純に各ヘッド切替パルスに
同期が取れるように３つのスレーブＩＣに制御データを
送る。この場合、５．５ｍＳの間に他の割込み入力があ
ってもデータを送りきる必要があるが、処理応答の問題
が発生することが考えられる。
ｉ、再生記録アンプの３つのＩＣに送るデータだけで
も、一番早くても１．８ｍＳ、クロックスピードを半分
にしただけで３．６ｍＳとなる。他のリアルタイム処理
を行っているＶＴＲシステムコンピュータによるサーボ
マイクロプロセッサでは、単純に各ヘッド切替パルスに
同期が取れるように３つのスレーブＩＣに制御データを
送る。この場合、５．５ｍＳの間に他の割込み入力があ
ってもデータを送りきる必要があるが、処理応答の問題
が発生することが考えられる。
【００３６】これに対し、上記構成によるシリアルデー
タ処理回路をスレーブＩＣに搭載すれば、Ｖ−ＳＷＰの
両エッジの間、つまり１６．６ｍＳ以内（ＮＴＳＣ方式
のＶＴＲ）で送ることで、スレーブ側でタイミングを取
ることができる。よって、処理応答の問題は発生しな
い。
タ処理回路をスレーブＩＣに搭載すれば、Ｖ−ＳＷＰの
両エッジの間、つまり１６．６ｍＳ以内（ＮＴＳＣ方式
のＶＴＲ）で送ることで、スレーブ側でタイミングを取
ることができる。よって、処理応答の問題は発生しな
い。
【００３７】したがって、上記構成によるシリアルデー
タ処理回路では、マスターＩＣが１チップのマイクロプ
ロセッサで、複数のスレーブＩＣに多量のデータを送る
場合であって、かつ各スレーブＩＣで入力した制御デー
タを第１の同期パルス（例えばビデオヘッド切替信号）
または第２の同期パルス（例えばＨｉＦｉヘッド切替信
号）に同期させる場合でも、マスターＩＣからスレーブ
ＩＣには第１の同期パルスの間にデータを送るだけで、
スレーブ側で必要な信号を第１の同期パルスでラッチし
た後、さらに第２の同期パルスに同期する信号のみ第２
の同期パルスでラッチすることができる。
タ処理回路では、マスターＩＣが１チップのマイクロプ
ロセッサで、複数のスレーブＩＣに多量のデータを送る
場合であって、かつ各スレーブＩＣで入力した制御デー
タを第１の同期パルス（例えばビデオヘッド切替信号）
または第２の同期パルス（例えばＨｉＦｉヘッド切替信
号）に同期させる場合でも、マスターＩＣからスレーブ
ＩＣには第１の同期パルスの間にデータを送るだけで、
スレーブ側で必要な信号を第１の同期パルスでラッチし
た後、さらに第２の同期パルスに同期する信号のみ第２
の同期パルスでラッチすることができる。
【００３８】この結果、マスターＩＣは第１の同期パル
スでのみデータ転送を管理することが可能となり、リア
ルタイム処理が多いシステムでもソフトウェア処理時間
の応答性の負担を軽減することができる。
スでのみデータ転送を管理することが可能となり、リア
ルタイム処理が多いシステムでもソフトウェア処理時間
の応答性の負担を軽減することができる。
【００３９】尚、上記実施例ではＩ2 Ｃバスを用いて説
明したが、他のシリアルデータ転送であってもよい。ま
た、ＳＴＲＯＢＥでラッチがかかるシリアルでもこの発
明のような複数のラッチが必要な場合、スレーブＩＣの
回路構成をこの発明と同じにすればマスターの負担が軽
減される。
明したが、他のシリアルデータ転送であってもよい。ま
た、ＳＴＲＯＢＥでラッチがかかるシリアルでもこの発
明のような複数のラッチが必要な場合、スレーブＩＣの
回路構成をこの発明と同じにすればマスターの負担が軽
減される。
【００４０】上記説明では必ず第１の同期パルスＰ１の
間に複数のスレーブＩＣにシリアルデータを送るように
したが、タイミングが必要でない場合、例えばリフレッ
シュの場合は、複数のスレーブＩＣへのシリアルデータ
を必ずしも第１の同期パルスＰ１の間に送る必要はな
い。
間に複数のスレーブＩＣにシリアルデータを送るように
したが、タイミングが必要でない場合、例えばリフレッ
シュの場合は、複数のスレーブＩＣへのシリアルデータ
を必ずしも第１の同期パルスＰ１の間に送る必要はな
い。
【００４１】また、上記実施例の説明では、便宜上、デ
ータデコード回路部１が制御データの受信終了後にデー
タをＶ同期用、Ｈ同期用に分離するとしたが、これは必
ずしも必要でなく、第１のラッチ回路部２でラッチされ
たデータのうちＶ同期用のデータを信号Ｓ１３として導
出し、Ｈ同期用のデータを第２のラッチ回路部３でラッ
チして信号Ｓ２３として導出すればよい。
ータデコード回路部１が制御データの受信終了後にデー
タをＶ同期用、Ｈ同期用に分離するとしたが、これは必
ずしも必要でなく、第１のラッチ回路部２でラッチされ
たデータのうちＶ同期用のデータを信号Ｓ１３として導
出し、Ｈ同期用のデータを第２のラッチ回路部３でラッ
チして信号Ｓ２３として導出すればよい。
【００４２】さらに、第２のラッチ回路部３で複数並列
に配置し、第２の同期パルスにより同じタイミングで信
号Ｓ２２を共通にラッチするように構成することもでき
る。また、第２のラッチ回路部３でラッチされた信号Ｓ
２２のうちの一部または全部を、さらに他の図示しない
同期パルスで駆動される図示しないラッチ回路部にラッ
チするというように、ラッチ回路部を直列に接続して、
それぞれ異なる位相の同期パルスでラッチし、それぞれ
ラッチしたデータのうちの他の同期パルスに同期すべき
データを後段に送るように構成することもできる。
に配置し、第２の同期パルスにより同じタイミングで信
号Ｓ２２を共通にラッチするように構成することもでき
る。また、第２のラッチ回路部３でラッチされた信号Ｓ
２２のうちの一部または全部を、さらに他の図示しない
同期パルスで駆動される図示しないラッチ回路部にラッ
チするというように、ラッチ回路部を直列に接続して、
それぞれ異なる位相の同期パルスでラッチし、それぞれ
ラッチしたデータのうちの他の同期パルスに同期すべき
データを後段に送るように構成することもできる。
【００４３】図４はこの発明に係る他の実施例を示すも
ので、図１の第１、第２の同期パルスＶ−ＳＷＰ，Ｈ−
ＳＷＰを多重化して送る場合の構成を示している。７が
多重化パルス伝送線で、８が同期パルス分離回路部であ
る。基本的な動作は図１と変わらず、多重されて伝送さ
れてくる第１、第２の同期パルスＰ１，Ｐ２を分離回路
部８で分離し、それぞれ対応するラッチ回路部２，３に
入力するようにしたものである。その他、この発明の要
旨を逸脱しない範囲で種々変形しても、同様に実施可能
であることはいうまでもない。
ので、図１の第１、第２の同期パルスＶ−ＳＷＰ，Ｈ−
ＳＷＰを多重化して送る場合の構成を示している。７が
多重化パルス伝送線で、８が同期パルス分離回路部であ
る。基本的な動作は図１と変わらず、多重されて伝送さ
れてくる第１、第２の同期パルスＰ１，Ｐ２を分離回路
部８で分離し、それぞれ対応するラッチ回路部２，３に
入力するようにしたものである。その他、この発明の要
旨を逸脱しない範囲で種々変形しても、同様に実施可能
であることはいうまでもない。
【００４４】
【発明の効果】以上のようにこの発明によれば、シリア
ルデータが増大しても、同期の必要な信号をスレーブ装
置側で複数の同期パルスに同期させることができ、マス
ター装置側のソフトウェア制御の負担を軽減することの
できるシリアルデータ処理回路を提供することができ
る。
ルデータが増大しても、同期の必要な信号をスレーブ装
置側で複数の同期パルスに同期させることができ、マス
ター装置側のソフトウェア制御の負担を軽減することの
できるシリアルデータ処理回路を提供することができ
る。
【図１】この発明に係るシリアルデータ処理回路の一実
施例の構成を示すブロック回路図。
施例の構成を示すブロック回路図。
【図２】同実施例でＨ−ＳＷＰとＶ−ＳＷＰとの位相関
係からビデオ記録ミュートとＨｉＦｉ記録ミュートのタ
イミングに余裕がある場合のパターンを示すタイミング
図。
係からビデオ記録ミュートとＨｉＦｉ記録ミュートのタ
イミングに余裕がある場合のパターンを示すタイミング
図。
【図３】同実施例でＨ−ＳＷＰとＶ−ＳＷＰとの位相関
係からビデオ記録ミュートとＨｉＦｉ記録ミュートのタ
イミングに余裕がある場合のパターンを示すタイミング
図。
係からビデオ記録ミュートとＨｉＦｉ記録ミュートのタ
イミングに余裕がある場合のパターンを示すタイミング
図。
【図４】この発明に係る他の実施例を示すブロック回路
図。
図。
【図５】従来のＶＴＲにおいて、各種同期制御にＤラッ
チフリップフロップを用いた場合の構成を示すブロック
回路図。
チフリップフロップを用いた場合の構成を示すブロック
回路図。
【図６】図５の同期制御タイミングの一例を示すタイミ
ング図。
ング図。
【図７】従来のＶＴＲにおいて、各種同期制御に、サー
ボ回路のマイクロプロセッサ化で内蔵されたタイミング
パルス発生回路を用いた場合の構成を示すブロック回路
図。
ボ回路のマイクロプロセッサ化で内蔵されたタイミング
パルス発生回路を用いた場合の構成を示すブロック回路
図。
【図８】従来のＶＴＲにおいて、各種同期制御に、シリ
アルシフトタイプ等の拡張ＩＣを用いた場合の構成を示
すブロック回路図。
アルシフトタイプ等の拡張ＩＣを用いた場合の構成を示
すブロック回路図。
【図９】図５の同期制御タイミングの一例を示すタイミ
ング図。
ング図。
【図１０】近時要望されているシリアルバス制御システ
ムの構成を示すブロック回路図。
ムの構成を示すブロック回路図。
１１…コンパレータ、１２…メモリ回路、２１…基準値
ＦＩＦＯ、２２…ＴＰＧデータＦＩＦＯ、１３…ＴＰＧ
出力バッファ、１００…マスターＩＣ、２０１〜２０ｎ
…スレーブＩＣ、３００…シリアルバス、１…データデ
コード回路部、２…第１のラッチ回路部、３…第２のラ
ッチ回路部、４…クロック伝送線、５…データ伝送線、
７…多重化パルス伝送線、８…同期パルス分離回路部、
ＳＤＡ…シリアルデータ、ＳＣＬ…同期用クロック、Ｐ
１…第１の同期パルス、Ｐ２…第２の同期パルス、Ｖ−
ＳＷＰ…ビデオヘッド切替信号、Ｈ−ＳＷＰ…ＨｉＨｉ
ヘッド切替信号。
ＦＩＦＯ、２２…ＴＰＧデータＦＩＦＯ、１３…ＴＰＧ
出力バッファ、１００…マスターＩＣ、２０１〜２０ｎ
…スレーブＩＣ、３００…シリアルバス、１…データデ
コード回路部、２…第１のラッチ回路部、３…第２のラ
ッチ回路部、４…クロック伝送線、５…データ伝送線、
７…多重化パルス伝送線、８…同期パルス分離回路部、
ＳＤＡ…シリアルデータ、ＳＣＬ…同期用クロック、Ｐ
１…第１の同期パルス、Ｐ２…第２の同期パルス、Ｖ−
ＳＷＰ…ビデオヘッド切替信号、Ｈ−ＳＷＰ…ＨｉＨｉ
ヘッド切替信号。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/91 - 5/956 G11B 15/14 H04N 5/782 - 7/783
Claims (7)
- 【請求項１】 マスター装置から、互いに位相の異なる
少なくとも第１及び第２の同期パルス列が伝送されると
共に、前記第１及び第２の同期パルス列にそれぞれ同期
すべき第１及び第２のデータを含むシリアルデータが転
送されるスレーブ装置に設けられるシリアルデータ処理
回路において、前記マスター装置からの前記第１の同期パルス列によっ
て、前記第１及び第２のデータをラッチする第１のラッ
チ手段と、 前記マスター装置からの前記第２の同期パルス列によっ
て、前記第１のラッチ手段でラッチされた前記第２のデ
ータをラッチする第２のラッチ手段と、 を具備した ことを特徴とするシリアルデータ処理回路。 - 【請求項２】 前記スレーブ装置はビデオ信号処理装置
であり、前記同期パルス列は前記ビデオ信号処理装置で扱うビデ
オ信号の垂直同期信号と所定の位相関係を有する ことを
特徴とする請求項１記載のシリアルデータ処理回路。 - 【請求項３】 前記スレーブ装置は一対のビデオヘッド
及び一対の音声ヘッドを搭載した回転ヘッドによる磁気
記録再生装置に用いられるビデオ信号処理装置であり、 前記第１及び第２の同期パルス列は前記ビデオヘッドの
切替信号と音声ヘットの切替信号であることを特徴とす
る請求項１記載のシリアルデータ処理回路。 - 【請求項４】 前記スレーブ装置は、データとこのデー
タに同期するクロックが異なる線路で伝送されるバスを
通じて前記シリアルデータと共に当該データに同期する
クロックを入力し、このクロックに基づいて前記第１及
び第２のラッチ手段へ各シリアルデータを入力するよう
にしたことを特徴とする請求項１記載のシリアルデータ
処理回路。 - 【請求項５】 前記第１及び第２の同期パルス列は多重
伝送されるものであり、前記スレーブ装置は多重された
同期パルス列を分離する同期パルス分離手段を備えるよ
うにしたことを特徴とする請求項１記載のシリアルデー
タ処理回路。 - 【請求項６】 前記スレーブ装置は、シリアルデータ入
力段に、前記第１及び第２の同期パルス列に同期させる
必要のないデータを入力したシリアルデータから分離す
る非同期データ分離手段を備えることを特徴とする請求
項１記載のシリアルデータ処理回路。 - 【請求項７】 前記シリアルデータは前記第１の同期パ
ルス列のパルス両エッジ間に少なくとも前記第１及び第
２のデータが伝送されるように構成されていることを特
徴とする請求項１記載のシリアルデータ処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07484193A JP3222977B2 (ja) | 1993-03-31 | 1993-03-31 | シリアルデータ処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07484193A JP3222977B2 (ja) | 1993-03-31 | 1993-03-31 | シリアルデータ処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06292126A JPH06292126A (ja) | 1994-10-18 |
| JP3222977B2 true JP3222977B2 (ja) | 2001-10-29 |
Family
ID=13558965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07484193A Expired - Fee Related JP3222977B2 (ja) | 1993-03-31 | 1993-03-31 | シリアルデータ処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3222977B2 (ja) |
-
1993
- 1993-03-31 JP JP07484193A patent/JP3222977B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06292126A (ja) | 1994-10-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |