JP3255084B2 - 電子部品用パッケージ、その製造方法および電子部品 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子部品用パッケ
ージ、その製造方法および電子部品に関し、特にアレイ
状外部接続用端子付き多層パッケージ、それを使用した
半導体装置およびそれらの製造方法に関し、より詳しく
は、電解メッキによってメッキ処理がなされたＰＧＡ
（Pin Grid Array）やＢＧＡ（Ball Grid Array ）など
のアレイ状外部接続用端子付き多層パッケージ、その製
造方法および当該多層パッケージを使用した半導体装置
に関する。

【０００２】

【従来の技術】近年、ＩＣ、ＬＳＩは高集積化が進み、
ＩＣ、ＬＳＩを搭載するパッケージの外周端子数として
５００以上のものが現れている。

【０００３】一方、ＩＣ、ＬＳＩの高速化も顕著であ
り、高速信号の劣化を抑えるためにパッケージは多層化
が進んでいる。

【０００４】これらのことから、パッケージは、４辺に
外部端子が形成されたＱＦＰ（QuadFlat Package ）か
ら、多層化が容易でしかも外部端子をアレイ状に取り出
すことによって多ピン化も容易なＰＧＡやＢＧＡ等のア
レイ状外部接続用端子付き多層パッケージに主流が移り
つつある。

【０００５】これらアレイ状外部接続用端子付き多層パ
ッケージは、ワイヤーボンディングやＴＡＢ（Tape Aut
omated Bonding）あるいはフリップチップ等の方法によ
りＩＣと接続される。ＩＣと接続するためにパッケージ
表面に露出させた導体部分（半導体素子接続用端子、以
下パッドという。）にはメッキ処理が施される。また、
マザーボード等の基板に接続するためのピン等の外部接
続用端子にもメッキ処理が施される。これらのメッキ処
理は接続の信頼性を高めるために行われる。

【０００６】メッキは通常、パッド部やピン等の表面に
Ｎｉ被膜を形成し、さらにその上にＡｕ被膜を形成する
ことにより行う。このメッキ処理の方法として、無電解
メッキ処理と電解メッキ処理の２つの方法が挙げられ
る。

【０００７】無電解メッキ処理は、金属を溶解させたメ
ッキ液中にパッケージを浸漬し、外部電流を用いずに電
気化学的な作用により、パッケージのパッド部及びピン
等にメッキ被膜を形成する方法である。この方法は、外
部から電流を流すためのメッキ用電極が不要であること
の他、パッケージ内部でメッキ用電極とパッド、ピン等
を電気的に接続するための配線（以下メッキ用引き出し
線）も不要であり、パッケージをメッキ液中に浸漬する
のみでメッキ処理を行うことができるという優れた利点
を有する。

【０００８】しかし、無電解メッキ処理においては、通
常、メッキ液の寿命が短い、メッキ被膜形成の速度が電
解メッキ処理の場合と比較して約１／１０と遅い、メッ
キ液自身が高価である等の点から、メッキ処理コストが
高くなるという問題点がある。

【０００９】一方、電解メッキ処理は、メッキ被膜形成
の速度が早く、メッキ液自身も安価である等の点から無
電解メッキ処理と比較して安価な処理であるという大き
な利点があるので、通常は電解メッキ処理が行われてい
る。

【００１０】しかし、電解メッキ処理では、メッキ液中
に電流を流すことによりメッキ被膜を形成するため、電
源に接続するためのメッキ用電極及び、メッキ処理を必
要とする全てのパッド、ピン等に接続されている配線を
メッキ用電極に接続するためのメッキ用引き出し線が必
要となる。

【００１１】セラミックパッケージを例にメッキ用引き
出し線について詳しく述べる。図４は、メッキ用電極が
パッケージの側面に形成された従来の多層セラミックＰ
ＧＡの断面を模式的に示した断面図である。

【００１２】従来の多層セラミックＰＧＡ２００におい
ては、セラミックからなるパッケージ本体１０のキャビ
ティ１２にＬＳＩ１４が搭載されている。パッケージ本
体１０の上部のピン接合面１５には多数のピン６１〜６
５が接合されている。パッケージ本体１０の内部には、
ＬＳＩ１４の多数のパッド（図示せず。）と多層セラミ
ックＰＧＡ２００の多数のピン６１等との接続をそれぞ
れ行うために形成された多数の信号線２２２（図示して
いるのは１本のみ）が同一の配線層２２０に形成されて
いる。信号線２２２は点Ｅにおいてビアホール２２６と
接続され、ビアホール２２６はピン６１と接続されてい
る。信号線２２２は、ビアホール２２６との接続部分Ｅ
よりさらに横方向にパッケージ本体１０の外部に向かっ
て延設され、メッキ用引き出し線２２３として多層セラ
ミックＰＧＡ２００のパッケージ本体１０の側面１１ま
で引き出されている。そして、パッケージ本体１０の側
面１１には、このようなメッキ用引き出し線２２３を多
数短絡したメッキ用電極７０が形成されている。

【００１３】接地配線５２がパッケージ本体１０のほぼ
全面にわたって設けられ、電源配線４２がパッケージ本
体１０の４つの側部１９に設けられている。接地配線５
２及び電源配線４２は、それぞれビアホール５４及び４
４を介してピン６２及び６４とそれぞれ接続されてい
る。接地配線５２及び電源配線４２は一般的にパッケー
ジ寸法と同程度の面状配線であり、メッキ用電極７０に
接続するためのメッキ用引き出し線（図示せず。）は存
在するが、その長さは短い。

【００１４】また、ＬＳＩ１４とピンとを接続するため
の信号線を設ける配線層が２層必要な場合には、図５に
示すように、例えば、配線層２２０に形成された信号線
２２２に加えて配線層２３０にも信号線２３２を設け
る。この信号線２３２は点Ｆにおいてビアホール２３６
と接続され、ビアホール２３６はピン６３と接続されて
いる。信号線２３２は、ビアホール２３６との接続部分
Ｆよりさらに横方向にパッケージ本体１０の外部に向か
って延設され、メッキ用引き出し線２３３として多層セ
ラミックＰＧＡ２００のパッケージ本体１０の側面１１
まで引き出され、、側面１１においてメッキ用電極７０
と接続されている。他の構造は図３に示した多層セラミ
ックＰＧＡ２００と同様である。

【００１５】電解メッキ処理を施す場合は、このメッキ
用電極７０を外部の電源に接続し、多層セラミックＰＧ
Ａ２００をメッキ液に浸漬して電流を流すことにより、
パッケージ本体１０の外部に露出している信号線２２
２、２３２等のパッド部分２２１、２３１やピン６１〜
６５に電解メッキを施す。この場合、通常は、はじめに
Ｎｉメッキ用のメッキ液に浸漬してＮｉメッキ被膜を形
成した後、Ａｕメッキ用のメッキ液に浸漬し、前記Ｎｉ
メッキ被膜上にＡｕメッキ被膜を形成する。メッキ処理
の終了後、メッキ用電極７０を研磨等の方法により除去
し、信号線２２２、２３２等の配線同士を分離してい
た。

【００１６】

【発明が解決しようとする課題】このように、従来にお
いては、多層セラミックＰＧＡ２００に形成された信号
線２２２、２３２には本来の信号の伝達以外を目的とす
る電解メッキ処理のためのメッキ用引き出し線２２３、
２３３が延設されていた。

【００１７】しかし、図４、図５に示したように、信号
線２２２、２３２に延設されたメッキ用引き出し線２２
３、２３３が形成されていると、メッキ用引き出し線２
２３、２３３がオープンスタブとなり、反射による信号
の歪や遅延を増大させる原因となる。

【００１８】特に近年においては、ＩＣ、ＬＳＩのクロ
ック周波数は益々増大する傾向にあり、そのためにメッ
キ用引き出し線２２３、２３３が電気特性に及ぼす影響
が無視できなくなり、ＩＣ、ＬＳＩの誤動作をまねく要
因になりつつあるという問題があった。

【００１９】この問題を解決する方法の一つとして前述
の無電解メッキ法の採用も考えられるが、コストが高く
なるという欠点がある。

【００２０】そこで、他の方法として、特開平５−１９
８７１８号公報には多層セラミックパッケージの外部接
続用端子（ピン）を電解メッキ用電極として用いる方法
が提案されている。同公報によれば、ピンの配置に対応
し、ピンよりも若干小さな径の貫通孔が形成された薄い
金属シートをメッキ用治具として用い、電解メッキを行
う際には前記メッキ用治具を各ピンの上から刺して各ピ
ン同士の電気的接続を図り、その一端を電源に接続して
メッキ処理を行っている。

【００２１】しかし、この方法においては、前記したよ
うな特殊なメッキ用治具を必要とするためにコスト上昇
をまねき、また外部接続用端子のうち、前記メッキ用治
具と接触させたピンの先端にはメッキ被膜が形成されな
いという問題があった。

【００２２】本発明は上記問題点に鑑みなされたもので
あり、ＩＣ、ＬＳＩ等の電子素子を搭載して電子部品を
構成する電子部品用パッケージにおいて、電子素子と接
続する電子素子接続用端子とピン、ボール等の外部接続
用端子との間を接続する配線に接続するメッキ引き出し
線等の長さを短くすることができ、その結果、例えば、
メッキ用引き出し線による電気特性の劣化を防止でき、
従来法通りの安価な電解メッキ処理を施すことができる
電子部品用パッケージ、その製造方法および当該パッケ
ージを使用した電子部品を提供することを目的としてい
る。

【００２３】

【課題を解決するための手段】多層パッケージ等の電子
部品用パッケージにおいては、上述のように、メッキ用
引き出し線はオープンスタブとなり、容量性負荷として
振る舞う。容量性負荷は高速信号の遷移をなまらせ、信
号歪や遅延を増大させる。負荷容量は大きいほど信号に
及ぼす影響が大きく、また、その大きさはメッキ用引き
出し線長にほぼ比例する。

【００２４】ピン、ボール等の外部接続用端子がアレイ
状に配置されたアレイ状外部接続用端子付き多層パッケ
ージにおいては、パッケージ外周に近い外部接続用端子
よりもパッケージ中央側に配置されている外部接続用端
子に接続される信号線の方がメッキ用引き出し線が長く
なり、電気特性が劣化し易い。また大型のパッケージほ
どメッキ用引き出し線が長く、その影響を受け易い。

【００２５】従って、特にパッケージ中央側に配置され
た信号線用の外部接続用端子に接続される長いメッキ用
引き出し線を短くできるような信号線配線構造にすれ
ば、従来の安価な電解メッキ処理によっても上記問題点
は解決できると考えた。

【００２６】一般的にメッキ用電極はパッケージ側面に
あるために、メッキ用引き出し線長は最短でも外部接続
用端子位置からパッケージ外周までの距離は必要であ
る。これは信号線とメッキ用引き出し線の分岐点を外部
接続用端子直下のビアホールに置くためである。

【００２７】信号線とメッキ用引き出し線の分岐点を外
部接続用端子位置よりもさらにパッケージ外周側に移動
させれば、メッキ用引き出し線は短くなる。そのために
は、例えば、信号線が形成されている第１の配線層を用
い信号線を該外部接続用端子位置よりもさらに外周の方
に向かって延在させて第１の副配線を形成し、その後第
１のビアホールを使用して第１の配線層から第２の配線
層へ引き出す。さらに第２の配線層を使用して第１のビ
アホールの位置から該外部接続用端子位置まで信号線を
パッケージ中央側に向かって配線して第２の副配線を形
成する。さらに第２のビアホールを使用して第２の副配
線を該外部接続用端子に接続する。

【００２８】このような構成の多層パッケージによれ
ば、信号線とメッキ用引き出し線の分岐点となる第１の
ビアホールの位置を外部接続用端子位置よりもパッケー
ジ外周側に置くことができ、これにより、メッキ用引き
出し線長を短くすることができる。その結果、負荷容量
を小さくすることができて信号歪及び遅延を低減するこ
とができ、電気特性の劣化を低減することができる。ま
た、従来法と全く同様の電解メッキ処理が適用できるた
め安価である。

【００２９】しかしながら、本発明においては、メッキ
用引き出し線長は短くなったものの信号線長そのものは
長くなっており、むやみに第１および第２の副配線を行
ったのではかえって電気特性が劣化してしまう可能性が
ある。従って、これら第１および第２の副配線は、以下
のように配線することが好ましい。

【００３０】本発明を実施する上では、第１の副配線と
第２の副配線の電磁気的結合を強くすることが好まし
い。これにより、信号線の実効的な電気パラメータ（実
効インダクタンス及び対地容量）が小さくなり、信号歪
や信号遅延を小さく抑えることができる。

【００３１】第１の副配線と第２の副配線の電磁気的結
合を強くする方法は２つある。

【００３２】ひとつの方法は、第１の副配線と第２の副
配線とを隣接させることである。そのためには、第１の
副配線が形成されている第１の配線層と第２の副配線が
形成されている第２の配線層とを隣接させることが好ま
しい。この場合、第１の配線層と第２の配線層の層間の
誘電体の厚みは信号線の線幅に比べて薄いほど良い（信
号線幅の半分程度の厚みであることが望ましい）。薄い
ほど両者の結合が強くなる。ただし、薄くしすぎると絶
縁性の問題が生じるので、セラミックパッケージの場合
には約２０μｍ以上、プラスチックパッケージの場合に
は約１０μｍ以上であることが好ましい。

【００３３】もう一つの方法は、第１の副配線と第２の
副配線とを重ねて配線することである。互いの副配線が
他の副配線の真上あるいは真下を通過するとき両者の結
合は最大になる。

【００３４】上記２点に注意して本発明を実施すれば、
安価で電気特性の劣化の少ない多層パッケージを好適に
実現できる。

【００３５】本発明は以上の知見に基づくものであり、
請求項１によれば、電子素子を搭載して電子部品を構成
する電子部品用パッケージであって、パッケージ本体
と、前記パッケージ本体から露出して設けられ前記電子
素子と接続される電子素子接続用端子と、前記パッケー
ジ本体から露出して設けられた外部接続用端子と、前記
パッケージ本体内に設けられ前記電子素子接続用端子と
前記外部接続用端子との間を接続する配線であって、前
記電子素子接続用端子側の第１の配線と、前記外部接続
端子側の第２の配線と、前記第１の配線と前記第２の配
線との間に直列に接続されると共に前記パッケージ本体
内に設けられた副配線であって、一端が前記第１の配線
に接続されると共に前記第１の配線から前記パッケージ
の外部に向かって延在して前記パッケージ本体内に設け
られた第１の副配線と、一端が前記第２の配線に接続さ
れると共に前記第２の配線から前記パッケージの外部に
向かって延在して前記パッケージ本体内に設けられた第
２の副配線と、前記第１の副配線の他端と第２の副配線
の他端とを接続する接続部と、を有する前記副配線と、
を備える前記配線と、前記副配線から前記パッケージ本
体の外部に向かって前記パッケージ本体内を延在して設
けられたメッキ用引き出し線と、を備えることを特徴と
する電子部品用パッケージが提供される。

【００３６】このような副配線を設けることにより、例
えば、パッケージ本体から露出して設けられた外部接続
用端子や電子素子接続用端子を電解メッキするためのメ
ッキ用引き出し線をパッケージ本体内に設ける場合に
は、メッキ用引き出し線を上記副配線に接続することに
よりメッキ用引き出し線の長さを短くすることができ、
その結果、信号歪や遅延が低減され、メッキ用引き出し
線による電気特性の劣化を抑制できる。また、このよう
なメッキ用引出線をパッケージ本体から露出して設けら
れたメッキ用電極に接続することにより、このメッキ用
電極を介して容易かつ安価に外部接続用端子や電子素子
接続用端子を電解メッキすることができる。

【００３７】

【００３８】また、請求項２によれば、前記第１の副配
線が第１の配線層に形成され、前記第２の配線層が前記
第１の配線層とは異なる第２の配線層に形成され、前記
接続部が前記第１の副配線の前記他端と前記第２の副配
線の前記他端とを接続するビアホールであることを特徴
とする請求項１記載の電子部品用パッケージが提供され
る。

【００３９】また、請求項３によれば、前記電子部品用
パッケージを平面図的にみた場合に、前記第１の配線が
前記電子素子接続用端子から前記外部接続用端子の位置
またはその近傍まで延在し、前記第１の副配線が前記外
部接続用端子の位置またはその近傍から前記パッケージ
の外部に向かって延在し、前記第１の副配線の前記他端
と前記第２の副配線の前記他端とが第１のビアホールで
接続され、前記第２の副配線が前記第１のビアホールか
ら前記外部接続用端子の位置またはその近傍まで延在
し、前記第２の配線が前記外部接続用端子の位置または
その近傍に設けられた第２のビアホールであり、前記第
２の副配線の前記一端と前記外部接続端子とが前記第２
のビアホールによって接続されていることを特徴とする
請求項１または２記載の電子部品用パッケージが提供さ
れる。

【００４０】また、請求項４によれば、前記第１の副配
線と前記第２の副配線とが隣接していることを特徴とす
る請求項１乃至３のいずれかに記載の電子部品用パッケ
ージが提供される。

【００４１】また、請求項５によれば、前記第１の副配
線が第１の配線層に形成され、前記第２の副配線が前記
第１の配線層とは異なる第２の配線層に形成され、前記
第１の配線層と前記第２の配線層との間に存在する誘電
体層の厚さが、前記誘電体層がセラミックの場合には約
２０μｍ乃至前記第１および第２の配線層の線幅の約半
分であり前記誘電体層がプラスチックの場合には約１０
μｍ乃至前記第１および第２の配線層の線幅の約半分で
あることを特徴とする請求項４記載の電子部品用パッケ
ージが提供される。

【００４２】このように第１の副配線と前記第２の副配
線とを隣接させることにより第１の副配線と第２の副配
線の電磁気的結合を強くすることができ、これにより、
第１および第２の副配線の実効的な電気パラメータ（実
効インダクタンス及び対地容量）が小さくなり、信号歪
や信号遅延を小さく抑えることができる。

【００４３】また、第１の副配線が第１の配線層に形成
され、第２の副配線が前記第１の配線層とは異なる第２
の配線層に形成される場合には、前記第１の配線層と前
記第２の配線層との間に存在する誘電体層の厚さが、第
１および第２の副配線の線幅に比べて薄いほど両者の結
合が強くなるので、薄いほど良く、第１および第２の副
配線の線幅に半分程度以下であることが好ましいが、絶
縁性の問題を考えると前記誘電体層がセラミックの場合
には約２０μｍ以上、前記誘電体層がプラスチックの場
合には約１０μｍ以上であることが好ましい。

【００４４】また、請求項６によれば、前記第１の副配
線が第１の配線層に形成され、前記第２の副配線が前記
第１の配線層とは異なる第２の配線層に形成され、前記
第１の副配線と前記第２の副配線とが互いに対向して配
置され、前記電子部品用パッケージを平面図的にみた場
合に、前記第１の副配線と前記第２の副配線とが重なっ
て配置されていることを特徴とする請求項１乃至５のい
ずれかに記載の電子部品用パッケージが提供される。

【００４５】このように配置すれば、前記第１の副配線
と前記第２の副配線は、互いが他の真上あるいは真下を
通過することになり両者の結合は最大になる。

【００４６】なお、好ましくは、前記電子部品用パッケ
ージを平面図的にみた場合に、前記第１の副配線の一主
面と第２の副配線の一主面とが重なって配置される。

【００４７】また、請求項７によれば、前記外部接続用
端子、前記電子素子接続用端子および前記配線がそれぞ
れ複数設けられ、前記複数の電子素子接続用端子の各々
が前記複数の外部接続用端子の各々とそれぞれ対応し、
前記互いに対応する前記複数の前記電子素子接続用端子
の各々と前記複数の外部接続用端子の各々との間をそれ
ぞれ接続すべく、前記複数の配線の各々がそれぞれ設け
られ、前記複数の外部接続用端子のうち少なくとも前記
電子部品用パッケージの内側に配置された１以上の前記
外部接続用端子の各々と、前記内側に配置された前記１
以上の前記外部接続用端子の各々とそれぞれ対応する１
以上の前記電子素子接続用端子の各々とをそれぞれ接続
する１以上の前記配線の各々の前記第１の配線と前記第
２の配線との間に、１以上の前記副配線の各々がそれぞ
れ直列に接続されて設けられていることを特徴とする請
求項１乃至６のいずれかに記載の電子部品用パッケージ
が提供される。

【００４８】このように複数の外部接続用端子とそれら
に対応する複数の電子素子接続用端子とを備えるパッケ
ージにおいて、例えば、パッケージ本体から露出して設
けられた外部接続用端子や電子素子接続用端子を電解メ
ッキするためのメッキ用引き出し線をパッケージ本体内
に設ける場合には、パッケージ外周に近い外部接続用端
子よりもパッケージの内側に配置されている外部接続用
端子に対応して設けられるメッキ用引き出し線の方が長
くなり電気特性が劣化し易い。従って、少なくとも電子
部品用パッケージの内側に配置された外部接続用端子に
対応する配線の第１の配線と第２の配線との間に前記副
配線を直列に接続することにより、メッキ用引き出し線
の長さが長いために電気特性が劣化し易い部分のメッキ
用引き出し線の長さを短くできるので、電子部品用パッ
ケージの電気特性が劣化するのを抑制できる。なお、副
配線を接続する外部接続用端子を電子部品用パッケージ
の内側に配置されたものに限る必要はなく、全部の外部
接続用端子にそれぞれ対応して上記副配線を設けること
もできる。

【００４９】また、複数の外部接続用端子にそれぞれ対
応する複数のメッキ引き出し線に共通接続されるメッキ
用電極をパッケージ本体から露出して設ければ、このメ
ッキ用電極を介して複数の外部接続用端子とそれらに対
応する複数の電子素子接続用端子とを同時に電解メッキ
することができる。

【００５０】また、好ましくは、前記外部接続用端子お
よび前記電子素子接続用端子の少なくとも一方が電解メ
ッキ処理されている。

【００５１】また、好ましくは、前記外部接続用端子お
よび前記電子素子接続用端子の両方が電解メッキ処理さ
れている。

【００５２】また、好ましくは、接地配線および電源配
線の少なくとも一方が、前記配線および前記副配線をほ
ぼ全体にわたって覆って設けられている。

【００５３】なお、接地配線および電源配線の両方が、
前記配線および前記副配線をほぼ全体にわたって覆って
設けられていることがより好ましく、さらに好ましく
は、前記配線および前記副配線が接地配線および電源配
線の両方によって挟まれて設けられている。

【００５４】また、請求項８によれば、請求項１乃至７
のいずれかに記載の電子部品用パッケージと前記電子部
品用パッケージに搭載された電子素子とを備えることを
特徴とする電子部品が提供される。

【００５５】また、請求項９によれば、電子素子を搭載
して電子部品を構成する電子部品用パッケージの製造方
法において、パッケージ本体と、前記パッケージ本体か
ら露出して設けられ前記電子素子と接続される電子素子
接続用端子と、前記パッケージ本体から露出して設けら
れた外部接続用端子と、前記パッケージ本体内に設けら
れ前記電子素子接続用端子と前記外部接続用端子との間
を接続する配線であって、前記電子素子接続用端子側の
第１の配線と、前記外部接続端子側の第２の配線と、前
記第１の配線と前記第２の配線との間に直列に接続され
ると共に前記パッケージ本体内に設けられた副配線であ
って、一端が前記第１の配線に接続されると共に前記第
１の配線から前記パッケージの外部に向かって延在して
前記パッケージ本体内に設けられた第１の副配線と、一
端が前記第２の配線に接続されると共に前記第２の配線
から前記パッケージの外部に向かって延在して前記パッ
ケージ本体内に設けられた第２の副配線と、前記第１の
副配線の他端と第２の副配線の他端とを接続する接続部
と、を有する前記副配線と、を備える前記配線と、前記
副配線から前記パッケージ本体の外部に向かって前記パ
ッケージ本体内を延在して設けられたメッキ用引き出し
線と、前記パッケージ本体から露出すると共に前記メッ
キ用引き出し線と接続して設けられたメッキ用電極と、
を備えるパッケージを準備する工程と、前記メッキ用電
極を介して前記外部接続用端子および前記電子素子接続
用端子のうちの少なくとも一方に電解メッキを行う工程
と、を備えることを特徴とする電子部品用パッケージの
製造方法が提供される。

【００５６】このようにすれば、パッケージ本体から露
出して設けられたメッキ用電極およびそれに接続された
メッキ用引き出し線を介して前記外部接続用端子や前記
電子素子接続用端子を電解メッキできるので、容易かつ
安価に外部接続用端子や電子素子接続用端子を電解メッ
キすることができる。なお、好ましくは、外部接続用端
子および電子素子接続用端子の両方を電解メッキする。

【００５７】そして、上記のようにして製造された電子
部品用パッケージにおいては、メッキ用引き出し線を上
記副配線に接続しているから、メッキ用引き出し線の長
さが短くなっており、その結果、信号歪や遅延が低減さ
れ、メッキ用引き出し線による電気特性の劣化が抑制さ
れている。

【００５８】また、本発明によれば、電子素子を搭載し
て電子部品を構成する電子部品用パッケージの製造方法
において、パッケージ本体と、前記パッケージ本体から
露出して設けられ前記電子素子とそれぞれ接続される複
数の電子素子接続用端子と、前記パッケージ本体から露
出して設けられた複数の外部接続用端子であって、前記
複数の外部接続用端子の各々が前記複数の電子素子接続
用端子の各々とそれぞれ対応して設けられた前記複数の
外部接続用端子と、前記パッケージ本体内に設けられた
複数の配線であって、前記複数の配線の各々が前記互い
に対応する前記複数の電子素子接続用端子の各々と前記
複数の外部接続用端子の各々との間をそれぞれ接続する
と共に、前記複数の配線の各々が前記電子素子接続用端
子側の第１の配線と、前記外部接続端子側の第２の配線
と、前記パッケージ本体内に設けられた複数の副配線で
あって、前記複数の副配線の各々が前記複数の配線の各
々の前記第１の配線と前記第２の配線との間にそれぞれ
直列に接続されると共に、前記複数の副配線の各々が一
端が前記第１の配線に接続されると共に前記第１の配線
から前記パッケージの外部に向かって延在して前記パッ
ケージ本体内に設けられた第１の副配線と、一端が前記
第２の配線に接続されると共に前記第２の配線から前記
パッケージの外部に向かって延在して前記パッケージ本
体内に設けられた第２の副配線と、前記第１の副配線の
他端と第２の副配線の他端とを接続する接続部と、をそ
れぞれ有する前記複数の副配線と、をそれぞれ有する前
記複数の配線と、複数のメッキ用引き出し線であって、
前記複数のメッキ用引き出し線の各々が前記複数の副配
線の各々から前記パッケージ本体の外部に向かって前記
パッケージ本体内をそれぞれ延在して設けられた前記複
数のメッキ用引き出し線と、前記パッケージ本体から露
出すると共に前記複数のメッキ用引き出し線に共通に接
続して設けられたメッキ用電極と、を備えるパッケージ
を準備する工程と、前記メッキ用電極を介して前記複数
の外部接続用端子および前記複数の電子素子接続用端子
側のうちの少なくとも一方に電解メッキを行う工程と、
前記電解メッキ後、前記メッキ用電極と前記複数のメッ
キ用引き出し線とを切り放す工程と、を備えることを特
徴とする電子部品用パッケージの製造方法が提供され
る。

【００５９】このように、複数の外部接続用端子にそれ
ぞれ対応する複数のメッキ引き出し線に共通接続される
メッキ用電極をパッケージ本体から露出して設けること
により、このメッキ用電極およびメッキ用引き出し線を
介して複数の外部接続用端子やそれらに対応する複数の
電子素子接続用端子を同時に容易かつ安価に電解メッキ
することができる。なお、好ましくは、上記複数の外部
接続用端子およびそれらにそれぞれ対応する上記複数の
電子素子接続用端子の両方を電解メッキする。

【００６０】そして、上記のようにして製造された電子
部品用パッケージにおいては、複数のメッキ用引き出し
線の各々が上記複数の副配線の各々にそれぞれに接続し
ているから、メッキ用引き出し線の長さが短くなってお
り、その結果、信号歪や遅延が低減され、メッキ用引き
出し線による電気特性の劣化が抑制されている。

【００６１】なお、上記本発明は、電子素子がＩＣ、Ｌ
ＳＩ等の半導体能動素子である場合に特に好適に適用さ
れる。

【００６２】また、上記本発明は、外部接続用端子がア
レイ状に設けられたアレイ状外部接続用端子付き多層パ
ッケージおよびそれを使用した電子部品に好適に適用さ
れ、その中でも、ＰＧＡやＢＧＡに特に好適に適用され
る。

【００６３】

【発明の実施の形態】次に本発明の実施の形態を、多層
セラミックＰＧＡを例に挙げ、図面を参照して説明す
る。

【００６４】（第１の実施の形態）図１は、本発明の第
１の実施の形態の多層セラミックＰＧＡを説明するため
の模式的部分断面図であり、電解メッキを行う段階での
状態を示したものである。

【００６５】まず、この状態の多層セラミックＰＧＡ１
００を製造する方法から説明する。

【００６６】最初に、アルミナ粉末、焼結助剤、バイン
ダー樹脂、キシレン等の溶剤、及びその他の添加剤を混
合してスラリーを調製する。

【００６７】次に、該スラリーをドクターブレード法に
より、ポリエステルシート等の上にシート状に塗布し、
これを乾燥させることでセラミックグリーンシートを作
製する。

【００６８】次に、該セラミックグリーンシートを所定
寸法に切断し、パッケージ各層に応じた穴開け加工処理
を施した後、タングステン等の高融点金属を主成分とす
る導体ペーストを所定のパターンに印刷するとともに、
ビアホールとなる貫通孔には前記導体ペーストを充填
し、この様な処理が施されたセラミックグリーンシート
を数〜十数枚積層する。

【００６９】次に、不活性ガス雰囲気中で加熱処理をす
ることによりセラミックグリーンシート中の樹脂及び可
塑剤等の有機成分を分解、消失させ、その後焼成するこ
とにより、多層セラミック基板を製造する。該セラミッ
ク基板には、信号配線２７、２８、２５、電源配線４
２、接地配線５２、メッキ用引き出し電極２３等の導体
層が形成されるとともに、ビアホール２４、２６、４
４、５４等も形成されている。

【００７０】次に、このようにして製造された多層セラ
ミック基板（パッケージ本体１０）の上部のピン接合面
１５に外部接続用端子である多数のピン６１〜６５を接
合する。

【００７１】本実施の形態において製造される多層セラ
ミックＰＧＡ１００は、セラミックからなるパッケージ
本体１０のキャビティ１２にＬＳＩ１４が搭載され、Ｌ
ＳＩ１４の搭載面１３とピン６１〜６５とが同一の面側
にある、キャビティダウンと呼ばれる構造のパッケージ
であり、信号配線層１２２、１２４、電源配線層４０及
び接地配線層５０が積層された５５ｍｍ角の２８０ピン
ＰＧＡである。

【００７２】パッケージ本体１０の内部には、ＬＳＩ１
４の多数のパッド（図示せず。）と多層セラミックＰＧ
Ａ１００の多数のピン６１等との接続をそれぞれ行うた
めに形成された多数の信号線２０（図示しているのは１
本のみ）が形成されている。

【００７３】多数の信号線２０のうち、パッケージ本体
１０の中央部に配置されたピン６１に対応する複数の信
号線２０は、信号配線層１２２に形成された信号線２２
と信号配線層１２４に形成された信号線２５と信号線２
２と信号線２５とを接続するビアホール２４と信号線２
５とピン６１とを接続するビアホール２６とを備えてい
る。信号線２２の内側部分はキャビティ１２内に露出し
ており、パッド２１となっている。

【００７４】信号線２２は、パッド２１からピン６１の
位置Ａまでパッケージ本体１０の外周側に向かって延在
する第１の配線である信号線２７とピン６１の位置Ａか
らさらにパッケージ本体１０の外周側に向かって引き出
されている第１の副配線である信号線２８とから構成さ
れている。信号配線層１２２に形成された第１の副配線
である信号線２８は位置Ｂにおいて、接続部であるビア
ホール２４によって信号配線層１２４に形成された第２
の副配線である信号線２５と接続されている。信号線２
５は位置Ｂからピン６１の位置Ａまで引き戻されてお
り、位置Ａにおいて第２の配線であるビアホール２６に
よりピン６１に接続されている。

【００７５】また、信号配線層１２２には、メッキ用引
き出し線２３がさらに設けられ、このメッキ用引き出し
線２３はビアホール２４が設けられている位置Ｂからパ
ッケージ本体１０の側面１１まで引き出されている。そ
して、パッケージ本体１０の側面１１には、このような
メッキ用引き出し線２３を多数短絡したメッキ用電極７
０が形成されている。なお、メッキ用引き出し線１１は
信号配線層１２４に形成してもかまわない。

【００７６】他の信号線２０、すなわち、多数の信号線
２０のうちパッケージ本体１０の外周側に配置されたピ
ンに対応する複数の信号線２０には、このような信号線
２８、２５は設けられておらず、図３に示したのと同様
に、パッケージ本体１０の外周側に配置されたピンに対
応する位置まで信号線が引き出され、その位置におい
て、ビアホールによってピンに接続されている。メッキ
引き出し線も、このビアホールの位置からパッケージ本
体の側面１１まで延在してメッキ用電極７０に接続され
ている。

【００７７】接地配線５２がパッケージ本体１０のほぼ
全面にわたって接地配線層５０に設けられ、電源配線４
２がパッケージ本体１０の４つの側部（パッケージ本体
１０から中央のキャビティ１２を除いた４つの側部）１
９の電源配線層４０のほぼ全面にわたって設けられてい
る。接地配線５２及び電源配線４２は、それぞれビアホ
ール５４及び４４を介してピン６２及び６４とそれぞれ
接続されている。接地配線５２は上記４つの側部１９と
ほぼ同程度の面状配線であり、電源配線４２はパッケー
ジ寸法と同程度の面状配線であるが、接地配線５２およ
び電源配線４２ついてもメッキ用引き出し線（図示せ
ず）があり、メッキ用電極７０に接続されているが、こ
れらは短い。また、信号線２７、２８および２５は接地
配線５２および電源配線４２によってほぼ全面にわたっ
て挟まれている。

【００７８】次に、メッキ用電極７０を外部の電源に接
続し、硫酸ニッケルと塩化ニッケルを主成分とするＮｉ
メッキ液に多層セラミックＰＧＡ１０を浸漬して数μｍ
の厚みのＮｉメッキ被膜をすべてのピン６１〜６５の表
面およびすべてのパッド２１の表面に形成する。次に該
Ｎｉ被膜を純水で洗浄し、金メッキ浴液に多層セラミッ
クＰＧＡ１００を浸漬して数μｍの厚みのＡｕメッキ被
膜をピン６１〜６５のＮｉ被膜表面およびパッド２１の
Ｎｉ被膜表面にそれぞれ形成し、その後、洗浄する。

【００７９】その後、メッキ用電極７０を、研磨等の方
法により除去することにより、各信号線２０、電源配線
４２、接地配線５２を互いに分離して多層セラミックＰ
ＧＡ１００を完成する。

【００８０】最後に、キャビティ１２内のＬＳＩ搭載面
１３上にＬＳＩ１４を搭載し、パッド２１とＬＳＩ１４
のパッド（図示せず。）との間をボンディングワイヤ８
１でボンディングする。

【００８１】本実施の形態においては、メッキ用電極７
０を電源に接続して、メッキ用電極７０、メッキ用引き
出し電極２３ならびに接地配線５２および電源配線４２
用のメッキ用引き出し線（図示せず）を介してすべての
ピン６１〜６５の表面およびすべてのパッド２１の表面
を同時に電解メッキできるので、容易かつ安価にメッキ
を行うことができる。

【００８２】また、ピン等に接触するような特殊な治具
を必要としないので、ピンやパッドの全面にわたってメ
ッキ被膜を形成することができる。

【００８３】さらに、メッキ用引き出し線２３は、ピン
６１の位置Ａではなく、位置Ａよりもパッケージ本体１
０の外周部側の位置Ｂから側面１１まで延在しているだ
けなので、その長さは短く、その結果、メッキ用引き出
し線２３が有する負荷容量が減少し、信号歪や遅延が低
減され、メッキ用引き出し線２３による電気特性の劣化
が抑制される。

【００８４】そして、位置Ａから位置Ｂまでの間には、
信号線２８と信号線２５とがセラミック層９０を間に挟
んで、互いに対向し互いに平行に配置され、このセラミ
ックＯＧＡ１００を紙面の上側（ピン接合面１５側）か
らみた場合に、重なった状態に配置されている。信号線
２８および信号線２５の線幅はほぼ同じである。そし
て、信号線２８と信号線２５との間のセラミック層９０
の厚さは信号線２８や信号線２５の線幅のほぼ半分以下
である。従って、信号線２８と信号線２５との間の電磁
気的結合が強くなり、その結果、信号線２８および信号
線２５の実効的な電気パラメータ（実効インダクタンス
および対地容量）が小さくなり、信号歪や信号遅延が小
さくなる。従って、このように信号線２８、信号線２５
を設けて信号線２０の長さが長くなっていても、電気特
性が劣化することが抑制または防止されている。

【００８５】なお、信号線２０のうちパッケージ本体１
０の外周側に配置されたピンに対応する信号線２０に
は、このような信号線２８、２５は設けられていない
が、この場合には、ピンは外周側に配置されているの
で、そのピンの位置から、メッキ引き出し線をパッケー
ジ本体の側面１１まで延在してもその長さは短く、その
結果、メッキ用引き出し線が有する負荷容量が大きくは
なく、信号歪や遅延も大きくないので、メッキ用引き出
し線による電気特性の劣化も大きくはない。但し、信号
線に接続されるすべてのピンに対して、パッケージ本体
１０の中央部に配置されたピン６１と同様に上記信号線
２８、２５を設けてもよい。

【００８６】（第２の実施の形態）また、ＬＳＩ１４と
ピンとを接続するための信号線を設ける配線層がさらに
必要な場合には、図２に示すように、例えば、配線層１
２２および１２４に形成された信号線２０に加えて信号
線３０をさらに設ける。信号線３０は、信号配線層１３
２に形成された信号線３２と信号配線層１３４に形成さ
れた信号線３５と信号線３２と信号線３５とを接続する
ビアホール３４と信号線３５とピン６３とを接続するビ
アホール３６とを備えている。信号線３２の内側部分は
キャビティ１２内に露出しており、パッド３１となって
いる。パッド３１は、ＬＳＩ１４のパッド（図示せ
ず。）にボンディングワイヤ８２でボンディングされ
る。

【００８７】信号線３２は、パッド３１からピン６３の
位置Ｃまでパッケージ本体１０の外周側に向かって延在
する第１の配線である信号線３７とピン６３の位置Ｃか
らさらにパッケージ本体１０の外周側に向かって引き出
されている第１の副配線である信号線３８とから構成さ
れている。信号配線層１３２に形成された信号線３８は
位置Ｄにおいて、接続部であるビアホール３４によって
信号配線層１３４に形成された第２の副配線である信号
線３５と接続されている。信号線３５は位置Ｄからピン
６３の位置Ｃまで引き戻されており、位置Ｃにおいて第
２の配線であるビアホール３６によりピン６３に接続さ
れている。

【００８８】また、信号配線層１３２には、メッキ用引
き出し線３３がさらに設けられ、このメッキ用引き出し
線３３はビアホール３４が設けられている位置Ｄからパ
ッケージ本体１０の側面１１まで引き出されている。そ
して、パッケージ本体１０の側面１１において、メッキ
用電極７０に接続されている。なお、メッキ用引き出し
線３３は信号配線層１３４に形成してもかまわない。

【００８９】他の構造は図１に示した多層セラミックＰ
ＧＡ１００と同様である。

【００９０】本実施の形態においても、メッキ用電極７
０を電源に接続して、メッキ用電極７０、メッキ用引き
出し線２３、３３ならびに接地配線５２および電源配線
４２用のメッキ用引き出し線（図示せず）を介してすべ
てのピン６１〜６５の表面およびすべてのパッド２１、
３１の表面を同時に電解メッキできるので、容易かつ安
価にメッキを行うことができる。

【００９１】また、ピン等に接触するような特殊な治具
を必要としないので、ピンやパッドの全面にわたってメ
ッキ被膜を形成することができる。

【００９２】さらに、メッキ用引き出し線２３は、ピン
６１の位置Ａではなく、位置Ａよりもパッケージ本体１
０の外周部側の位置Ｂから側面１１まで延在しているだ
けであり、メッキ用引き出し線３３は、ピン６３の位置
Ｃではなく、位置Ｃよりもパッケージ本体１０の外周部
側の位置Ｄから側面１１まで延在しているだけであるの
で、メッキ用引き出し線２３、３３の長さは短く、その
結果、メッキ用引き出し線２３、３３が有する負荷容量
が減少し、信号歪や遅延が低減され、メッキ用引き出し
線による電気特性の劣化が抑制される。

【００９３】そして、位置Ａから位置Ｂまでの間には、
信号線２８と信号線２５とがセラミック層９０を間に挟
んで、互いに対向し互いに平行に配置され、このセラミ
ックＯＧＡ１００を紙面の上側（ピン接合面１５側）か
らみた場合に、重なった状態に配置されている。信号線
２８および信号線２５の線幅はほぼ同じである。そし
て、信号線２８と信号線２５との間のセラミック層９０
の厚さは信号線２８や信号線２５の線幅のほぼ半分以下
である。また、位置Ｃから位置Ｄまでの間には、信号線
３８と信号線３５とがセラミック層９２を間に挟んで、
互いに対向し互いに平行に配置され、このセラミックＰ
ＧＡ１００を紙面の上側からみた場合に、重なった状態
に配置されている。信号線３８および信号線３５の線幅
はほぼ同じである。そして、信号線３８と信号線３５と
の間のセラミック層９２の厚さは信号線３８や信号線３
５の線幅のほぼ半分以下である。従って、信号線２８と
信号線２５との間の電磁気的結合が強くなり、その結
果、信号線２８および信号線２５の実効的な電気パラメ
ータ（実効インダクタンスおよび対地容量）が小さくな
り、信号歪や信号遅延が小さくなる。また、信号線３８
と信号線３５との間の電磁気的結合が強くなり、その結
果、信号線３８および信号線３５の実効的な電気パラメ
ータ（実効インダクタンスおよび対地容量）が小さくな
り、信号歪や信号遅延が小さくなる。従って、このよう
に信号線２８、信号線２５を設けて信号線２０の長さが
長くなっていても、また、信号線３８、信号線３５を設
けて信号線３０の長さが長くなっていても、電気特性が
劣化することが抑制または防止されている。

【００９４】

【実施例】次に、上記第１の実施の形態の多層セラミッ
クＰＧＡ１００中に形成されたメッキ用引き出し線２３
の信号遅延に及ぼす影響を解析評価した。解析対象は、
上記第１の実施の形態に係る多層セラミックＰＧＡ１０
０中の１本の信号線２０のパッド２１からピン６１の先
端までである。

【００９５】有限要素法を用いた構造解析により該信号
線２０が有するＳパラメータの周波数特性（１０ＭＨｚ
〜３ＧＨｚ）を抽出し、これをもとに該信号線２０に入
力信号としての矩形波を入力した時の出力信号波形を回
路シミュレーションから求めることにより、信号遅延を
評価した。回路シミュレーションの条件は、入力信号の
出力抵抗は５０Ωにしてパッド２１側から入力し、ピン
６１の先端に３０ｐＦの負荷容量を設置して、ピン６１
の先端での信号遅延を評価した。なお、信号遅延時間
は、出力信号の立ち上がりが、信号振幅（１Ｖ）の６５
％（０．６５Ｖ）を超える時間で評価した。

【００９６】解析した該信号線２０の長さは信号線２２
が２８ｍｍ、信号線２５が１８ｍｍ、それらの線幅はそ
れぞれ１００μｍ、特性インピーダンスは約５０Ωであ
り、メッキ用引き出し線２３の長さは２ｍｍであった。
また、信号線２２と信号線２５に挟まれたアルミナセラ
ミック９０の厚みは５０μｍと信号線幅の半分であっ
た。

【００９７】なお、本実施例に係る多層セラミックＰＧ
Ａ１００の信号遅延時間を従来の方法と比較するため
に、比較例として、図４に示した信号線２２２とメッキ
用引き出し線２２３の分岐点がピン６１の直下に形成さ
れたビアホール２２６であるような多層セラミックＰＧ
Ａ２００にメッキ処理が施されたものについても、同様
にして信号遅延時間を評価した。

【００９８】比較例に係る多層セラミックＰＧＡ２００
のピン６１の位置は本発明の実施例と同一であり、信号
線２２２の長さは１０ｍｍ、その線幅は１００μｍ、メ
ッキ用引き出し線２２３の長さは２０ｍｍであった。

【００９９】解析の結果、本実施例に係る多層セラミッ
クＰＧＡ１００の信号遅延時間は比較例に係る多層セラ
ミックＰＧＡ２００のそれに比べて、約１４７ｐ（ピ
コ）秒小さかった。

【０１００】以上の結果より明らかなように、本実施例
に係る多層セラミックＰＧＡ１００の場合には、信号線
２２とメッキ用引き出し線２３分岐点となるビアホール
２４の位置Ｂをピン６１の位置ＡよりもＰＧＡ外周側に
移動させたために、メッキ用引き出し線２３が短くな
り、これにより負荷容量が減少したために、従来法に比
べて信号遅延時間を短くすることができた。

【０１０１】以上詳述したように本発明に係る多層パッ
ケージにあっては、メッキ処理を必要とするアレイ状の
外部接続端子を有する多層パッケージにおいて、信号線
とメッキ用引き出し線の分岐点であるビアホール位置を
ピン位置よりもパッケージ外周側に設定することによ
り、メッキ用引き出し線長を短くし、これによりメッキ
用引き出し線が有する負荷容量を減少させたために、従
来法に比べて信号遅延時間を短くすることができた。

【０１０２】また、従来法と全く同様の電解メッキ処理
を施すために安価に製造できる。

【０１０３】

【発明の効果】本発明の電子部品用パッケージおよび電
子部品によれば、前記副配線を設けているので、例え
ば、パッケージ本体から露出して設けられた外部接続用
端子や電子素子接続用端子を電解メッキするためのメッ
キ用引き出し線をパッケージ本体内に設ける場合には、
メッキ用引き出し線を上記副配線に接続することにより
メッキ用引き出し線の長さを短くすることができ、その
結果、信号歪や遅延を低減でき、メッキ用引き出し線に
よる電気特性の劣化を抑制できる。また、このようなメ
ッキ用引出線をパッケージ本体から露出して設けられた
メッキ用電極に接続することにより、このメッキ用電極
を介して容易かつ安価に外部接続用端子や電子素子接続
用端子を電解メッキすることができる。

【０１０４】また、本発明の電子部品用パッケージの製
造方法および電子部品用の製造方法によれば、パッケー
ジ本体から露出して設けられたメッキ用電極およびそれ
に接続されたメッキ用引き出し線を介して前記外部接続
用端子や前記電子素子接続用端子を電解メッキできるの
で、容易かつ安価に外部接続用端子や電子素子接続用端
子を電解メッキすることができる。そして、上記のよう
にして製造された電子部品用パッケージや電子部品にお
いては、メッキ用引き出し線を上記副配線に接続してい
るから、メッキ用引き出し線の長さが短くなっており、
その結果、信号歪や遅延が低減され、メッキ用引き出し
線による電気特性の劣化が抑制されている。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の多層セラミックＰ
ＧＡを説明するための部分断面図である。

【図２】本発明の第２の実施の形態の多層セラミックＰ
ＧＡを説明するための部分断面図である。

【図３】本発明の一実施例の信号遅延時間を示す図であ
る。

【図４】従来の多層セラミックＰＧＡの一例を説明する
ための部分断面図である。

【図５】従来の多層セラミックＰＧＡの他の例を説明す
るための部分断面図である。

【符号の説明】

１０…パッケージ本体 １１…側面 １２…キャビティ １３…ＬＳＩ搭載面 １４…ＬＳＩ １５…ピン接合面 １９…側部 ２０、２２、２５、２７、２８、３０、３２、３５、３
７、３８、２２２、２３２…信号線 ２１、３１、２２１、２３１…パッド ２３、３３、２２３、２３３…メッキ用引き出し線 ２４、２６、３４、３６、４４、５４、２２６、２３６
…ビアホール ４０…電源配線層 ４２…電源配線 ５０…接地配線層 ５２…接地配線 ６１〜６５…ピン ７０…メッキ用電極 ９０、９２…セラミック層 １００、２００…多層セラミックＰＧＡ １２２、１２４、１３２、１３４…信号配線層

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 23/12 H01L 23/50

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】電子素子を搭載して電子部品を構成する電
   子部品用パッケージであって、 パッケージ本体と、 前記パッケージ本体から露出して設けられ前記電子素子
   と接続される電子素子接続用端子と、 前記パッケージ本体から露出して設けられた外部接続用
   端子と、 前記パッケージ本体内に設けられ前記電子素子接続用端
   子と前記外部接続用端子との間を接続する配線であっ
   て、 前記電子素子接続用端子側の第１の配線と、 前記外部接続端子側の第２の配線と、 前記第１の配線と前記第２の配線との間に直列に接続さ
   れると共に前記パッケージ本体内に設けられた副配線で
   あって、 一端が前記第１の配線に接続されると共に前記第１の配
   線から前記パッケージの外部に向かって延在して前記パ
   ッケージ本体内に設けられた第１の副配線と、 一端が前記第２の配線に接続されると共に前記第２の配
   線から前記パッケージの外部に向かって延在して前記パ
   ッケージ本体内に設けられた第２の副配線と、 前記第１の副配線の他端と第２の副配線の他端とを接続
   する接続部と、を有する前記副配線と、 を備える前記配線と、 前記副配線から前記パッケージ本体の外部に向かって前
   記パッケージ本体内を延在して設けられたメッキ用引き
   出し線と、を備える ことを特徴とする電子部品用パッケ
   ージ。
2. 【請求項２】前記第１の副配線が第１の配線層に形成さ
   れ、前記第２の副配線が前記第１の配線層とは異なる第
   ２の配線層に形成され、前記接続部が前記第１の副配線
   の前記他端と前記第２の副配線の前記他端とを接続する
   ビアホールであることを特徴とする請求項１記載の電子
   部品用パッケージ。
3. 【請求項３】前記電子部品用パッケージを平面図的にみ
   た場合に、前記第１の配線が前記電子素子接続用端子か
   ら前記外部接続用端子の位置またはその近傍まで延在
   し、前記第１の副配線が前記外部接続用端子の位置また
   はその近傍から前記パッケージの外部に向かって延在
   し、前記第１の副配線の前記他端と前記第２の副配線の
   前記他端とが第１のビアホールで接続され、前記第２の
   副配線が前記第１のビアホールから前記外部接続用端子
   の位置またはその近傍まで延在し、前記第２の配線が前
   記外部接続用端子の位置またはその近傍に設けられた第
   ２のビアホールであり、前記第２の副配線の前記一端と
   前記外部接続端子とが前記第２のビアホールによって接
   続されていることを特徴とする請求項１または２記載の
   電子部品用パッケージ。
4. 【請求項４】前記第１の副配線と前記第２の副配線とが
   隣接していることを特徴とする請求項１乃至３のいずれ
   かに記載の電子部品用パッケージ。
5. 【請求項５】前記第１の副配線が第１の配線層に形成さ
   れ、前記第２の副配線が前記第１の配線層とは異なる第
   ２の配線層に形成され、前記第１の配線層と前記第２の
   配線層との間に存在する誘電体層の厚さが、前記誘電体
   層がセラミックの場合には約２０μｍ乃至前記第１およ
   び第２の配線層の線幅の約半分であり前記誘電体層がプ
   ラスチックの場合には約１０μｍ乃至前記第１および第
   ２の配線層の線幅の約半分であることを特徴とする請求
   項４記載の電子部品用パッケージ。
6. 【請求項６】前記第１の副配線が第１の配線層に形成さ
   れ、前記第２の副配線が前記第１の配線層とは異なる第
   ２の配線層に形成され、前記第１の副配線と前記第２の
   副配線とが互いに対向して配置され、前記電子部品用パ
   ッケージを平面図的にみた場合に、前記第１の副配線と
   前記第２の副配線とが重なって配置されていることを特
   徴とする請求項１乃至５のいずれかに記載の電子部品用
   パッケージ。
7. 【請求項７】前記外部接続用端子、前記電子素子接続用
   端子および前記配線がそれぞれ複数設けられ、 前記複数の電子素子接続用端子の各々が前記複数の外部
   接続用端子の各々とそれぞれ対応し、 前記互いに対応する前記複数の前記電子素子接続用端子
   の各々と前記複数の外部接続用端子の各々との間をそれ
   ぞれ接続すべく、前記複数の配線の各々がそれぞれ設け
   られ、 前記複数の外部接続用端子のうち少なくとも前記電子部
   品用パッケージの内側に配置された１以上の前記外部接
   続用端子の各々と、前記内側に配置された前記１以上の
   前記外部接続用端子の各々とそれぞれ対応する１以上の
   前記電子素子接続用端子の各々とをそれぞれ接続する１
   以上の前記配線の各々の前記第１の配線と前記第２の配
   線との間に、１以上の前記副配線の各々がそれぞれ直列
   に接続されて設けら れていることを特徴とする請求項１
   乃至６のいずれかに記載の電子部品用パッケージ。
8. 【請求項８】請求項１乃至７のいずれかに記載の電子部
   品用パッケージと前記電子部品用パッケージに搭載され
   た電子素子とを備えることを特徴とする電子部品。
9. 【請求項９】電子素子を搭載して電子部品を構成する電
   子部品用パッケージの製造方法において、 パッケージ本体と、 前記パッケージ本体から露出して設けられ前記電子素子
   と接続される電子素子接続用端子と、 前記パッケージ本体から露出して設けられた外部接続用
   端子と、 前記パッケージ本体内に設けられ前記電子素子接続用端
   子と前記外部接続用端子との間を接続する配線であっ
   て、 前記電子素子接続用端子側の第１の配線と、 前記外部接続端子側の第２の配線と、 前記第１の配線と前記第２の配線との間に直列に接続さ
   れると共に前記パッ ケージ本体内に設けられた副配線で
   あって、 一端が前記第１の配線に接続されると共に前記第１の配
   線から前記パッケージの外部に向かって延在して前記パ
   ッケージ本体内に設けられた第１の副配線と、 一端が前記第２の配線に接続されると共に前記第２の配
   線から前記パッケージの外部に向かって延在して前記パ
   ッケージ本体内に設けられた第２の副配線と、 前記第１の副配線の他端と第２の副配線の他端とを接続
   する接続部と、を有する前記副配線と、 を備える前記配線と、 前記副配線から前記パッケージ本体の外部に向かって前
   記パッケージ本体内を延在して設けられたメッキ用引き
   出し線と、 前記パッケージ本体から露出すると共に前記メッキ用引
   き出し線と接続して設けられたメッキ用電極と、 を備えるパッケージを準備する工程と、 前記メッキ用電極を介して前記外部接続用端子および前
   記電子素子接続用端子のうちの少なくとも一方に電解メ
   ッキを行う工程と、 を備えることを特徴とする電子部品用パッケージの製造
   方法。