JP3276908B2 - 半導体装置とその加工方法 - Google Patents
半導体装置とその加工方法Info
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- JP3276908B2 JP3276908B2 JP32455097A JP32455097A JP3276908B2 JP 3276908 B2 JP3276908 B2 JP 3276908B2 JP 32455097 A JP32455097 A JP 32455097A JP 32455097 A JP32455097 A JP 32455097A JP 3276908 B2 JP3276908 B2 JP 3276908B2
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- semiconductor device
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置とその加
工方法に関し、さらに詳しくいえば、半導体装置におい
て、例えばＤｅｌａｙ（ディレイ）調整等をＦＩＢ（フ
ォーカスド・イオン・ビーム）加工する際の作業性の向
上を図る技術に関する。
工方法に関し、さらに詳しくいえば、半導体装置におい
て、例えばＤｅｌａｙ（ディレイ）調整等をＦＩＢ（フ
ォーカスド・イオン・ビーム）加工する際の作業性の向
上を図る技術に関する。
【０００２】
【従来の技術】以下で、従来の半導体装置とその加工方
法について図面を参照しながら説明する。図３は従来の
多層配線（例えば、２層配線）のパターン構成を説明す
る図である。図３に示すように、下層の第１層配線１０
上に図示しない層間絶縁膜を介して第２層配線１１が交
差するように構成されている。
法について図面を参照しながら説明する。図３は従来の
多層配線（例えば、２層配線）のパターン構成を説明す
る図である。図３に示すように、下層の第１層配線１０
上に図示しない層間絶縁膜を介して第２層配線１１が交
差するように構成されている。
【０００３】このような多層配線構造を有する半導体装
置において、ディレイ調整等をＦＩＢ加工していた。こ
こで、ＦＩＢは、半導体基板上の絶縁膜を開孔して配線
に達する接続孔を設けたり、この配線を切断したりする
場合等に用いられる。そして、このＦＩＢは、イオンビ
ームのスポットサイズをおよそ０．１μｍまで絞ること
ができるので、絶縁膜や微細なＡｌ等の配線を精度良く
切断することができるという特徴がある。
置において、ディレイ調整等をＦＩＢ加工していた。こ
こで、ＦＩＢは、半導体基板上の絶縁膜を開孔して配線
に達する接続孔を設けたり、この配線を切断したりする
場合等に用いられる。そして、このＦＩＢは、イオンビ
ームのスポットサイズをおよそ０．１μｍまで絞ること
ができるので、絶縁膜や微細なＡｌ等の配線を精度良く
切断することができるという特徴がある。
【０００４】図４ａ及び図４ｂはディレイ調整を説明す
るための一例としての回路図であり、図４ａは例えば複
数のインバータ１２、１３、１４、１５が直列接続され
ている状態で、インバータ１２から直接インバータ１５
に接続するためにインバータ１２とインバータ１３間を
ＦＩＢ加工して切断（図４ａの×印参照）する場合や、
図４ｂはインバータ１６とインバータ１７間をＦＩＢ加
工して切断（図４ｂの×印参照）し、６段のインバータ
１８、１９、２０、２１、２２、２３を通すためにイン
バータ２３とインバータ１７間をＦＩＢにより点線部分
を接続する場合を示している。
るための一例としての回路図であり、図４ａは例えば複
数のインバータ１２、１３、１４、１５が直列接続され
ている状態で、インバータ１２から直接インバータ１５
に接続するためにインバータ１２とインバータ１３間を
ＦＩＢ加工して切断（図４ａの×印参照）する場合や、
図４ｂはインバータ１６とインバータ１７間をＦＩＢ加
工して切断（図４ｂの×印参照）し、６段のインバータ
１８、１９、２０、２１、２２、２３を通すためにイン
バータ２３とインバータ１７間をＦＩＢにより点線部分
を接続する場合を示している。
【０００５】
【発明が解決しようとする課題】このとき、ＦＩＢのＳ
ＥＭ（走査型電子顕微鏡）画像において、層間絶縁膜を
介して第１層配線１０のパターン形状が見えにくく、Ｆ
ＩＢの作業箇所（図３のＣ参照）からずれた位置を切断
してしまい、例えば第１層配線１０まで削ってしまうと
第１層配線１０と第２層配線１１間でショートするとい
った問題等の発生のおそれがあり、ＦＩＢ加工する際の
作業性に問題があった。
ＥＭ（走査型電子顕微鏡）画像において、層間絶縁膜を
介して第１層配線１０のパターン形状が見えにくく、Ｆ
ＩＢの作業箇所（図３のＣ参照）からずれた位置を切断
してしまい、例えば第１層配線１０まで削ってしまうと
第１層配線１０と第２層配線１１間でショートするとい
った問題等の発生のおそれがあり、ＦＩＢ加工する際の
作業性に問題があった。
【０００６】また、前記した第１層配線１０と第２層配
線１１とが交差するパターン以外にも、例えば１層配線
構造での各配線が何列にも並んで配設されているような
パターンにおいて、ディレイ調整等のため所望の配線を
ＦＩＢ加工して切断する際に、どの配線を切断すれば良
いか紛らわしいという問題があった。従って、本発明で
はＦＩＢ加工時の作業性の向上を図る半導体装置とその
加工方法を提供することを目的とする。
線１１とが交差するパターン以外にも、例えば１層配線
構造での各配線が何列にも並んで配設されているような
パターンにおいて、ディレイ調整等のため所望の配線を
ＦＩＢ加工して切断する際に、どの配線を切断すれば良
いか紛らわしいという問題があった。従って、本発明で
はＦＩＢ加工時の作業性の向上を図る半導体装置とその
加工方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、ディレイ調整等のためにＦＩＢ
加工を施す配線パターンを有する半導体装置において、
配線中の作業箇所の線幅を他の線幅より細くすること
で、目印としたものである。そして、その加工方法は、
配線中のＦＩＢ加工を施す作業箇所の線幅を他の線幅よ
り細く形成された目印を目安にして、作業者が該作業箇
所にＦＩＢ加工を施すものである。
に鑑み成されたもので、ディレイ調整等のためにＦＩＢ
加工を施す配線パターンを有する半導体装置において、
配線中の作業箇所の線幅を他の線幅より細くすること
で、目印としたものである。そして、その加工方法は、
配線中のＦＩＢ加工を施す作業箇所の線幅を他の線幅よ
り細く形成された目印を目安にして、作業者が該作業箇
所にＦＩＢ加工を施すものである。
【０００８】また、多層配線構造を有する半導体装置に
おいて、最上層配線中のＦＩＢ加工を施す作業箇所の線
幅を他の線幅より細くすることで、目印としたものであ
る。そして、その加工方法は、ＦＩＢ加工を施す作業箇
所の最上層配線の線幅を他の線幅より細く形成された目
印を目安にして、作業者が該作業箇所にＦＩＢ加工を施
すものである。
おいて、最上層配線中のＦＩＢ加工を施す作業箇所の線
幅を他の線幅より細くすることで、目印としたものであ
る。そして、その加工方法は、ＦＩＢ加工を施す作業箇
所の最上層配線の線幅を他の線幅より細く形成された目
印を目安にして、作業者が該作業箇所にＦＩＢ加工を施
すものである。
【０００９】更に、２層配線以上の多層配線構造を有
し、下層配線と上層配線とが交差する配線パターンにデ
ィレイ調整等のためにＦＩＢ加工を施す作業箇所を有す
る半導体装置において、上層配線中のＦＩＢ加工を施す
作業箇所の線幅を他の線幅より細く形成して成る目印
と、該作業箇所近傍に位置する下層配線の前記目印を取
り囲む側に切り欠きを設けたものである。
し、下層配線と上層配線とが交差する配線パターンにデ
ィレイ調整等のためにＦＩＢ加工を施す作業箇所を有す
る半導体装置において、上層配線中のＦＩＢ加工を施す
作業箇所の線幅を他の線幅より細く形成して成る目印
と、該作業箇所近傍に位置する下層配線の前記目印を取
り囲む側に切り欠きを設けたものである。
【００１０】そして、その加工方法は、上層配線中のＦ
ＩＢ加工を施す作業箇所の線幅を他の線幅より細く形成
して成る目印と、該作業箇所近傍に位置する下層配線の
前記目印を取り囲む側に切り欠きを設けて、該切り欠き
と目印を目安にして作業者が該作業箇所にＦＩＢ加工を
施すものである。
ＩＢ加工を施す作業箇所の線幅を他の線幅より細く形成
して成る目印と、該作業箇所近傍に位置する下層配線の
前記目印を取り囲む側に切り欠きを設けて、該切り欠き
と目印を目安にして作業者が該作業箇所にＦＩＢ加工を
施すものである。
【００１１】
【発明の実施の形態】以下で、本発明の半導体装置とそ
の加工方法の一実施形態について図面を参照しながら説
明する。図１は一実施形態に係る半導体装置のパターン
構成を説明する平面図であり、図に示すように第１層配
線１上に図示しない層間絶縁膜を介して第２層配線２が
交差するように構成されている。
の加工方法の一実施形態について図面を参照しながら説
明する。図１は一実施形態に係る半導体装置のパターン
構成を説明する平面図であり、図に示すように第１層配
線１上に図示しない層間絶縁膜を介して第２層配線２が
交差するように構成されている。
【００１２】そして、第２層配線２のＦＩＢ（フォーカ
スド・イオン・ビーム）加工を施す作業箇所の線幅は、
他の線幅より細く形成されている（図１の目印Ａ参
照）。尚、本実施形態では、例えば第２層配線２の線幅
はおよそ２．８μｍで、目印Ａとなる作業箇所の線幅は
およそ１．２μｍ（この半導体装置の最少デザインルー
ル）とした。
スド・イオン・ビーム）加工を施す作業箇所の線幅は、
他の線幅より細く形成されている（図１の目印Ａ参
照）。尚、本実施形態では、例えば第２層配線２の線幅
はおよそ２．８μｍで、目印Ａとなる作業箇所の線幅は
およそ１．２μｍ（この半導体装置の最少デザインルー
ル）とした。
【００１３】このように最上層の配線のＦＩＢ加工を施
す作業箇所に目印として、例えばＦＩＢ加工を施す作業
箇所の線幅を他の線幅より細く形成しておくことで、作
業者は、この目印を目安にディレイ調整等のＦＩＢ加工
を施せば良く、従来のようなＦＩＢ加工ミス、例えば第
１層配線まで削ってしまい、第１層配線と第２層配線と
がショートするといったおそれを解消することができ
る。
す作業箇所に目印として、例えばＦＩＢ加工を施す作業
箇所の線幅を他の線幅より細く形成しておくことで、作
業者は、この目印を目安にディレイ調整等のＦＩＢ加工
を施せば良く、従来のようなＦＩＢ加工ミス、例えば第
１層配線まで削ってしまい、第１層配線と第２層配線と
がショートするといったおそれを解消することができ
る。
【００１４】また、１層配線構造での各配線が何列にも
並設されるパターンにおいても、例えばディレイ調整等
を施す配線の作業箇所の線幅を他の線幅より細く形成し
ておくことで、作業者は、それを目印としてＦＩＢ加工
を行うことができ、作業性が向上する。次に、本発明の
他の実施形態について説明する。
並設されるパターンにおいても、例えばディレイ調整等
を施す配線の作業箇所の線幅を他の線幅より細く形成し
ておくことで、作業者は、それを目印としてＦＩＢ加工
を行うことができ、作業性が向上する。次に、本発明の
他の実施形態について説明する。
【００１５】図２は本発明の他の実施形態の半導体装置
のパターン構成を示す平面図であり、一実施形態の半導
体装置のパターン構成と異なる点は、一実施形態の第２
層配線２のＦＩＢ加工を施す作業箇所の線幅を他の線幅
より細く形成して目印Ａを付すと共に、第２層配線２の
ＦＩＢ加工を施す作業箇所を取り囲む側の第１層配線３
に切り欠いて（図２の切り欠きＢ参照）おくことで、更
に作業箇所を認識し易くする構成となっている。
のパターン構成を示す平面図であり、一実施形態の半導
体装置のパターン構成と異なる点は、一実施形態の第２
層配線２のＦＩＢ加工を施す作業箇所の線幅を他の線幅
より細く形成して目印Ａを付すと共に、第２層配線２の
ＦＩＢ加工を施す作業箇所を取り囲む側の第１層配線３
に切り欠いて（図２の切り欠きＢ参照）おくことで、更
に作業箇所を認識し易くする構成となっている。
【００１６】そして、その加工方法は、前記第２層配線
２のＦＩＢ加工を施す作業箇所の線幅を他の線幅より細
く形成して目印Ａを付すと共に、該第２層配線２のＦＩ
Ｂ加工を施す作業箇所を取り囲む側の第１層配線３に切
り欠きＢを形成しておくことで、それらを目安にすれ
ば、作業者は該作業箇所を容易に認識することができ、
ＦＩＢ加工を施すことができる。
２のＦＩＢ加工を施す作業箇所の線幅を他の線幅より細
く形成して目印Ａを付すと共に、該第２層配線２のＦＩ
Ｂ加工を施す作業箇所を取り囲む側の第１層配線３に切
り欠きＢを形成しておくことで、それらを目安にすれ
ば、作業者は該作業箇所を容易に認識することができ、
ＦＩＢ加工を施すことができる。
【００１７】
【発明の効果】以上説明したように、本発明によれば例
えばディレイ調整等のためにＦＩＢ加工を施す際の目安
となる目印を配線に付しておくことで、ＦＩＢ加工時の
作業性が向上する。また、２層配線以上の多層配線構造
を有する半導体装置においても、最上層の配線にＦＩＢ
加工を施す際の目印を付すことで、従来のようなＦＩＢ
加工時に、層間絶縁膜を介して第１層配線のパターン形
状が見えにくく、作業箇所からずれた位置を切断してし
まい、例えば第１層配線まで削ってしまうことで第１層
配線と第２層配線間でショートするといった問題等の発
生を防止することができる。
えばディレイ調整等のためにＦＩＢ加工を施す際の目安
となる目印を配線に付しておくことで、ＦＩＢ加工時の
作業性が向上する。また、２層配線以上の多層配線構造
を有する半導体装置においても、最上層の配線にＦＩＢ
加工を施す際の目印を付すことで、従来のようなＦＩＢ
加工時に、層間絶縁膜を介して第１層配線のパターン形
状が見えにくく、作業箇所からずれた位置を切断してし
まい、例えば第１層配線まで削ってしまうことで第１層
配線と第２層配線間でショートするといった問題等の発
生を防止することができる。
【図１】本発明の一実施形態の半導体装置のパターン構
成を説明する平面図である。
成を説明する平面図である。
【図２】本発明の他の実施形態の半導体装置のパターン
構成を説明する平面図である。
構成を説明する平面図である。
【図３】従来の半導体装置のパターン構成を説明する平
面図である。
面図である。
【図４】ディレイ調整を説明するための回路図である。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 21/3205 - 21/3213 H01L 21/768
Claims (2)
- 【請求項１】 多層配線構造を有し、下層配線と上層配
線とが交差する配線パターンにディレイ調整等のために
ＦＩＢ加工を施す作業箇所を有する半導体装置におい
て、 上層配線中のＦＩＢ加工を施す作業箇所の線幅を他の線
幅よりも細く形成して成る目印と、該作業箇所近傍に位
置する下層配線の前記目印を取り囲む側に切り欠きを設
けたことを特徴とする半導体装置。 - 【請求項２】 多層配線構造を有し、下層配線と上層配
線とが交差する配線パターンにディレイ調整等のために
ＦＩＢ加工を施す作業箇所を有する半導体装置の加工方
法において、 上層配線中のＦＩＢ加工を施す作業箇所の線幅を他の線
幅よりも細く形成して成る目印と、該作業箇所近傍に位
置する下層配線の前記目印を取り囲む側に切り欠きを設
けて、該切り欠きと目印を目安にして作業箇所にＦＩＢ
加工を施すことを特徴とする半導体装置の加工方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32455097A JP3276908B2 (ja) | 1997-11-26 | 1997-11-26 | 半導体装置とその加工方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32455097A JP3276908B2 (ja) | 1997-11-26 | 1997-11-26 | 半導体装置とその加工方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11162979A JPH11162979A (ja) | 1999-06-18 |
| JP3276908B2 true JP3276908B2 (ja) | 2002-04-22 |
Family
ID=18167072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32455097A Expired - Fee Related JP3276908B2 (ja) | 1997-11-26 | 1997-11-26 | 半導体装置とその加工方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3276908B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6628174B2 (en) | 2000-11-06 | 2003-09-30 | Sanyo Electric Co., Ltd. | Voltage-controlled oscillator and communication device |
-
1997
- 1997-11-26 JP JP32455097A patent/JP3276908B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6628174B2 (en) | 2000-11-06 | 2003-09-30 | Sanyo Electric Co., Ltd. | Voltage-controlled oscillator and communication device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11162979A (ja) | 1999-06-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |