JP3324501B2 - 分割ａｌｕ方式による並列演算を利用した演算処理装置、フィルタ計算方法及び記録媒体 - Google Patents
分割ａｌｕ方式による並列演算を利用した演算処理装置、フィルタ計算方法及び記録媒体Info
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- JP3324501B2 JP3324501B2 JP12451498A JP12451498A JP3324501B2 JP 3324501 B2 JP3324501 B2 JP 3324501B2 JP 12451498 A JP12451498 A JP 12451498A JP 12451498 A JP12451498 A JP 12451498A JP 3324501 B2 JP3324501 B2 JP 3324501B2
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Description
【０００１】
【発明の属する技術分野】本発明は分割ＡＬＵ方式によ
る並列演算処理を利用した演算処理装置、フィルタ計算
方法及び記録媒体に関する。
る並列演算処理を利用した演算処理装置、フィルタ計算
方法及び記録媒体に関する。
【０００２】
【従来の技術】近年、マイクロプロセッサにおいて、分
割ＡＬＵ（Arithmetic and Logic Unit）方式の演算命
令を持つマイクロプロセッサが知られている。分割ＡＬ
Ｕ方式の演算命令は、１個のＡＬＵを複数のＡＬＵに分
割して利用し、１命令で複数のデータに対してＳＩＭＤ
（Single Instruction stream, Multiple Datastream）
タイプの並列処理を行う。例えば、図１７に示すよう
に、６４bitのＡＬＵを４つの１６bitＡＬＵに分割し、
分割したＡＬＵを使用して４つの１６bitのデータを並
列に処理する。このような分割ＡＬＵ方式を使用した並
列処理の技術が、「MMX Technology Extension to the
Intel Architecture、 IEEE MICRO、Vol.16、No.4、pp4
2-50、1996年8月」、「The Design of the Microarchit
ecture of UltraSPARC（TM）-I、 Proceedings of The
IEEE、Vol. 83、No.12、pp1653-1663、1995年12月」、
「Digital, MIPS Add Multimedia Extensions、 Microp
rocessor Report、Vol.10、No.15、pp24-28、1996年11
月」及び、「Subword Parallelism with MAX-2、 IEEE
MICRO、Vol.16、No.4、pp51-59、1996年8月」に開示さ
れている。これらの文献に開示されてる分割ＡＬＵ方式
を使用した並列処理の技術を使用して、データの並列度
の高い信号処理データ等を高速に処理することができ
る。
割ＡＬＵ（Arithmetic and Logic Unit）方式の演算命
令を持つマイクロプロセッサが知られている。分割ＡＬ
Ｕ方式の演算命令は、１個のＡＬＵを複数のＡＬＵに分
割して利用し、１命令で複数のデータに対してＳＩＭＤ
（Single Instruction stream, Multiple Datastream）
タイプの並列処理を行う。例えば、図１７に示すよう
に、６４bitのＡＬＵを４つの１６bitＡＬＵに分割し、
分割したＡＬＵを使用して４つの１６bitのデータを並
列に処理する。このような分割ＡＬＵ方式を使用した並
列処理の技術が、「MMX Technology Extension to the
Intel Architecture、 IEEE MICRO、Vol.16、No.4、pp4
2-50、1996年8月」、「The Design of the Microarchit
ecture of UltraSPARC（TM）-I、 Proceedings of The
IEEE、Vol. 83、No.12、pp1653-1663、1995年12月」、
「Digital, MIPS Add Multimedia Extensions、 Microp
rocessor Report、Vol.10、No.15、pp24-28、1996年11
月」及び、「Subword Parallelism with MAX-2、 IEEE
MICRO、Vol.16、No.4、pp51-59、1996年8月」に開示さ
れている。これらの文献に開示されてる分割ＡＬＵ方式
を使用した並列処理の技術を使用して、データの並列度
の高い信号処理データ等を高速に処理することができ
る。
【０００３】代表的な信号処理として、ＦＩＲ（Finite
Impulse Response）フィルタによるディジタルフィル
タ処理が知られている。このＦＩＲフィルタによるフィ
ルタ処理（フィルタ計算）は、一般に、数式１で示され
る。
Impulse Response）フィルタによるディジタルフィル
タ処理が知られている。このＦＩＲフィルタによるフィ
ルタ処理（フィルタ計算）は、一般に、数式１で示され
る。
【０００４】
【数１】 ｘ（ｎ）：時刻ｎの入力データ ｙ（ｎ）：時刻ｎの出力データ ｎ：時刻（ｎ＝０、１、２・・・） ａ（ｋ）：フィルタ係数（ｋ＝０、１、２、・・・、Ｍ
−１） Ｍ：フィルタのタップ数（フィルタ長）
−１） Ｍ：フィルタのタップ数（フィルタ長）
【０００５】この数式１に示すフィルタ計算は、Ｍ（フ
ィルタのタップ数）回の演算（積和演算）にて算出され
る。なお、タップ数とはフィルタ長を示す。図１８に、
このような、フィルタ計算の各時刻における入力データ
とフィルタ係数の組合せを示す。例えば、時刻ｎにおけ
る出力データｙ（ｎ）は、フィルタ係数ａ（０）〜ａ
（Ｍ−１）と、時刻ｎにおける入力データｘ（ｎ）から
過去の入力データｘ（ｎ−Ｍ＋１）までとを乗じた結果
の総和にて表される。即ち、出力データｙ（ｎ）は、ｙ
（ｎ）＝ａ（０）×ｘ（ｎ）＋ａ（１）×ｘ（ｎ−１）
＋ａ（２）×ｘ（ｎ−２）＋・・・＋ａ（Ｍ−１）×ｘ
（ｎ−Ｍ＋１）にて表される。
ィルタのタップ数）回の演算（積和演算）にて算出され
る。なお、タップ数とはフィルタ長を示す。図１８に、
このような、フィルタ計算の各時刻における入力データ
とフィルタ係数の組合せを示す。例えば、時刻ｎにおけ
る出力データｙ（ｎ）は、フィルタ係数ａ（０）〜ａ
（Ｍ−１）と、時刻ｎにおける入力データｘ（ｎ）から
過去の入力データｘ（ｎ−Ｍ＋１）までとを乗じた結果
の総和にて表される。即ち、出力データｙ（ｎ）は、ｙ
（ｎ）＝ａ（０）×ｘ（ｎ）＋ａ（１）×ｘ（ｎ−１）
＋ａ（２）×ｘ（ｎ−２）＋・・・＋ａ（Ｍ−１）×ｘ
（ｎ−Ｍ＋１）にて表される。
【０００６】分割ＡＬＵ方式を使用したＦＩＲフィルタ
によるフィルタ処理（フィルタ計算）の高速化の技術
が、「Using MMX（TM） Instructions to Compute a 16
-Bit Real FIR Filter、 Intel APPLICATION NOTE AP-5
59、1996年3月」に開示されている。以下、この文献に
開示されている分割ＡＬＵ方式を使用したＦＩＲフィル
タによるフィルタ処理（フィルタ計算）について図面を
参照して説明する。
によるフィルタ処理（フィルタ計算）の高速化の技術
が、「Using MMX（TM） Instructions to Compute a 16
-Bit Real FIR Filter、 Intel APPLICATION NOTE AP-5
59、1996年3月」に開示されている。以下、この文献に
開示されている分割ＡＬＵ方式を使用したＦＩＲフィル
タによるフィルタ処理（フィルタ計算）について図面を
参照して説明する。
【０００７】図１９は、分割ＡＬＵ方式を使用したＦＩ
Ｒフィルタによるフィルタ処理（フィルタ計算）を行う
演算処理装置の構成を示すブロック図である。この演算
処理装置は、データを入力する入力装置１０１と、入力
データに対してフィルタ計算を行うデータ処理装置１０
２と、入力データ及びフィルタ係数を記憶する記憶装置
１０３と、出力データを出力する出力装置１０４とから
構成される。
Ｒフィルタによるフィルタ処理（フィルタ計算）を行う
演算処理装置の構成を示すブロック図である。この演算
処理装置は、データを入力する入力装置１０１と、入力
データに対してフィルタ計算を行うデータ処理装置１０
２と、入力データ及びフィルタ係数を記憶する記憶装置
１０３と、出力データを出力する出力装置１０４とから
構成される。
【０００８】記憶装置１０３は、入力データ記憶部１０
５と、フィルタ係数記憶部１０６とから構成される。入
力データ記憶部１０５は、図２０に示すように、入力装
置１０１から取得した最初の入力データを入力データ記
憶部１０５中の８の倍数のアドレスに配置し、以降の入
力データを下位アドレスから上位アドレスに向かって順
番に連続して配置して記憶する。なお、先頭の入力デー
タを８の倍数のアドレスに配列するのは、データ処理装
置１０２が、入力データ記憶部１０５から６４bit分
（４データ分）の入力データをデータレジスタ１０８に
ロードする処理を高速に行うためである。これは、デー
タ処理装置１０２が、一般的に、８の倍数となるアドレ
スからロードする場合の方が、８の倍数とならないアド
レスからロードする場合に比べ、実行に要するクロック
数が少ないことによるものである。
５と、フィルタ係数記憶部１０６とから構成される。入
力データ記憶部１０５は、図２０に示すように、入力装
置１０１から取得した最初の入力データを入力データ記
憶部１０５中の８の倍数のアドレスに配置し、以降の入
力データを下位アドレスから上位アドレスに向かって順
番に連続して配置して記憶する。なお、先頭の入力デー
タを８の倍数のアドレスに配列するのは、データ処理装
置１０２が、入力データ記憶部１０５から６４bit分
（４データ分）の入力データをデータレジスタ１０８に
ロードする処理を高速に行うためである。これは、デー
タ処理装置１０２が、一般的に、８の倍数となるアドレ
スからロードする場合の方が、８の倍数とならないアド
レスからロードする場合に比べ、実行に要するクロック
数が少ないことによるものである。
【０００９】図１９に戻って、フィルタ係数記憶部１０
６は、予め設定されたフィルタ係数を記憶する。なお、
フィルタ係数記憶部１０６におけるフィルタ係数の配列
については、後に説明する。
６は、予め設定されたフィルタ係数を記憶する。なお、
フィルタ係数記憶部１０６におけるフィルタ係数の配列
については、後に説明する。
【００１０】データ処理装置１０２は、並列演算装置１
０７と、データレジスタ１０８と、フィルタ係数レジス
タ１０９と、累算レジスタ１１０と、データ先頭ポイン
タ１１１と、データポインタ１１２と、フィルタ係数先
頭ポインタ１１３と、フィルタ係数ポインタ１１４とか
ら構成される。
０７と、データレジスタ１０８と、フィルタ係数レジス
タ１０９と、累算レジスタ１１０と、データ先頭ポイン
タ１１１と、データポインタ１１２と、フィルタ係数先
頭ポインタ１１３と、フィルタ係数ポインタ１１４とか
ら構成される。
【００１１】データレジスタ１０８は、６４bitのレジ
スタからなり、入力データ記憶部１０５に記憶された４
データ分の入力データをロードする。フィルタ係数レジ
スタ１０９は、６４bitのレジスタからなり、フィルタ
係数記憶部１０６に記憶された４タップ分のフィルタ係
数をロードする。累算レジスタ１１０は、６４bitのレ
ジスタからなり、並列演算装置１０７による積和演算の
中間結果を逐次累算する。
スタからなり、入力データ記憶部１０５に記憶された４
データ分の入力データをロードする。フィルタ係数レジ
スタ１０９は、６４bitのレジスタからなり、フィルタ
係数記憶部１０６に記憶された４タップ分のフィルタ係
数をロードする。累算レジスタ１１０は、６４bitのレ
ジスタからなり、並列演算装置１０７による積和演算の
中間結果を逐次累算する。
【００１２】データ先頭ポインタ１１１は、入力データ
記憶部１０５において予め設定された入力データを記憶
するための領域の先頭アドレスを示す。また、データポ
インタ１１２は、入力データ記憶部１０５に記憶された
入力データをデータレジスタ１０８にロードするための
アドレスを示す。フィルタ係数先頭ポインタ１１３は、
フィルタ係数記憶部１０６において予め設定されたフィ
ルタ係数を記憶するための領域の先頭アドレスを示す。
また、フィルタ係数ポインタ１１４は、フィルタ係数記
憶部１０６に記憶されたフィルタ係数をフィルタ係数レ
ジスタ１０９にロードするためのアドレスを示す。
記憶部１０５において予め設定された入力データを記憶
するための領域の先頭アドレスを示す。また、データポ
インタ１１２は、入力データ記憶部１０５に記憶された
入力データをデータレジスタ１０８にロードするための
アドレスを示す。フィルタ係数先頭ポインタ１１３は、
フィルタ係数記憶部１０６において予め設定されたフィ
ルタ係数を記憶するための領域の先頭アドレスを示す。
また、フィルタ係数ポインタ１１４は、フィルタ係数記
憶部１０６に記憶されたフィルタ係数をフィルタ係数レ
ジスタ１０９にロードするためのアドレスを示す。
【００１３】並列演算装置１０７は、分割ＡＬＵ方式に
より、図２１に示すような４並列の積和演算を行う。ま
ず、並列演算装置１０７は、データレジスタ１０８にロ
ードされた４つの１６bitデータａ０、ａ１、ａ２、ａ
３と、フィルタ係数レジスタ１０９にロードされた４つ
の１６bitデータｂ０、ｂ１、ｂ２、ｂ３とをそれぞれ
組み合わせた４つの１６bit乗算を並列に実行する。次
に、並列演算装置１０７は、４つの１６bit乗算の演算
結果と、累算レジスタ１１０に格納されている４つの１
６bitデータｃ０、ｃ１、ｃ２、ｃ３とを４並列に加算
する。並列演算装置１０７は、このような４並列積和演
算の演算結果を累算レジスタ１１０に格納する。
より、図２１に示すような４並列の積和演算を行う。ま
ず、並列演算装置１０７は、データレジスタ１０８にロ
ードされた４つの１６bitデータａ０、ａ１、ａ２、ａ
３と、フィルタ係数レジスタ１０９にロードされた４つ
の１６bitデータｂ０、ｂ１、ｂ２、ｂ３とをそれぞれ
組み合わせた４つの１６bit乗算を並列に実行する。次
に、並列演算装置１０７は、４つの１６bit乗算の演算
結果と、累算レジスタ１１０に格納されている４つの１
６bitデータｃ０、ｃ１、ｃ２、ｃ３とを４並列に加算
する。並列演算装置１０７は、このような４並列積和演
算の演算結果を累算レジスタ１１０に格納する。
【００１４】データ処理装置１０２は、数式１に示すよ
うな時刻ｎにおける出力ｙ（ｎ）を算出するために、並
列演算装置１０７に、このような４並列積和演算を順次
実行させ、累積レジスタ１１０に累算された値を合計す
るフィルタ計算を実行させる。以下、図２２に示す時刻
ｎにおける基本的なフィルタ計算を説明する。
うな時刻ｎにおける出力ｙ（ｎ）を算出するために、並
列演算装置１０７に、このような４並列積和演算を順次
実行させ、累積レジスタ１１０に累算された値を合計す
るフィルタ計算を実行させる。以下、図２２に示す時刻
ｎにおける基本的なフィルタ計算を説明する。
【００１５】まず、データ処理装置１０２は、図２３
（ａ）に示すように、最初の４データ分の入力データを
入力データ記憶部１０５からデータレジスタ１０８にロ
ードし、フィルタ係数記憶部１０６から最初の４タップ
分のフィルタ係数をフィルタ係数レジスタ１０９にロー
ドする。並列演算装置１０７は、４並列積和演算を実行
し、演算結果を累算レジスタ１１０に格納する。
（ａ）に示すように、最初の４データ分の入力データを
入力データ記憶部１０５からデータレジスタ１０８にロ
ードし、フィルタ係数記憶部１０６から最初の４タップ
分のフィルタ係数をフィルタ係数レジスタ１０９にロー
ドする。並列演算装置１０７は、４並列積和演算を実行
し、演算結果を累算レジスタ１１０に格納する。
【００１６】次に、データ処理装置１０２は、図２３
（ｂ）に示すように、次の４データ分の入力データを入
力データ記憶部１０５からデータレジスタ１０８にロー
ドし、フィルタ係数記憶部１０６から次の４タップ分の
フィルタ係数をフィルタ係数レジスタ１０９にロードす
る。並列演算装置１０７は、４並列積和演算を実行し、
演算結果を累算レジスタ１１０に加算して格納する。
（ｂ）に示すように、次の４データ分の入力データを入
力データ記憶部１０５からデータレジスタ１０８にロー
ドし、フィルタ係数記憶部１０６から次の４タップ分の
フィルタ係数をフィルタ係数レジスタ１０９にロードす
る。並列演算装置１０７は、４並列積和演算を実行し、
演算結果を累算レジスタ１１０に加算して格納する。
【００１７】このように、データ処理装置１０２は、順
次、入力データ及びフィルタ係数をレジスタにロード
し、並列演算装置１０７に４並列積和演算を実行させ
る。全てのタップ数、即ち、Ｍ回の積和演算を行った
後、データ処理装置１０２は、累積レジスタ１１０に累
算された各値を合計し、出力データｙ（ｎ）を算出す
る。
次、入力データ及びフィルタ係数をレジスタにロード
し、並列演算装置１０７に４並列積和演算を実行させ
る。全てのタップ数、即ち、Ｍ回の積和演算を行った
後、データ処理装置１０２は、累積レジスタ１１０に累
算された各値を合計し、出力データｙ（ｎ）を算出す
る。
【００１８】なお、フィルタのタップ数が４の倍数でな
い場合、図２４に示すように、フィルタ係数記憶部１０
６の余りの部分には、０がセットさている。データ処理
装置１０２は、このような０がセットされたフィルタ係
数も含めて、フィルタ係数レジスタ１０９にロードし、
並列演算装置１０７に４並列積和演算を実行させる。
い場合、図２４に示すように、フィルタ係数記憶部１０
６の余りの部分には、０がセットさている。データ処理
装置１０２は、このような０がセットされたフィルタ係
数も含めて、フィルタ係数レジスタ１０９にロードし、
並列演算装置１０７に４並列積和演算を実行させる。
【００１９】データ処理装置１０２は、このようなフィ
ルタ計算を、全体として更に高速に処理するため、４つ
の連続した時刻を１サイクルとしてフィルタ計算をする
工夫がなされている。以下、４つの連続した時刻におけ
るフィルタ計算について説明する。
ルタ計算を、全体として更に高速に処理するため、４つ
の連続した時刻を１サイクルとしてフィルタ計算をする
工夫がなされている。以下、４つの連続した時刻におけ
るフィルタ計算について説明する。
【００２０】データ処理装置１０２は、図２５に示すよ
うに、時刻ｎにおいて、入力データとフィルタ係数との
４並列積和演算を入力データｘ（ｎ）から開始して、出
力データｙ（ｎ）を算出し、また、時刻ｎ＋１におい
て、入力データとフィルタ係数との４並列積和演算を入
力データｘ（ｎ＋１）から開始して、出力データｙ（ｎ
＋１）を算出する。即ち、データ処理装置１０２は、時
刻毎にフィルタ係数を入力データに対して１タップ分ず
らして演算処理を行う。
うに、時刻ｎにおいて、入力データとフィルタ係数との
４並列積和演算を入力データｘ（ｎ）から開始して、出
力データｙ（ｎ）を算出し、また、時刻ｎ＋１におい
て、入力データとフィルタ係数との４並列積和演算を入
力データｘ（ｎ＋１）から開始して、出力データｙ（ｎ
＋１）を算出する。即ち、データ処理装置１０２は、時
刻毎にフィルタ係数を入力データに対して１タップ分ず
らして演算処理を行う。
【００２１】このように、時刻毎に１タップ分ずらした
演算処理を行うために、フィルタ係数は、フィルタ係数
記憶部１０６に、図２６に示すように配列され、記憶さ
れる。なお、フィルタのタップ数は、前述のように４の
倍数でない場合と、４つの連続した時刻において使用す
ることを考慮して、数式２により求められる実際のタッ
プ数Ｍ以上で最小の４の倍数＋１で表されるＫとする。
このとき、タップ数Ｋにおいて、実際のタップ数Ｍより
も多い分となるフィルタ係数には、０がセットされる。
演算処理を行うために、フィルタ係数は、フィルタ係数
記憶部１０６に、図２６に示すように配列され、記憶さ
れる。なお、フィルタのタップ数は、前述のように４の
倍数でない場合と、４つの連続した時刻において使用す
ることを考慮して、数式２により求められる実際のタッ
プ数Ｍ以上で最小の４の倍数＋１で表されるＫとする。
このとき、タップ数Ｋにおいて、実際のタップ数Ｍより
も多い分となるフィルタ係数には、０がセットされる。
【００２２】
【数２】 Ｋ：４並列積和演算のためのフィルタのタップ数 Ｍ：実際のフィルタのタップ数
【００２３】更に、４の倍数＋１となったＫに、０が設
定されたフィルタ係数を３個分補って４の倍数とし、数
式３により表される分のフィルタ係数を１時刻分とし
て、フィルタ係数記憶部１０６に配列され、記憶され
る。
定されたフィルタ係数を３個分補って４の倍数とし、数
式３により表される分のフィルタ係数を１時刻分とし
て、フィルタ係数記憶部１０６に配列され、記憶され
る。
【００２４】
【数３】 Ｋ：４並列積和演算のためのフィルタのタップ数 Ｍ：実際のフィルタのタップ数
【００２５】最終的に、図２６に示すように４つの連続
した時刻分（ＣＦ（０）〜ＣＦ（３））のフィルタ係数
が、フィルタ係数記憶部１０６に配列され、記憶され
る。第１の時刻用のフィルタ（ＣＦ（０））は、フィル
タ係数ａ（０）が８の倍数のアドレス位置になるように
フィルタ係数記憶部１０６に配置され、ａ（１）、ａ
（２）、・・・、ａ（Ｋ−１）と順に上位アドレスから
下位アドレスに向かって配置され、記憶される。また、
第２の時刻用のフィルタ（ＣＦ（１））は、第１の時刻
のフィルタ係数が、１タップ分ずれた配列となり、第１
の時刻用のフィルタの上位アドレスに記憶される。同様
に、第３及び第４の時刻用のフィルタ（ＣＦ（２）、Ｃ
Ｆ（３））は、第１の時刻用のフィルタ係数が２及び３
タップ分ずれた配列となり、第２の時刻用のフィルタの
上位アドレスに記憶される。なお、フィルタ係数を８の
倍数のアドレスを基準として配列するのは、前述した入
力データの配列と、同様の理由によるものである。
した時刻分（ＣＦ（０）〜ＣＦ（３））のフィルタ係数
が、フィルタ係数記憶部１０６に配列され、記憶され
る。第１の時刻用のフィルタ（ＣＦ（０））は、フィル
タ係数ａ（０）が８の倍数のアドレス位置になるように
フィルタ係数記憶部１０６に配置され、ａ（１）、ａ
（２）、・・・、ａ（Ｋ−１）と順に上位アドレスから
下位アドレスに向かって配置され、記憶される。また、
第２の時刻用のフィルタ（ＣＦ（１））は、第１の時刻
のフィルタ係数が、１タップ分ずれた配列となり、第１
の時刻用のフィルタの上位アドレスに記憶される。同様
に、第３及び第４の時刻用のフィルタ（ＣＦ（２）、Ｃ
Ｆ（３））は、第１の時刻用のフィルタ係数が２及び３
タップ分ずれた配列となり、第２の時刻用のフィルタの
上位アドレスに記憶される。なお、フィルタ係数を８の
倍数のアドレスを基準として配列するのは、前述した入
力データの配列と、同様の理由によるものである。
【００２６】データ処理装置１０２は、このような、フ
ィルタ係数記憶部１０６に記憶されたフィルタ係数を使
用して、図２７に示すような、４つの連続した時刻のフ
ィルタ計算を行う。即ち、データ処理装置１０２は、時
刻４ｊに、第１の時刻用のフィルタ（ＣＦ（０））を使
用し、時刻４ｊ＋１に、第２の時刻用のフィルタ（ＣＦ
（１））を使用し、時刻４ｊ＋２に、第３の時刻用のフ
ィルタ（ＣＦ（２））を使用し、時刻４ｊ＋３に、第４
の時刻用のフィルタ（ＣＦ（３））を使用し、それぞれ
フィルタ計算する。
ィルタ係数記憶部１０６に記憶されたフィルタ係数を使
用して、図２７に示すような、４つの連続した時刻のフ
ィルタ計算を行う。即ち、データ処理装置１０２は、時
刻４ｊに、第１の時刻用のフィルタ（ＣＦ（０））を使
用し、時刻４ｊ＋１に、第２の時刻用のフィルタ（ＣＦ
（１））を使用し、時刻４ｊ＋２に、第３の時刻用のフ
ィルタ（ＣＦ（２））を使用し、時刻４ｊ＋３に、第４
の時刻用のフィルタ（ＣＦ（３））を使用し、それぞれ
フィルタ計算する。
【００２７】以下、図２７に示すような、入力データ及
びフィルタ係数が入力データ記憶部１０５及びフィルタ
係数レジスタ１０６に配置されている状態におけるデー
タ処理装置１０２のフィルタ計算の動作について図２８
を参照して説明する。図２８は、データ処理装置１０２
のフィルタ計算の動作を示すフローチャートである。
びフィルタ係数が入力データ記憶部１０５及びフィルタ
係数レジスタ１０６に配置されている状態におけるデー
タ処理装置１０２のフィルタ計算の動作について図２８
を参照して説明する。図２８は、データ処理装置１０２
のフィルタ計算の動作を示すフローチャートである。
【００２８】まず、データ処理装置１０２は、累算レジ
スタ１１０の値をゼロクリアする（ステップＳ１０
１）。
スタ１１０の値をゼロクリアする（ステップＳ１０
１）。
【００２９】データ処理装置１０２は、データポインタ
１１２に、時刻ｊにおける初期値を設定する（ステップ
Ｓ１０２）。即ち、データ処理装置１０２は、時刻ｊに
おいて、入力データ記憶部１０５からデータレジスタ１
０８に入力データをロードするためのアドレスを示す初
期値（ＡＤＦＲＤ）を、数式４を使用して求め、求めた
初期値をデータポインタ１１２に設定する。
１１２に、時刻ｊにおける初期値を設定する（ステップ
Ｓ１０２）。即ち、データ処理装置１０２は、時刻ｊに
おいて、入力データ記憶部１０５からデータレジスタ１
０８に入力データをロードするためのアドレスを示す初
期値（ＡＤＦＲＤ）を、数式４を使用して求め、求めた
初期値をデータポインタ１１２に設定する。
【００３０】
【数４】ＡＤＲＤ ＝ ＳＤ ＋ ８ × ｊ ＡＤＲＤ：データポインタ１１２の初期値 ＳＤ：データ先頭ポインタの値 ｊ：時刻（ｊ＝０、１、２・・・）
【００３１】データ処理装置１０２は、フィルタ係数ポ
インタ１１４に時刻ｉ（ｉ＝０、１、２、３）における
初期値を設定する（ステップＳ１０３）。即ち、データ
処理装置１０２は、時刻ｉにおいて、フィルタ係数記憶
部１０６からフィルタ係数レジスタ１０９にフィルタ係
数をロードするためのアドレスを示す初期値（ＡＤＲ
Ｆ）を、数式５を使用して求め、求めた初期値をフィル
タ係数ポインタ１１４に設定する。なお、初期値（ＡＤ
ＲＦ）は、フィルタ係数ＣＦ（ｉ）の先頭アドレスとな
る。
インタ１１４に時刻ｉ（ｉ＝０、１、２、３）における
初期値を設定する（ステップＳ１０３）。即ち、データ
処理装置１０２は、時刻ｉにおいて、フィルタ係数記憶
部１０６からフィルタ係数レジスタ１０９にフィルタ係
数をロードするためのアドレスを示す初期値（ＡＤＲ
Ｆ）を、数式５を使用して求め、求めた初期値をフィル
タ係数ポインタ１１４に設定する。なお、初期値（ＡＤ
ＲＦ）は、フィルタ係数ＣＦ（ｉ）の先頭アドレスとな
る。
【００３２】
【数５】ＡＤＲＦ ＝ ＳＦ ＋ （Ｋ＋３） × ２ ×
（ｉ＋１）− ８ ＡＤＲＦ：フィルタ係数ポインタ１１４の初期値 ＳＦ：フィルタ係数先頭ポインタ１１３の値 Ｋ：４並列積和演算用のフィルタのタップ数 ｉ：時刻（ｉ＝０、１、２、３）
（ｉ＋１）− ８ ＡＤＲＦ：フィルタ係数ポインタ１１４の初期値 ＳＦ：フィルタ係数先頭ポインタ１１３の値 Ｋ：４並列積和演算用のフィルタのタップ数 ｉ：時刻（ｉ＝０、１、２、３）
【００３３】データ処理装置１０２は、入力データ記憶
部１０５に記憶されている入力データから、データポイ
ンタ１１２の示すアドレスに記憶されている４データ分
の入力データをデータレジスタ１０８にロードする（ス
テップＳ１０４）。
部１０５に記憶されている入力データから、データポイ
ンタ１１２の示すアドレスに記憶されている４データ分
の入力データをデータレジスタ１０８にロードする（ス
テップＳ１０４）。
【００３４】データ処理装置１０２は、フィルタ係数記
憶部１０６に記憶されているフィルタ係数から、フィル
タ係数ポインタ１１４の示すアドレスに記憶されている
４タップ分のフィルタ係数をフィルタ係数レジスタ１０
９にロードする（ステップＳ１０５）。
憶部１０６に記憶されているフィルタ係数から、フィル
タ係数ポインタ１１４の示すアドレスに記憶されている
４タップ分のフィルタ係数をフィルタ係数レジスタ１０
９にロードする（ステップＳ１０５）。
【００３５】並列演算装置１０７は、データレジスタ１
０８にロードした４データ分の入力データと、フィルタ
係数レジスタ１０９にロードした４タップ分のフィルタ
係数とで４並列積和演算を行ない、演算結果を累算レジ
スタ１１０に加算して格納する（ステップＳ１０６）。
０８にロードした４データ分の入力データと、フィルタ
係数レジスタ１０９にロードした４タップ分のフィルタ
係数とで４並列積和演算を行ない、演算結果を累算レジ
スタ１１０に加算して格納する（ステップＳ１０６）。
【００３６】データ処理装置１０２は、次の４データ分
の入力データ及び４タップ分のフィルタ係数をデータレ
ジスタ１０８及びフィルタ係数レジスタ１０９にロード
して積和演算するために、データポインタ１１２及びフ
ィルタ係数ポインタ１１４をそれぞれ更新する（ステッ
プＳ１０７、Ｓ１０８）。即ち、データ処理装置１０２
は、データポインタ１１２及びフィルタ係数ポインタ１
１４が示すアドレスが、入力データ記憶部１０５及びフ
ィルタ係数記憶部１０６の下位に配置された入力データ
及びフィルタ係数を示すように、データポインタ１１２
及びフィルタ係数ポインタ１１４の値から８（４データ
分、４タップ分）を減算し、減算後の値で更新する。
の入力データ及び４タップ分のフィルタ係数をデータレ
ジスタ１０８及びフィルタ係数レジスタ１０９にロード
して積和演算するために、データポインタ１１２及びフ
ィルタ係数ポインタ１１４をそれぞれ更新する（ステッ
プＳ１０７、Ｓ１０８）。即ち、データ処理装置１０２
は、データポインタ１１２及びフィルタ係数ポインタ１
１４が示すアドレスが、入力データ記憶部１０５及びフ
ィルタ係数記憶部１０６の下位に配置された入力データ
及びフィルタ係数を示すように、データポインタ１１２
及びフィルタ係数ポインタ１１４の値から８（４データ
分、４タップ分）を減算し、減算後の値で更新する。
【００３７】データ処理装置１０２は、全フィルタタッ
プ分の処理が終了したか否かの判別を行なう（ステップ
Ｓ１０９）。データ処理装置１０２は、全フィルタタッ
プ分の処理が終了していないと判別した場合、ステップ
Ｓ１０４に戻って、ステップＳ１０４〜ステップＳ１０
９の処理を繰り返す（積和計算ループＳ１００）。
プ分の処理が終了したか否かの判別を行なう（ステップ
Ｓ１０９）。データ処理装置１０２は、全フィルタタッ
プ分の処理が終了していないと判別した場合、ステップ
Ｓ１０４に戻って、ステップＳ１０４〜ステップＳ１０
９の処理を繰り返す（積和計算ループＳ１００）。
【００３８】一方、データ処理装置１０２は、全フィル
タタップ分の処理が終了したと判別した場合、累算レジ
スタ１１０に記憶された４つの１６bit数の総和（ｃ０
＋ｃ１＋ｃ２＋ｃ３）を算出する（ステップＳ１１
０）。即ち、全フィルタタップの処理が終了すると、累
算レジスタ１１０には、全タップのフィルタ計算結果が
４つの１６bitの数値（ｃ０〜ｃ３）に分かれて格納さ
れる。データ処理装置１０２は、この４つの１６bitの
数値の総和（ｃ０＋ｃ１＋ｃ２＋ｃ３）を算出し、フィ
ルタ計算後の出力データとする。
タタップ分の処理が終了したと判別した場合、累算レジ
スタ１１０に記憶された４つの１６bit数の総和（ｃ０
＋ｃ１＋ｃ２＋ｃ３）を算出する（ステップＳ１１
０）。即ち、全フィルタタップの処理が終了すると、累
算レジスタ１１０には、全タップのフィルタ計算結果が
４つの１６bitの数値（ｃ０〜ｃ３）に分かれて格納さ
れる。データ処理装置１０２は、この４つの１６bitの
数値の総和（ｃ０＋ｃ１＋ｃ２＋ｃ３）を算出し、フィ
ルタ計算後の出力データとする。
【００３９】データ処理装置１０２は、求めた出力デー
タを出力装置１０４に出力する（ステップＳ１１１）。
タを出力装置１０４に出力する（ステップＳ１１１）。
【００４０】
【発明が解決しようとする課題】しかし、「Using MMX
（TM） Instructions to Compute a 16-Bit Real FIR F
ilter、 Intel APPLICATION NOTE AP-559、1996年3月」
に開示されているこのような演算処理装置は、すべての
入力データを入力データ記憶部１０２に連続して記憶す
るため、入力データ記憶部１０２のメモリ容量が増大し
てしまうといった問題があった。また、フィルタ係数の
値に０を設定し、記憶する必要があるため、フィルタ係
数記憶部１０６のメモリ容量が増大してしまうといった
問題があった。更に、フィルタ係数記憶部１０６に設定
した、０の値のフィルタ係数を使用して不必要な積和演
算をするため、フィルタ計算の全体の演算量が増加し、
処理速度が低下するといった問題があった。
（TM） Instructions to Compute a 16-Bit Real FIR F
ilter、 Intel APPLICATION NOTE AP-559、1996年3月」
に開示されているこのような演算処理装置は、すべての
入力データを入力データ記憶部１０２に連続して記憶す
るため、入力データ記憶部１０２のメモリ容量が増大し
てしまうといった問題があった。また、フィルタ係数の
値に０を設定し、記憶する必要があるため、フィルタ係
数記憶部１０６のメモリ容量が増大してしまうといった
問題があった。更に、フィルタ係数記憶部１０６に設定
した、０の値のフィルタ係数を使用して不必要な積和演
算をするため、フィルタ計算の全体の演算量が増加し、
処理速度が低下するといった問題があった。
【００４１】この発明は、上記実状に鑑みてなされたも
ので、分割ＡＬＵ方式による並列演算処理を利用した演
算処理装置において、メモリを効率よく利用し、高速に
演算処理を実行できる演算処理装置、フィルタ計算方法
及び記録媒体を提供することを目的とする。本発明の他
の目的は、各出力データに対して必要となる計算に対応
して、異なる並びのフィルタ係数によるフィルタ計算の
演算処理を実行できる演算処理装置、フィルタ計算方法
及び記録媒体を提供することである。
ので、分割ＡＬＵ方式による並列演算処理を利用した演
算処理装置において、メモリを効率よく利用し、高速に
演算処理を実行できる演算処理装置、フィルタ計算方法
及び記録媒体を提供することを目的とする。本発明の他
の目的は、各出力データに対して必要となる計算に対応
して、異なる並びのフィルタ係数によるフィルタ計算の
演算処理を実行できる演算処理装置、フィルタ計算方法
及び記録媒体を提供することである。
【００４２】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の観点にかかる演算処理装置は、分割
ＡＬＵ方式のＡＬＵを用いた並列演算処理にて、入力デ
ータをフィルタリングするために、入力データとフィル
タ係数との演算を並列に実行する並列演算手段を備えた
演算処理装置であって、入力データを論理的に先頭と終
端とがつながれた環状構造となる記憶領域に順次記憶す
る入力データ記憶手段と、前記入力データ記憶手段に記
憶された各入力データと１対１に対応して配列されたフ
ィルタ係数が記憶領域に満たされて記憶されたフィルタ
係数記憶手段と、前記並列演算手段が並列演算処理を行
うために、予め定められたデータ量の入力データを前記
入力データ記憶手段から読み込んで一時記憶する入力デ
ータ一時記憶手段と、前記並列演算手段が並列演算処理
を行うために、予め定められたデータ量のフィルタ係数
を前記フィルタ係数記憶手段から読み込んで一時記憶す
るフィルタ係数一時記憶手段と、を備え、前記並列演算
手段は、前記入力データ一時記憶手段に読み込まれた入
力データと前記フィルタ係数一時記憶手段に読み込まれ
たフィルタ係数とを積和演算し、入力データをフィルタ
リングする、ことを特徴とする。
め、本発明の第１の観点にかかる演算処理装置は、分割
ＡＬＵ方式のＡＬＵを用いた並列演算処理にて、入力デ
ータをフィルタリングするために、入力データとフィル
タ係数との演算を並列に実行する並列演算手段を備えた
演算処理装置であって、入力データを論理的に先頭と終
端とがつながれた環状構造となる記憶領域に順次記憶す
る入力データ記憶手段と、前記入力データ記憶手段に記
憶された各入力データと１対１に対応して配列されたフ
ィルタ係数が記憶領域に満たされて記憶されたフィルタ
係数記憶手段と、前記並列演算手段が並列演算処理を行
うために、予め定められたデータ量の入力データを前記
入力データ記憶手段から読み込んで一時記憶する入力デ
ータ一時記憶手段と、前記並列演算手段が並列演算処理
を行うために、予め定められたデータ量のフィルタ係数
を前記フィルタ係数記憶手段から読み込んで一時記憶す
るフィルタ係数一時記憶手段と、を備え、前記並列演算
手段は、前記入力データ一時記憶手段に読み込まれた入
力データと前記フィルタ係数一時記憶手段に読み込まれ
たフィルタ係数とを積和演算し、入力データをフィルタ
リングする、ことを特徴とする。
【００４３】この発明によれば、入力データ記憶手段
は、入力データを論理的に先頭と終端とがつながれた環
状構造となる記憶領域に順次記憶するため、使用済みの
データに上書きして効率よく入力データを記憶できる。
フィルタ係数記憶手段は、入力データ記憶手段に記憶さ
れた各入力データと１対１に対応して配列されたフィル
タ係数が記憶領域に満たされて記憶され、間隔を埋める
ための０を記憶する必要がないため、フィルタ係数を効
率よく記憶できる。入力データ一時記憶手段は、並列演
算手段が並列演算処理を行うために必要となる予め定め
られたデータ量の入力データを入力データ記憶手段から
読み込んで一時記憶する。フィルタ係数一時記憶手段
は、並列演算手段が並列演算処理を行うために必要とな
る予め定められたデータ量のフィルタ係数をフィルタ係
数記憶手段から読み込んで一時記憶する。並列演算手段
は、入力データ一時記憶手段に読み込まれた入力データ
とフィルタ係数一時記憶手段に読み込まれたフィルタ係
数とを積和演算し、入力データをフィルタリングする。
この結果、メモリを効率よく利用し、不必要な演算をす
ることなく高速に演算処理を実行できる。
は、入力データを論理的に先頭と終端とがつながれた環
状構造となる記憶領域に順次記憶するため、使用済みの
データに上書きして効率よく入力データを記憶できる。
フィルタ係数記憶手段は、入力データ記憶手段に記憶さ
れた各入力データと１対１に対応して配列されたフィル
タ係数が記憶領域に満たされて記憶され、間隔を埋める
ための０を記憶する必要がないため、フィルタ係数を効
率よく記憶できる。入力データ一時記憶手段は、並列演
算手段が並列演算処理を行うために必要となる予め定め
られたデータ量の入力データを入力データ記憶手段から
読み込んで一時記憶する。フィルタ係数一時記憶手段
は、並列演算手段が並列演算処理を行うために必要とな
る予め定められたデータ量のフィルタ係数をフィルタ係
数記憶手段から読み込んで一時記憶する。並列演算手段
は、入力データ一時記憶手段に読み込まれた入力データ
とフィルタ係数一時記憶手段に読み込まれたフィルタ係
数とを積和演算し、入力データをフィルタリングする。
この結果、メモリを効率よく利用し、不必要な演算をす
ることなく高速に演算処理を実行できる。
【００４４】前記入力データ記憶手段は、前記入力デー
タ一時記憶手段が入力データの読み込みを開始する予め
決められた開始位置に合わせて入力データを配列し、前
記フィルタ係数記憶手段は、前記フィルタ係数一時記憶
手段がフィルタ係数の読み込みを開始する予め決められ
た開始位置に合わせて、論理的に先頭と終端とがつなが
れた環状構造となる記憶領域にフィルタ係数を配列して
もよい。この結果、入力データ及びフィルタ係数をそれ
ぞれの一時記憶手段に、高速に読み込むことができるた
め、高速に演算処理を実行できる。
タ一時記憶手段が入力データの読み込みを開始する予め
決められた開始位置に合わせて入力データを配列し、前
記フィルタ係数記憶手段は、前記フィルタ係数一時記憶
手段がフィルタ係数の読み込みを開始する予め決められ
た開始位置に合わせて、論理的に先頭と終端とがつなが
れた環状構造となる記憶領域にフィルタ係数を配列して
もよい。この結果、入力データ及びフィルタ係数をそれ
ぞれの一時記憶手段に、高速に読み込むことができるた
め、高速に演算処理を実行できる。
【００４５】上記目的を達成するため、本発明の第２の
観点にかかる演算処理装置は、分割ＡＬＵ方式のＡＬＵ
を用いた並列演算処理にて、入力データをフィルタリン
グするために、入力データとフィルタ係数との演算を並
列に実行する並列演算手段を備えた演算処理装置であっ
て、入力データを論理的に先頭と終端とがつながれた環
状構造となる記憶領域に順次記憶する入力データ記憶手
段と、前記入力データ記憶手段に記憶された各入力デー
タと１対ｎ（ｎは、２以上の自然数）に対応して配列さ
れたフィルタ係数が記憶領域に満たされて記憶されたフ
ィルタ係数記憶手段と、前記並列演算手段が並列演算処
理を行うために、予め定められたデータ量となる１列の
入力データ列を前記入力データ記憶手段から読み込んで
一時記憶する入力データ一時記憶手段と、前記並列演算
手段が並列演算処理を行うために、前記入力データ一時
記憶手段に一時記憶された１列の入力データ列のｎ倍の
データ量となるｎ列のフィルタ係数列を前記フィルタ係
数記憶手段から読み込んで一時記憶するフィルタ係数一
時記憶手段と、を備え、前記並列演算手段は、前記入力
データ一時記憶手段に読み込まれた１列の入力データ列
と前記フィルタ係数一時記憶手段に読み込まれたｎ列の
フィルタ係数列とを予め定められた順番に積和演算し、
入力データをフィルタリングする、ことを特徴とする。
観点にかかる演算処理装置は、分割ＡＬＵ方式のＡＬＵ
を用いた並列演算処理にて、入力データをフィルタリン
グするために、入力データとフィルタ係数との演算を並
列に実行する並列演算手段を備えた演算処理装置であっ
て、入力データを論理的に先頭と終端とがつながれた環
状構造となる記憶領域に順次記憶する入力データ記憶手
段と、前記入力データ記憶手段に記憶された各入力デー
タと１対ｎ（ｎは、２以上の自然数）に対応して配列さ
れたフィルタ係数が記憶領域に満たされて記憶されたフ
ィルタ係数記憶手段と、前記並列演算手段が並列演算処
理を行うために、予め定められたデータ量となる１列の
入力データ列を前記入力データ記憶手段から読み込んで
一時記憶する入力データ一時記憶手段と、前記並列演算
手段が並列演算処理を行うために、前記入力データ一時
記憶手段に一時記憶された１列の入力データ列のｎ倍の
データ量となるｎ列のフィルタ係数列を前記フィルタ係
数記憶手段から読み込んで一時記憶するフィルタ係数一
時記憶手段と、を備え、前記並列演算手段は、前記入力
データ一時記憶手段に読み込まれた１列の入力データ列
と前記フィルタ係数一時記憶手段に読み込まれたｎ列の
フィルタ係数列とを予め定められた順番に積和演算し、
入力データをフィルタリングする、ことを特徴とする。
【００４６】この発明によれば、入力データ記憶手段
は、入力データを論理的に先頭と終端とがつながれた環
状構造となる記憶領域に順次記憶するため、使用済みの
データに上書きして効率よく入力データを記憶できる。
フィルタ係数記憶手段は、入力データ記憶手段に記憶さ
れた各入力データと１対ｎ（ｎは、２以上の自然数）に
対応して配列されたフィルタ係数が記憶領域に満たされ
て記憶され、間隔を埋めるための０を記憶する必要がな
いため、フィルタ係数を効率よく記憶できる。入力デー
タ一時記憶手段は、並列演算手段が並列演算処理を行う
ために、予め定められたデータ量となる１列の入力デー
タ列を入力データ記憶手段から読み込んで一時記憶す
る。フィルタ係数一時記憶手段は、並列演算手段が並列
演算処理を行うために、入力データ一時記憶手段に一時
記憶された１列の入力データ列のｎ倍のデータ量となる
ｎ列のフィルタ係数列をフィルタ係数記憶手段から読み
込んで一時記憶する。並列演算手段は、入力データ一時
記憶手段に読み込まれた１列の入力データ列とフィルタ
係数一時記憶手段に読み込まれたｎ列のフィルタ係数列
とを予め定められた順番に積和演算し、入力データをフ
ィルタリングする。この結果、メモリを効率よく利用
し、不必要な演算をすることなく高速に演算処理を実行
できる。
は、入力データを論理的に先頭と終端とがつながれた環
状構造となる記憶領域に順次記憶するため、使用済みの
データに上書きして効率よく入力データを記憶できる。
フィルタ係数記憶手段は、入力データ記憶手段に記憶さ
れた各入力データと１対ｎ（ｎは、２以上の自然数）に
対応して配列されたフィルタ係数が記憶領域に満たされ
て記憶され、間隔を埋めるための０を記憶する必要がな
いため、フィルタ係数を効率よく記憶できる。入力デー
タ一時記憶手段は、並列演算手段が並列演算処理を行う
ために、予め定められたデータ量となる１列の入力デー
タ列を入力データ記憶手段から読み込んで一時記憶す
る。フィルタ係数一時記憶手段は、並列演算手段が並列
演算処理を行うために、入力データ一時記憶手段に一時
記憶された１列の入力データ列のｎ倍のデータ量となる
ｎ列のフィルタ係数列をフィルタ係数記憶手段から読み
込んで一時記憶する。並列演算手段は、入力データ一時
記憶手段に読み込まれた１列の入力データ列とフィルタ
係数一時記憶手段に読み込まれたｎ列のフィルタ係数列
とを予め定められた順番に積和演算し、入力データをフ
ィルタリングする。この結果、メモリを効率よく利用
し、不必要な演算をすることなく高速に演算処理を実行
できる。
【００４７】前記フィルタ係数一時記憶手段は、前記入
力データ一時記憶手段が１列の入力データ列をｎ回読み
込む間に、ｎ列のフィルタ係数列を１回読み込んでもよ
い。この結果、フィルタ係数をそれぞれのフィルタ係数
一時記憶手段に読み込む回数を減らすことができるた
め、高速に演算処理を実行できる。
力データ一時記憶手段が１列の入力データ列をｎ回読み
込む間に、ｎ列のフィルタ係数列を１回読み込んでもよ
い。この結果、フィルタ係数をそれぞれのフィルタ係数
一時記憶手段に読み込む回数を減らすことができるた
め、高速に演算処理を実行できる。
【００４８】上記目的を達成するため、本発明の第３の
観点にかかる演算処理装置は、分割ＡＬＵ方式のＡＬＵ
を用いた並列演算処理にて、入力データをフィルタリン
グするために、入力データとフィルタ係数との演算を並
列に実行する並列演算手段を備えた演算処理装置であっ
て、入力データを記憶領域に順次記憶する入力データ記
憶手段と、前記入力データ記憶手段に記憶された各入力
データと、各入力データから出力データを算出するのに
必要となる演算とに対応して配列されたフィルタ係数が
記憶領域に満たされて記憶されたフィルタ係数記憶手段
と、前記並列演算手段が並列演算処理を行うために、予
め定められたデータ量の入力データを前記入力データ記
憶手段から読み込んで一時記憶する入力データ一時記憶
手段と、前記並列演算手段が並列演算処理を行うため
に、予め定められたデータ量のフィルタ係数を前記フィ
ルタ係数記憶手段から読み込んで一時記憶するフィルタ
係数一時記憶手段と、を備え、前記並列演算手段は、前
記入力データ一時記憶手段に読み込まれた入力データと
前記フィルタ係数一時記憶手段に読み込まれたフィルタ
係数とを積和演算し、入力データをフィルタリングす
る、ことを特徴とする。
観点にかかる演算処理装置は、分割ＡＬＵ方式のＡＬＵ
を用いた並列演算処理にて、入力データをフィルタリン
グするために、入力データとフィルタ係数との演算を並
列に実行する並列演算手段を備えた演算処理装置であっ
て、入力データを記憶領域に順次記憶する入力データ記
憶手段と、前記入力データ記憶手段に記憶された各入力
データと、各入力データから出力データを算出するのに
必要となる演算とに対応して配列されたフィルタ係数が
記憶領域に満たされて記憶されたフィルタ係数記憶手段
と、前記並列演算手段が並列演算処理を行うために、予
め定められたデータ量の入力データを前記入力データ記
憶手段から読み込んで一時記憶する入力データ一時記憶
手段と、前記並列演算手段が並列演算処理を行うため
に、予め定められたデータ量のフィルタ係数を前記フィ
ルタ係数記憶手段から読み込んで一時記憶するフィルタ
係数一時記憶手段と、を備え、前記並列演算手段は、前
記入力データ一時記憶手段に読み込まれた入力データと
前記フィルタ係数一時記憶手段に読み込まれたフィルタ
係数とを積和演算し、入力データをフィルタリングす
る、ことを特徴とする。
【００４９】この発明によれば、入力データ記憶手段に
記憶された各入力データと、各入力データから出力デー
タを算出するのに必要となる演算とに対応して配列され
たフィルタ係数が記憶領域に満たされて記憶されたフィ
ルタ係数記憶手段から、フィルタ係数一時記憶手段に読
み込まれたフィルタ係数を用いて積和演算を行ない入力
データをフィルタリングするため、演算の手順を変化さ
せることなしに、出力データごとに異なるフィルタ係数
を用いたフィルタ処理を実行できる。
記憶された各入力データと、各入力データから出力デー
タを算出するのに必要となる演算とに対応して配列され
たフィルタ係数が記憶領域に満たされて記憶されたフィ
ルタ係数記憶手段から、フィルタ係数一時記憶手段に読
み込まれたフィルタ係数を用いて積和演算を行ない入力
データをフィルタリングするため、演算の手順を変化さ
せることなしに、出力データごとに異なるフィルタ係数
を用いたフィルタ処理を実行できる。
【００５０】上記目的を達成するため、本発明の第４の
観点にかかるフィルタ計算方法は、分割ＡＬＵ方式のＡ
ＬＵを用いた並列演算処理にて、入力データをフィルタ
リングするために、入力データとフィルタ係数との演算
を並列に実行する並列演算ステップを備えたフィルタ計
算方法であって、入力データを論理的に先頭と終端とが
つながれた環状構造となる記憶領域に順次記憶する入力
データ記憶ステップと、前記並列演算ステップにて並列
演算処理を行うために、予め定められたデータ量の入力
データを論理的に先頭と終端とがつながれた環状構造と
なる記憶領域から読み込んで一時記憶する入力データ一
時記憶ステップと、前記並列演算ステップにて並列演算
処理を行うために、予め定められたデータ量のフィルタ
係数を前記入力データ記憶ステップにより記憶された各
入力データと１対１に対応して配列されたフィルタ係数
が満たされて記憶された記憶領域から読み込んで一時記
憶するフィルタ係数一時記憶ステップと、を備え、前記
並列演算ステップは、前記入力データ一時記憶ステップ
にて入力データ一時記憶領域に読み込まれた入力データ
と前記フィルタ係数一時記憶ステップにてフィルタ係数
一時記憶領域に読み込まれたフィルタ係数とを積和演算
し、入力データをフィルタリングする、ことを特徴とす
る。
観点にかかるフィルタ計算方法は、分割ＡＬＵ方式のＡ
ＬＵを用いた並列演算処理にて、入力データをフィルタ
リングするために、入力データとフィルタ係数との演算
を並列に実行する並列演算ステップを備えたフィルタ計
算方法であって、入力データを論理的に先頭と終端とが
つながれた環状構造となる記憶領域に順次記憶する入力
データ記憶ステップと、前記並列演算ステップにて並列
演算処理を行うために、予め定められたデータ量の入力
データを論理的に先頭と終端とがつながれた環状構造と
なる記憶領域から読み込んで一時記憶する入力データ一
時記憶ステップと、前記並列演算ステップにて並列演算
処理を行うために、予め定められたデータ量のフィルタ
係数を前記入力データ記憶ステップにより記憶された各
入力データと１対１に対応して配列されたフィルタ係数
が満たされて記憶された記憶領域から読み込んで一時記
憶するフィルタ係数一時記憶ステップと、を備え、前記
並列演算ステップは、前記入力データ一時記憶ステップ
にて入力データ一時記憶領域に読み込まれた入力データ
と前記フィルタ係数一時記憶ステップにてフィルタ係数
一時記憶領域に読み込まれたフィルタ係数とを積和演算
し、入力データをフィルタリングする、ことを特徴とす
る。
【００５１】この発明によれば、入力データ記憶ステッ
プは、入力データを論理的に先頭と終端とがつながれた
環状構造となる記憶領域に順次記憶するため、使用済み
のデータに上書きして効率よく入力データを記憶でき
る。入力データ一時記憶ステップは、並列演算ステップ
にて並列演算処理を行うために、入力データ記憶ステッ
プにより記憶された記憶領域から、予め定められたデー
タ量の入力データを読み込んで一時記憶する。フィルタ
係数一時記憶ステップは、並列演算ステップにて並列演
算処理を行うために、予め定められたデータ量のフィル
タ係数を入力データ記憶ステップにより記憶された各入
力データと１対１に対応して配列されたフィルタ係数が
満たされて記憶された記憶領域から読み込んで一時記憶
する。並列演算ステップは、入力データ一時記憶ステッ
プにて入力データ一時記憶領域に読み込まれた入力デー
タとフィルタ係数一時記憶ステップにてフィルタ係数一
時記憶領域に読み込まれたフィルタ係数とを積和演算
し、入力データをフィルタリングする。この結果、メモ
リを効率よく利用し、不必要な演算をすることなく高速
に演算処理を実行できる。
プは、入力データを論理的に先頭と終端とがつながれた
環状構造となる記憶領域に順次記憶するため、使用済み
のデータに上書きして効率よく入力データを記憶でき
る。入力データ一時記憶ステップは、並列演算ステップ
にて並列演算処理を行うために、入力データ記憶ステッ
プにより記憶された記憶領域から、予め定められたデー
タ量の入力データを読み込んで一時記憶する。フィルタ
係数一時記憶ステップは、並列演算ステップにて並列演
算処理を行うために、予め定められたデータ量のフィル
タ係数を入力データ記憶ステップにより記憶された各入
力データと１対１に対応して配列されたフィルタ係数が
満たされて記憶された記憶領域から読み込んで一時記憶
する。並列演算ステップは、入力データ一時記憶ステッ
プにて入力データ一時記憶領域に読み込まれた入力デー
タとフィルタ係数一時記憶ステップにてフィルタ係数一
時記憶領域に読み込まれたフィルタ係数とを積和演算
し、入力データをフィルタリングする。この結果、メモ
リを効率よく利用し、不必要な演算をすることなく高速
に演算処理を実行できる。
【００５２】前記並列演算ステップは、前記入力データ
一時記憶ステップにて入力データ一時記憶領域に読み込
まれた入力データが、前記記憶領域の読込み開始位置か
ら記憶領域の終端位置までの間に記憶されていた場合
と、前記記憶領域の先頭位置から読込み開始位置までの
間に記憶されていた場合とに分けて前記フィルタ係数一
時記憶ステップにてフィルタ係数一時記憶領域に読み込
まれたフィルタ係数と積和演算し、入力データをフィル
タリングしてもよい。
一時記憶ステップにて入力データ一時記憶領域に読み込
まれた入力データが、前記記憶領域の読込み開始位置か
ら記憶領域の終端位置までの間に記憶されていた場合
と、前記記憶領域の先頭位置から読込み開始位置までの
間に記憶されていた場合とに分けて前記フィルタ係数一
時記憶ステップにてフィルタ係数一時記憶領域に読み込
まれたフィルタ係数と積和演算し、入力データをフィル
タリングしてもよい。
【００５３】上記目的を達成するため、本発明の第５の
観点にかかるフィルタ計算方法は、分割ＡＬＵ方式のＡ
ＬＵを用いた並列演算処理にて、入力データをフィルタ
リングするために、入力データとフィルタ係数との演算
を並列に実行する並列演算ステップを備えたフィルタ計
算方法であって、入力データを論理的に先頭と終端とが
つながれた環状構造となる記憶領域に順次記憶する入力
データ記憶ステップと、前記並列演算ステップにて並列
演算処理を行うために、予め定められたデータ量となる
１列の入力データ列を論理的に先頭と終端とがつながれ
た環状構造となる記憶領域から読み込んで一時記憶する
入力データ一時記憶ステップと、前記並列演算ステップ
にて並列演算処理を行うために、前記入力データ一時記
憶ステップに一時記憶された１列の入力データ列のｎ倍
のデータ量となるｎ列のフィルタ係数列を前記入力デー
タ記憶ステップにより記憶された各入力データと１対ｎ
に対応して配列されたフィルタ係数が満たされて記憶さ
れた記憶領域から読み込んで一時記憶するフィルタ係数
一時記憶ステップと、を備え、前記並列演算ステップ
は、前記入力データ一時記憶ステップにて入力データ一
時記憶領域に読み込まれた１列の入力データ列と前記フ
ィルタ係数一時記憶ステップにてフィルタ係数一時記憶
領域に読み込まれたｎ列のフィルタ係数列とを予め定め
られた順番に積和演算する、ことを特徴とする。
観点にかかるフィルタ計算方法は、分割ＡＬＵ方式のＡ
ＬＵを用いた並列演算処理にて、入力データをフィルタ
リングするために、入力データとフィルタ係数との演算
を並列に実行する並列演算ステップを備えたフィルタ計
算方法であって、入力データを論理的に先頭と終端とが
つながれた環状構造となる記憶領域に順次記憶する入力
データ記憶ステップと、前記並列演算ステップにて並列
演算処理を行うために、予め定められたデータ量となる
１列の入力データ列を論理的に先頭と終端とがつながれ
た環状構造となる記憶領域から読み込んで一時記憶する
入力データ一時記憶ステップと、前記並列演算ステップ
にて並列演算処理を行うために、前記入力データ一時記
憶ステップに一時記憶された１列の入力データ列のｎ倍
のデータ量となるｎ列のフィルタ係数列を前記入力デー
タ記憶ステップにより記憶された各入力データと１対ｎ
に対応して配列されたフィルタ係数が満たされて記憶さ
れた記憶領域から読み込んで一時記憶するフィルタ係数
一時記憶ステップと、を備え、前記並列演算ステップ
は、前記入力データ一時記憶ステップにて入力データ一
時記憶領域に読み込まれた１列の入力データ列と前記フ
ィルタ係数一時記憶ステップにてフィルタ係数一時記憶
領域に読み込まれたｎ列のフィルタ係数列とを予め定め
られた順番に積和演算する、ことを特徴とする。
【００５４】この発明によれば、入力データ一時記憶ス
テップは、入力データを論理的に先頭と終端とがつなが
れた環状構造となる記憶領域に順次記憶するため、使用
済みのデータに上書きして効率よく入力データを記憶で
きる。入力データ一時記憶ステップは、並列演算ステッ
プにて並列演算処理を行うために、予め定められたデー
タ量となる１列の入力データ列を入力データ記憶ステッ
プにて記憶された記憶領域から読み込んで一時記憶す
る。フィルタ係数一時記憶ステップは、並列演算ステッ
プにて並列演算処理を行うために、入力データ一時記憶
ステップに一時記憶された１列の入力データ列のｎ倍の
データ量となるｎ列のフィルタ係数列を入力データ記憶
ステップにより記憶された各入力データと１対ｎに対応
して配列されたフィルタ係数が満たされて記憶された記
憶領域から読み込んで一時記憶する。並列演算ステップ
は、入力データ一時記憶ステップにて入力データ一時記
憶領域に読み込まれた１列の入力データ列とフィルタ係
数一時記憶ステップにてフィルタ係数一時記憶領域に読
み込まれたｎ列のフィルタ係数列とを予め定められた順
番に積和演算する。この結果、メモリを効率よく利用
し、不必要な演算をすることなく高速に演算処理を実行
できる。
テップは、入力データを論理的に先頭と終端とがつなが
れた環状構造となる記憶領域に順次記憶するため、使用
済みのデータに上書きして効率よく入力データを記憶で
きる。入力データ一時記憶ステップは、並列演算ステッ
プにて並列演算処理を行うために、予め定められたデー
タ量となる１列の入力データ列を入力データ記憶ステッ
プにて記憶された記憶領域から読み込んで一時記憶す
る。フィルタ係数一時記憶ステップは、並列演算ステッ
プにて並列演算処理を行うために、入力データ一時記憶
ステップに一時記憶された１列の入力データ列のｎ倍の
データ量となるｎ列のフィルタ係数列を入力データ記憶
ステップにより記憶された各入力データと１対ｎに対応
して配列されたフィルタ係数が満たされて記憶された記
憶領域から読み込んで一時記憶する。並列演算ステップ
は、入力データ一時記憶ステップにて入力データ一時記
憶領域に読み込まれた１列の入力データ列とフィルタ係
数一時記憶ステップにてフィルタ係数一時記憶領域に読
み込まれたｎ列のフィルタ係数列とを予め定められた順
番に積和演算する。この結果、メモリを効率よく利用
し、不必要な演算をすることなく高速に演算処理を実行
できる。
【００５５】上記目的を達成するため、本発明の第６の
観点にかかるフィルタ計算方法は、分割ＡＬＵ方式のＡ
ＬＵを用いた並列演算処理にて、入力データをフィルタ
リングするために、入力データとフィルタ係数との演算
を並列に実行する並列演算ステップを備えたフィルタ計
算方法であって、入力データを記憶領域に順次記憶する
入力データ記憶ステップと、前記並列演算ステップにて
並列演算処理を行うために、予め定められたデータ量の
入力データを論理的に先頭と終端とがつながれた環状構
造となる記憶領域から読み込んで一時記憶する入力デー
タ一時記憶ステップと、前記並列演算ステップにて並列
演算処理を行うために、予め定められたデータ量のフィ
ルタ係数を前記入力データ記憶ステップにより記憶され
た各入力データと、各入力データから出力データを算出
するのに必要となる演算とに対応して配列されたフィル
タ係数が満たされて記憶された記憶領域から読み込んで
一時記憶するフィルタ係数一時記憶ステップと、を備
え、前記並列演算ステップは、前記入力データ一時記憶
ステップにて入力データ一時記憶領域に読み込まれた入
力データと前記フィルタ係数一時記憶ステップにてフィ
ルタ係数一時記憶領域に読み込まれたフィルタ係数とを
積和演算し、入力データをフィルタリングする、ことを
特徴とする。
観点にかかるフィルタ計算方法は、分割ＡＬＵ方式のＡ
ＬＵを用いた並列演算処理にて、入力データをフィルタ
リングするために、入力データとフィルタ係数との演算
を並列に実行する並列演算ステップを備えたフィルタ計
算方法であって、入力データを記憶領域に順次記憶する
入力データ記憶ステップと、前記並列演算ステップにて
並列演算処理を行うために、予め定められたデータ量の
入力データを論理的に先頭と終端とがつながれた環状構
造となる記憶領域から読み込んで一時記憶する入力デー
タ一時記憶ステップと、前記並列演算ステップにて並列
演算処理を行うために、予め定められたデータ量のフィ
ルタ係数を前記入力データ記憶ステップにより記憶され
た各入力データと、各入力データから出力データを算出
するのに必要となる演算とに対応して配列されたフィル
タ係数が満たされて記憶された記憶領域から読み込んで
一時記憶するフィルタ係数一時記憶ステップと、を備
え、前記並列演算ステップは、前記入力データ一時記憶
ステップにて入力データ一時記憶領域に読み込まれた入
力データと前記フィルタ係数一時記憶ステップにてフィ
ルタ係数一時記憶領域に読み込まれたフィルタ係数とを
積和演算し、入力データをフィルタリングする、ことを
特徴とする。
【００５６】この発明によれば、入力データ記憶ステッ
プで記憶された各入力データと、各入力データから出力
データを算出するのに必要となる演算とに対応して配列
されたフィルタ係数が記憶領域に満たされて記憶された
フィルタ係数記憶領域から、フィルタ係数一時記憶ステ
ップにてフィルタ係数一時記憶領域に読み込まれたフィ
ルタ係数を用いて積和演算を行ない入力データをフィル
タリングするため、演算の手順を変化させることなし
に、出力データごとに異なるフィルタ係数を用いたフィ
ルタ処理を実行できる。
プで記憶された各入力データと、各入力データから出力
データを算出するのに必要となる演算とに対応して配列
されたフィルタ係数が記憶領域に満たされて記憶された
フィルタ係数記憶領域から、フィルタ係数一時記憶ステ
ップにてフィルタ係数一時記憶領域に読み込まれたフィ
ルタ係数を用いて積和演算を行ない入力データをフィル
タリングするため、演算の手順を変化させることなし
に、出力データごとに異なるフィルタ係数を用いたフィ
ルタ処理を実行できる。
【００５７】上記目的を達成するため、本発明の第７の
観点にかかる記録媒体は、コンピュータを演算処理装置
として機能させるプログラムを記録するコンピュータ読
み取り可能な記録媒体であって、該コンピュータを、入
力データを論理的に先頭と終端とがつながれた環状構造
となる記憶領域に順次記憶する入力データ記憶手段と、
前記入力データ記憶手段に記憶された各入力データと１
対１に対応して配列されたフィルタ係数が記憶領域に満
たされて記憶されたフィルタ係数記憶手段と、前記並列
演算手段が並列演算処理を行うために、予め定められた
データ量の入力データを前記入力データ記憶手段から読
み込んで一時記憶する入力データ一時記憶手段と、前記
並列演算手段が並列演算処理を行うために、予め定めら
れたデータ量のフィルタ係数を前記フィルタ係数記憶手
段から読み込んで一時記憶するフィルタ係数一時記憶手
段と、前記入力データ一時記憶手段に読み込まれた入力
データと前記フィルタ係数一時記憶手段に読み込まれた
フィルタ係数とを入力データをフィルタリングするため
に、分割ＡＬＵ方式のＡＬＵを用いた並列演算処理にて
積和演算を並列に実行する並列演算手段として機能させ
るプログラムを記録することを特徴とする。
観点にかかる記録媒体は、コンピュータを演算処理装置
として機能させるプログラムを記録するコンピュータ読
み取り可能な記録媒体であって、該コンピュータを、入
力データを論理的に先頭と終端とがつながれた環状構造
となる記憶領域に順次記憶する入力データ記憶手段と、
前記入力データ記憶手段に記憶された各入力データと１
対１に対応して配列されたフィルタ係数が記憶領域に満
たされて記憶されたフィルタ係数記憶手段と、前記並列
演算手段が並列演算処理を行うために、予め定められた
データ量の入力データを前記入力データ記憶手段から読
み込んで一時記憶する入力データ一時記憶手段と、前記
並列演算手段が並列演算処理を行うために、予め定めら
れたデータ量のフィルタ係数を前記フィルタ係数記憶手
段から読み込んで一時記憶するフィルタ係数一時記憶手
段と、前記入力データ一時記憶手段に読み込まれた入力
データと前記フィルタ係数一時記憶手段に読み込まれた
フィルタ係数とを入力データをフィルタリングするため
に、分割ＡＬＵ方式のＡＬＵを用いた並列演算処理にて
積和演算を並列に実行する並列演算手段として機能させ
るプログラムを記録することを特徴とする。
【００５８】上記目的を達成するため、本発明の第８の
観点にかかる記録媒体は、コンピュータを演算処理装置
として機能させるプログラムを記録するコンピュータ読
み取り可能な記録媒体であって、該コンピュータを、入
力データを論理的に先頭と終端とがつながれた環状構造
となる記憶領域に順次記憶する入力データ記憶手段と、
前記入力データ記憶手段に記憶された各入力データと１
対ｎ（ｎは、２以上の自然数）に対応して配列されたフ
ィルタ係数が記憶領域に満たされて記憶されたフィルタ
係数記憶手段と、前記並列演算手段が並列演算処理を行
うために、予め定められたデータ量となる１列の入力デ
ータ列を前記入力データ記憶手段から読み込んで一時記
憶する入力データ一時記憶手段と、前記並列演算手段が
並列演算処理を行うために、前記入力データ一時記憶手
段に一時記憶された１列の入力データ列のｎ倍のデータ
量となるｎ列のフィルタ係数列を前記フィルタ係数記憶
手段から読み込んで一時記憶するフィルタ係数一時記憶
手段と、前記入力データ一時記憶手段に読み込まれた１
列の入力データ列と前記フィルタ係数一時記憶手段に読
み込まれたｎ列のフィルタ係数列とを入力データをフィ
ルタリングするために、分割ＡＬＵ方式のＡＬＵを用い
た並列演算処理にて予め定められた順番の積和演算を並
列に実行する並列演算手段として機能させるプログラム
を記録することを特徴とする。
観点にかかる記録媒体は、コンピュータを演算処理装置
として機能させるプログラムを記録するコンピュータ読
み取り可能な記録媒体であって、該コンピュータを、入
力データを論理的に先頭と終端とがつながれた環状構造
となる記憶領域に順次記憶する入力データ記憶手段と、
前記入力データ記憶手段に記憶された各入力データと１
対ｎ（ｎは、２以上の自然数）に対応して配列されたフ
ィルタ係数が記憶領域に満たされて記憶されたフィルタ
係数記憶手段と、前記並列演算手段が並列演算処理を行
うために、予め定められたデータ量となる１列の入力デ
ータ列を前記入力データ記憶手段から読み込んで一時記
憶する入力データ一時記憶手段と、前記並列演算手段が
並列演算処理を行うために、前記入力データ一時記憶手
段に一時記憶された１列の入力データ列のｎ倍のデータ
量となるｎ列のフィルタ係数列を前記フィルタ係数記憶
手段から読み込んで一時記憶するフィルタ係数一時記憶
手段と、前記入力データ一時記憶手段に読み込まれた１
列の入力データ列と前記フィルタ係数一時記憶手段に読
み込まれたｎ列のフィルタ係数列とを入力データをフィ
ルタリングするために、分割ＡＬＵ方式のＡＬＵを用い
た並列演算処理にて予め定められた順番の積和演算を並
列に実行する並列演算手段として機能させるプログラム
を記録することを特徴とする。
【００５９】上記目的を達成するため、本発明の第９の
観点にかかる記録媒体は、コンピュータを演算処理装置
として機能させるプログラムを記録するコンピュータ読
み取り可能な記録媒体であって、該コンピュータを、入
力データを記憶領域に順次記憶する入力データ記憶手段
と、前記入力データ記憶手段に記憶された各入力データ
と、各入力データから出力データを算出するのに必要と
なる演算とに対応して配列されたフィルタ係数が記憶領
域に満たされて記憶されたフィルタ係数記憶手段と、前
記並列演算手段が並列演算処理を行うために、予め定め
られたデータ量の入力データを前記入力データ記憶手段
から読み込んで一時記憶する入力データ一時記憶手段
と、前記並列演算手段が並列演算処理を行うために、予
め定められたデータ量のフィルタ係数を前記フィルタ係
数記憶手段から読み込んで一時記憶するフィルタ係数一
時記憶手段と、前記入力データ一時記憶手段に読み込ま
れた入力データと前記フィルタ係数一時記憶手段に読み
込まれたフィルタ係数とを入力データをフィルタリング
するために、分割ＡＬＵ方式のＡＬＵを用いた並列演算
処理にて積和演算を並列に実行する並列演算手段として
機能させるプログラムを記録することを特徴とする。
観点にかかる記録媒体は、コンピュータを演算処理装置
として機能させるプログラムを記録するコンピュータ読
み取り可能な記録媒体であって、該コンピュータを、入
力データを記憶領域に順次記憶する入力データ記憶手段
と、前記入力データ記憶手段に記憶された各入力データ
と、各入力データから出力データを算出するのに必要と
なる演算とに対応して配列されたフィルタ係数が記憶領
域に満たされて記憶されたフィルタ係数記憶手段と、前
記並列演算手段が並列演算処理を行うために、予め定め
られたデータ量の入力データを前記入力データ記憶手段
から読み込んで一時記憶する入力データ一時記憶手段
と、前記並列演算手段が並列演算処理を行うために、予
め定められたデータ量のフィルタ係数を前記フィルタ係
数記憶手段から読み込んで一時記憶するフィルタ係数一
時記憶手段と、前記入力データ一時記憶手段に読み込ま
れた入力データと前記フィルタ係数一時記憶手段に読み
込まれたフィルタ係数とを入力データをフィルタリング
するために、分割ＡＬＵ方式のＡＬＵを用いた並列演算
処理にて積和演算を並列に実行する並列演算手段として
機能させるプログラムを記録することを特徴とする。
【００６０】
【発明の実施の形態】以下、図面を参照して、この発明
の第１の実施の形態にかかる演算処理装置について説明
する。図１は、この発明の第１の実施の形態にかかる演
算処理装置の構成を示すブロック図である。この演算処
理装置は、データを入力する入力装置１と、入力データ
に対してフィルタ計算を行うデータ処理装置２と、入力
データ及びフィルタ係数を記憶する記憶装置３と、出力
データを出力する出力装置４とから構成される。
の第１の実施の形態にかかる演算処理装置について説明
する。図１は、この発明の第１の実施の形態にかかる演
算処理装置の構成を示すブロック図である。この演算処
理装置は、データを入力する入力装置１と、入力データ
に対してフィルタ計算を行うデータ処理装置２と、入力
データ及びフィルタ係数を記憶する記憶装置３と、出力
データを出力する出力装置４とから構成される。
【００６１】記憶装置３は、入力データを記憶するリン
グ・メモリ１５と、フィルタ係数を記憶するフィルタ係
数記憶部１６とから構成される。リング・メモリ１５及
びフィルタ係数記憶部１６については、後に説明する。
グ・メモリ１５と、フィルタ係数を記憶するフィルタ係
数記憶部１６とから構成される。リング・メモリ１５及
びフィルタ係数記憶部１６については、後に説明する。
【００６２】データ処理装置２は、並列演算装置７と、
データレジスタ８と、フィルタ係数レジスタ９と、累算
レジスタ１０と、リング・メモリ先頭ポインタ１７と、
リング・メモリ終端ポインタ１８と、書き込みポインタ
１９と、読み出しポインタ２０と、フィルタ係数先頭ポ
インタ２１と、フィルタ係数ポインタ２２とから構成さ
れる。
データレジスタ８と、フィルタ係数レジスタ９と、累算
レジスタ１０と、リング・メモリ先頭ポインタ１７と、
リング・メモリ終端ポインタ１８と、書き込みポインタ
１９と、読み出しポインタ２０と、フィルタ係数先頭ポ
インタ２１と、フィルタ係数ポインタ２２とから構成さ
れる。
【００６３】並列演算装置７は、分割ＡＬＵ方式により
４並列の積和演算を行う。即ち、データレジスタ８にロ
ードされた４データ分の入力データと、フィルタ係数レ
ジスタ９にロードされた４タップ分のフィルタ係数とを
４並列に乗算し、乗算結果を累算レジスタ１０に加算し
て格納する。
４並列の積和演算を行う。即ち、データレジスタ８にロ
ードされた４データ分の入力データと、フィルタ係数レ
ジスタ９にロードされた４タップ分のフィルタ係数とを
４並列に乗算し、乗算結果を累算レジスタ１０に加算し
て格納する。
【００６４】データレジスタ８は、６４bitのレジスタ
からなり、リング・メモリ１５に記憶された４データ分
の入力データをロードする。フィルタ係数レジスタ９
は、６４bitのレジスタからなり、フィルタ係数記憶部
１６に記憶された４タップ分のフィルタ係数をロードす
る。累算レジスタ１０は、６４bitのレジスタからな
り、並列演算装置７による積和演算の中間結果を逐次累
算する。
からなり、リング・メモリ１５に記憶された４データ分
の入力データをロードする。フィルタ係数レジスタ９
は、６４bitのレジスタからなり、フィルタ係数記憶部
１６に記憶された４タップ分のフィルタ係数をロードす
る。累算レジスタ１０は、６４bitのレジスタからな
り、並列演算装置７による積和演算の中間結果を逐次累
算する。
【００６５】リング・メモリ先頭ポインタ１７は、リン
グ・メモリ１５において予め設定された入力データを記
憶するための領域の先頭アドレスを示す。
グ・メモリ１５において予め設定された入力データを記
憶するための領域の先頭アドレスを示す。
【００６６】リング・メモリ終端ポインタ１８は、リン
グ・メモリ１５において予め設定された入力データを記
憶するための領域の終端アドレスを示す。
グ・メモリ１５において予め設定された入力データを記
憶するための領域の終端アドレスを示す。
【００６７】書き込みポインタ１９は、フィルタ計算開
始時におけるリング・メモリ１５に記憶されている最新
の入力データのアドレスを示す。
始時におけるリング・メモリ１５に記憶されている最新
の入力データのアドレスを示す。
【００６８】読み出しポインタ２０は、リング・メモリ
１５に記憶された入力データをデータレジスタ８にロー
ドするためのアドレスを示す。
１５に記憶された入力データをデータレジスタ８にロー
ドするためのアドレスを示す。
【００６９】フィルタ係数先頭ポインタ２１は、フィル
タ係数記憶部１６において予め設定されたフィルタ係数
を記憶するための領域の先頭アドレスを示す。
タ係数記憶部１６において予め設定されたフィルタ係数
を記憶するための領域の先頭アドレスを示す。
【００７０】フィルタ係数ポインタ２２は、フィルタ係
数記憶部１６に記憶されたフィルタ係数をフィルタ係数
レジスタ９にロードするためのアドレスを示す。
数記憶部１６に記憶されたフィルタ係数をフィルタ係数
レジスタ９にロードするためのアドレスを示す。
【００７１】リング・メモリ１５は、図２に示すよう
に、リング・メモリ先頭ポインタ１７、リング・メモリ
終端ポインタ１８、書き込みポインタ１９及び読み出し
ポインタ２０により、論理的に先頭と終端とがつながっ
た環状構造となって、入力装置１から取得した入力デー
タを記憶する。即ち、データ処理装置２は、入力装置１
から取得した入力データをリング・メモリ１５に順次記
憶する。その際書き込みポインタ１９の示すアドレスを
２バイト分（１データ分）ずつ加算しながらリング・メ
モリ１５に順次記憶する。データ処理装置２は、書き込
みポインタ１９の値がリング・メモリ終端ポインタ１８
の値より大きくなった場合に、書き込みポインタ１９の
値をリング・メモリ先頭ポインタ１７の値にして、続け
てリング・メモリ１５に入力データを記憶する。なお、
リング・メモリ先頭ポインタ１７の示すリング・メモリ
１５中のアドレスは、データ処理装置２が、リング・メ
モリ１５から６４bit分（４データ分）の入力データを
データレジスタ８にロードする処理を高速に行う、８の
倍数となっている。
に、リング・メモリ先頭ポインタ１７、リング・メモリ
終端ポインタ１８、書き込みポインタ１９及び読み出し
ポインタ２０により、論理的に先頭と終端とがつながっ
た環状構造となって、入力装置１から取得した入力デー
タを記憶する。即ち、データ処理装置２は、入力装置１
から取得した入力データをリング・メモリ１５に順次記
憶する。その際書き込みポインタ１９の示すアドレスを
２バイト分（１データ分）ずつ加算しながらリング・メ
モリ１５に順次記憶する。データ処理装置２は、書き込
みポインタ１９の値がリング・メモリ終端ポインタ１８
の値より大きくなった場合に、書き込みポインタ１９の
値をリング・メモリ先頭ポインタ１７の値にして、続け
てリング・メモリ１５に入力データを記憶する。なお、
リング・メモリ先頭ポインタ１７の示すリング・メモリ
１５中のアドレスは、データ処理装置２が、リング・メ
モリ１５から６４bit分（４データ分）の入力データを
データレジスタ８にロードする処理を高速に行う、８の
倍数となっている。
【００７２】リング・メモリ１５は、このような論理的
な環状構造からなり、新規の入力データを、フィルタ計
算に必要なくなった旧の入力データに上書きして記憶す
ることができるため、メモリを効率よく利用できる。
な環状構造からなり、新規の入力データを、フィルタ計
算に必要なくなった旧の入力データに上書きして記憶す
ることができるため、メモリを効率よく利用できる。
【００７３】フィルタ係数記憶部１６は、図３に示すよ
うな４つの連続した時刻分（ＣＦ（０）〜ＣＦ（３））
のフィルタ係数を記憶する。なお、フィルタ係数の実際
のタップ数Ｍが４の倍数でない場合を考慮して、数式６
に示すように、Ｍ以上でかつ４の倍数となるＬをフィル
タ係数のタップ数とする。なお、ＭのＬの差分のフィル
タ係数には０がセットされる。
うな４つの連続した時刻分（ＣＦ（０）〜ＣＦ（３））
のフィルタ係数を記憶する。なお、フィルタ係数の実際
のタップ数Ｍが４の倍数でない場合を考慮して、数式６
に示すように、Ｍ以上でかつ４の倍数となるＬをフィル
タ係数のタップ数とする。なお、ＭのＬの差分のフィル
タ係数には０がセットされる。
【００７４】
【数６】 Ｌ：４並列積和演算のためのフィルタのタップ数 Ｍ：実際のフィルタのタップ数
【００７５】第１の時刻用のフィルタ（ＣＦ（０））
は、フィルタ係数ａ（０）が、フィルタ係数記憶部１０
６中のフィルタ係数先頭ポインタ１１３が示すアドレス
に配置され、ａ（Ｌ−１）、・・・ａ（２）、ａ
（１）、・・・、と順に下位アドレスから上位アドレス
に向かって配置され、記憶される。このフィルタ係数
は、リング・メモリ１５と同様に、理論的に先頭と終端
がつながった環状構造を有する。このような、環状構造
とすることにより、空き領域の発生がないため、フィル
タ係数を記憶するためのメモリを効率よく利用すること
ができる。第２の時刻用のフィルタ（ＣＦ（１））は、
第１の時刻のフィルタ係数が、１タップ分ずれた配列と
なり、第１の時刻用のフィルタの上位アドレスに記憶さ
れる。同様に、第３及び第４の時刻用のフィルタ（ＣＦ
（２）、ＣＦ（３））は、第１の時刻用のフィルタ係数
が２及び３タップ分ずれた配列となり、第２の時刻用の
フィルタの上位アドレスに記憶される。
は、フィルタ係数ａ（０）が、フィルタ係数記憶部１０
６中のフィルタ係数先頭ポインタ１１３が示すアドレス
に配置され、ａ（Ｌ−１）、・・・ａ（２）、ａ
（１）、・・・、と順に下位アドレスから上位アドレス
に向かって配置され、記憶される。このフィルタ係数
は、リング・メモリ１５と同様に、理論的に先頭と終端
がつながった環状構造を有する。このような、環状構造
とすることにより、空き領域の発生がないため、フィル
タ係数を記憶するためのメモリを効率よく利用すること
ができる。第２の時刻用のフィルタ（ＣＦ（１））は、
第１の時刻のフィルタ係数が、１タップ分ずれた配列と
なり、第１の時刻用のフィルタの上位アドレスに記憶さ
れる。同様に、第３及び第４の時刻用のフィルタ（ＣＦ
（２）、ＣＦ（３））は、第１の時刻用のフィルタ係数
が２及び３タップ分ずれた配列となり、第２の時刻用の
フィルタの上位アドレスに記憶される。
【００７６】なお、各時刻におけるフィルタ係数の４並
列積和演算用のタップ数は、数式６により求められたＬ
となる。数式６により求められたフィルタ係数の４並列
積和演算用のタップ数Ｌは、従来の数式３により求めら
れるフィルタ係数の４並列積和演算用のタップ数Ｋ＋３
と比較すると、実際のタップ数Ｍの値が４の倍数＋１の
場合に等しく、それ以外の場合に、４少なくなる。
列積和演算用のタップ数は、数式６により求められたＬ
となる。数式６により求められたフィルタ係数の４並列
積和演算用のタップ数Ｌは、従来の数式３により求めら
れるフィルタ係数の４並列積和演算用のタップ数Ｋ＋３
と比較すると、実際のタップ数Ｍの値が４の倍数＋１の
場合に等しく、それ以外の場合に、４少なくなる。
【００７７】また、全体として４つの連続した時刻用の
フィルタ係数配列を生成するため、数式６により求めら
れたフィルタ係数の４並列積和演算用の総タップ数Ｌ×
４は、従来の数式３により求められるフィルタ係数の４
並列積和演算用の総タップ数（Ｋ＋３）×４と比較する
と、実際のタップ数Ｍが４の倍数＋１の場合に等しく、
それ以外の場合に、１６少なくなる。従って、フィルタ
係数を保持するために必要なメモリ容量を削減すること
ができる。
フィルタ係数配列を生成するため、数式６により求めら
れたフィルタ係数の４並列積和演算用の総タップ数Ｌ×
４は、従来の数式３により求められるフィルタ係数の４
並列積和演算用の総タップ数（Ｋ＋３）×４と比較する
と、実際のタップ数Ｍが４の倍数＋１の場合に等しく、
それ以外の場合に、１６少なくなる。従って、フィルタ
係数を保持するために必要なメモリ容量を削減すること
ができる。
【００７８】データ処理装置２は、このような、フィル
タ係数記憶部１６に記憶されたフィルタ係数を使用し
て、図４に示すような、４つの連続した時刻のフィルタ
計算を行う。即ち、データ処理装置２は、時刻４ｊに、
第１の時刻用のフィルタ（ＣＦ（０））を使用し、時刻
４ｊ＋１に、第２の時刻用のフィルタ（ＣＦ（１））を
使用し、時刻４ｊ＋２に、第３の時刻用のフィルタ（Ｃ
Ｆ（２））を使用し、時刻４ｊ＋３に、第４の時刻用の
フィルタ（ＣＦ（３））を使用し、それぞれフィルタ計
算する。
タ係数記憶部１６に記憶されたフィルタ係数を使用し
て、図４に示すような、４つの連続した時刻のフィルタ
計算を行う。即ち、データ処理装置２は、時刻４ｊに、
第１の時刻用のフィルタ（ＣＦ（０））を使用し、時刻
４ｊ＋１に、第２の時刻用のフィルタ（ＣＦ（１））を
使用し、時刻４ｊ＋２に、第３の時刻用のフィルタ（Ｃ
Ｆ（２））を使用し、時刻４ｊ＋３に、第４の時刻用の
フィルタ（ＣＦ（３））を使用し、それぞれフィルタ計
算する。
【００７９】以下、図４に示すような、入力データ及び
フィルタ係数がリング・メモリ１５及びフィルタ係数記
憶部１６に配置されている状態におけるデータ処理装置
２のフィルタ計算の動作について図５を参照して説明す
る。図５は、データ処理装置２のフィルタ計算の動作を
示すフローチャートである。
フィルタ係数がリング・メモリ１５及びフィルタ係数記
憶部１６に配置されている状態におけるデータ処理装置
２のフィルタ計算の動作について図５を参照して説明す
る。図５は、データ処理装置２のフィルタ計算の動作を
示すフローチャートである。
【００８０】まず、データ処理装置２は、累算レジスタ
１０の値をゼロクリアする（ステップＳ２０１）。
１０の値をゼロクリアする（ステップＳ２０１）。
【００８１】データ処理装置２は、入力装置１から取得
した入力データを書き込みポインタ１９の示すリング・
メモリ１５のアドレスにライトして記憶する（ステップ
Ｓ２０２）。
した入力データを書き込みポインタ１９の示すリング・
メモリ１５のアドレスにライトして記憶する（ステップ
Ｓ２０２）。
【００８２】データ処理装置２は、読み出しポインタ２
０に、時刻ｊにおける初期値を設定する（ステップＳ２
０３）。即ち、データ処理装置２は、時刻ｊにおいて、
リング・メモリ１５からデータレジスタ８に入力データ
をロードするための初期値となる書き込みポインタ１９
が示す最新の入力データのアドレスの値を超えない最大
の８の倍数の値、つまり、書き込みポインタ１９が示す
値の下位３bitをゼロとした値を、読み出しポインタ２
０に設定する。
０に、時刻ｊにおける初期値を設定する（ステップＳ２
０３）。即ち、データ処理装置２は、時刻ｊにおいて、
リング・メモリ１５からデータレジスタ８に入力データ
をロードするための初期値となる書き込みポインタ１９
が示す最新の入力データのアドレスの値を超えない最大
の８の倍数の値、つまり、書き込みポインタ１９が示す
値の下位３bitをゼロとした値を、読み出しポインタ２
０に設定する。
【００８３】データ処理装置２は、フィルタ係数ポイン
タ２２に時刻ｉ（ｉ＝０、１、２、３）における初期値
を設定する（ステップＳ２０４）。即ち、データ処理装
置２は、時刻ｉにおいて、フィルタ係数記憶部１６から
フィルタ係数レジスタ９にフィルタ係数をロードするた
めのアドレスを示す初期値（ＡＤＲＦ）を、数式７を使
用して求め、求めた初期値をフィルタ係数ポインタ２２
に設定する。なお、初期値（ＡＤＲＦ）は、フィルタ係
数ＣＦ（ｉ）の先頭アドレスとなる。
タ２２に時刻ｉ（ｉ＝０、１、２、３）における初期値
を設定する（ステップＳ２０４）。即ち、データ処理装
置２は、時刻ｉにおいて、フィルタ係数記憶部１６から
フィルタ係数レジスタ９にフィルタ係数をロードするた
めのアドレスを示す初期値（ＡＤＲＦ）を、数式７を使
用して求め、求めた初期値をフィルタ係数ポインタ２２
に設定する。なお、初期値（ＡＤＲＦ）は、フィルタ係
数ＣＦ（ｉ）の先頭アドレスとなる。
【００８４】
【数７】ＡＤＲＦ ＝ ＳＦ ＋ Ｌ × ２ × ｉ ＡＤＲＦ：フィルタ係数ポインタ２２の初期値 ＳＦ：フィルタ係数先頭ポインタ２１の値 Ｌ：４並列積和演算用のフィルタのタップ数 ｉ：時刻（ｉ＝０、１、２、３）
【００８５】データ処理装置２は、リング・メモリ１５
に記憶されている入力データから、読み出しポインタ２
０の示すアドレスに記憶されている４データ分の入力デ
ータをデータレジスタ８にロードする（ステップＳ２０
５）。
に記憶されている入力データから、読み出しポインタ２
０の示すアドレスに記憶されている４データ分の入力デ
ータをデータレジスタ８にロードする（ステップＳ２０
５）。
【００８６】データ処理装置２は、フィルタ係数記憶部
１６に記憶されているフィルタ係数から、フィルタ係数
ポインタ２２の示すアドレスに記憶されている４タップ
分のフィルタ係数をフィルタ係数レジスタ９にロードす
る（ステップＳ２０６）。
１６に記憶されているフィルタ係数から、フィルタ係数
ポインタ２２の示すアドレスに記憶されている４タップ
分のフィルタ係数をフィルタ係数レジスタ９にロードす
る（ステップＳ２０６）。
【００８７】並列演算装置７は、データレジスタ８にロ
ードした４データ分の入力データと、フィルタ係数レジ
スタ９にロードした４タップ分のフィルタ係数とで４並
列積和演算を行い、演算結果を累算レジスタ１０に加算
して格納する（ステップＳ２０７）。
ードした４データ分の入力データと、フィルタ係数レジ
スタ９にロードした４タップ分のフィルタ係数とで４並
列積和演算を行い、演算結果を累算レジスタ１０に加算
して格納する（ステップＳ２０７）。
【００８８】データ処理装置２は、次の４データ分の入
力データをデータレジスタ８にロードするために、読み
出しポインタ２０を更新する（ステップＳ２０８）。即
ち、データ処理装置２は、読み出しポインタ２０が示す
アドレスが、リング・メモリ１５の上位に配置された入
力データを示すように、読み出しポインタ２０の値に８
（４データ分）を加算し、加算後の値で更新する。
力データをデータレジスタ８にロードするために、読み
出しポインタ２０を更新する（ステップＳ２０８）。即
ち、データ処理装置２は、読み出しポインタ２０が示す
アドレスが、リング・メモリ１５の上位に配置された入
力データを示すように、読み出しポインタ２０の値に８
（４データ分）を加算し、加算後の値で更新する。
【００８９】データ処理装置２は、更新後の読み出しポ
インタ２０の値がリング・メモリ終端ポインタ１８の値
より大きいか否かを判別する（ステップＳ２０９）。即
ち、読み出しポインタ２０は、フィルタ計算開始時にお
いて、初期値がリング・メモリ先頭ポインタ１７と同じ
値でない場合にはフィルタ計算の途中でリング・メモリ
の終端に達する。そのため、データ処理装置２は、更新
後の読み出しポインタ２０とリング・メモリ終端ポイン
タ１８との大小比較等により、読み出しポインタ２０
が、リング・メモリ１５の終端に達しているか否かの判
別を行なう。
インタ２０の値がリング・メモリ終端ポインタ１８の値
より大きいか否かを判別する（ステップＳ２０９）。即
ち、読み出しポインタ２０は、フィルタ計算開始時にお
いて、初期値がリング・メモリ先頭ポインタ１７と同じ
値でない場合にはフィルタ計算の途中でリング・メモリ
の終端に達する。そのため、データ処理装置２は、更新
後の読み出しポインタ２０とリング・メモリ終端ポイン
タ１８との大小比較等により、読み出しポインタ２０
が、リング・メモリ１５の終端に達しているか否かの判
別を行なう。
【００９０】データ処理装置２は、更新後の読み出しポ
インタ２０がリング・メモリ終端ポインタ１８の値より
大きいと判別した場合、リング・メモリ先頭ポインタ１
７の値を読み出しポインタ２０の値に代入して更新する
（ステップＳ２１０）。これにより、リング・メモリ１
５は、論理的な環状構造を構成する。
インタ２０がリング・メモリ終端ポインタ１８の値より
大きいと判別した場合、リング・メモリ先頭ポインタ１
７の値を読み出しポインタ２０の値に代入して更新する
（ステップＳ２１０）。これにより、リング・メモリ１
５は、論理的な環状構造を構成する。
【００９１】データ処理装置２は、次の４タップ分のフ
ィルタ係数をフィルタ係数レジスタ９にロードするため
に、フィルタ係数ポインタ２２を更新する（ステップＳ
２１１）。即ち、データ処理装置２は、フィルタ係数ポ
インタ２２の示すアドレスが、フィルタ係数記憶部１６
の上位に配置されたフィルタ係数を示すように、フィル
タ係数ポインタ２２の値に８（４タップ分）を加算し、
加算後の値で更新する。
ィルタ係数をフィルタ係数レジスタ９にロードするため
に、フィルタ係数ポインタ２２を更新する（ステップＳ
２１１）。即ち、データ処理装置２は、フィルタ係数ポ
インタ２２の示すアドレスが、フィルタ係数記憶部１６
の上位に配置されたフィルタ係数を示すように、フィル
タ係数ポインタ２２の値に８（４タップ分）を加算し、
加算後の値で更新する。
【００９２】データ処理装置２は、全フィルタタップ分
の処理が終了したか否かの判別を行なう（ステップＳ２
１２）。データ処理装置２は、全フィルタタップ分の処
理が終了していないと判別した場合、ステップＳ２０５
に戻って、ステップＳ２０５〜ステップＳ２１２の処理
を繰り返す（積和計算ループＳ２００）。
の処理が終了したか否かの判別を行なう（ステップＳ２
１２）。データ処理装置２は、全フィルタタップ分の処
理が終了していないと判別した場合、ステップＳ２０５
に戻って、ステップＳ２０５〜ステップＳ２１２の処理
を繰り返す（積和計算ループＳ２００）。
【００９３】一方、データ処理装置２は、全フィルタタ
ップ分の処理が終了したと判別した場合、累算レジスタ
１０に記憶された４つの１６bit数の総和（ｃ０＋ｃ１
＋ｃ２＋ｃ３）を算出する（ステップＳ２１３）。即
ち、全フィルタタップの処理が終了すると、累算レジス
タ１１０は、全タップのフィルタ計算結果が４つの１６
bitの数値（ｃ０〜ｃ３）に分かれて格納される。デー
タ処理装置２は、この４つの１６bitの数値の総和（ｃ
０＋ｃ１＋ｃ２＋ｃ３）を算出し、フィルタ計算後の出
力データとする。
ップ分の処理が終了したと判別した場合、累算レジスタ
１０に記憶された４つの１６bit数の総和（ｃ０＋ｃ１
＋ｃ２＋ｃ３）を算出する（ステップＳ２１３）。即
ち、全フィルタタップの処理が終了すると、累算レジス
タ１１０は、全タップのフィルタ計算結果が４つの１６
bitの数値（ｃ０〜ｃ３）に分かれて格納される。デー
タ処理装置２は、この４つの１６bitの数値の総和（ｃ
０＋ｃ１＋ｃ２＋ｃ３）を算出し、フィルタ計算後の出
力データとする。
【００９４】データ処理装置２は、求めた出力データを
出力装置４に出力する（ステップＳ２１４）。
出力装置４に出力する（ステップＳ２１４）。
【００９５】データ処理装置２は、次の時刻のフィルタ
計算のために、書き込みポインタ１９を更新する（ステ
ップ２１５）。即ち、データ処理装置２は、書き込みポ
インタ１９に２bit（１データ分）のアドレスを加算
し、加算後の値で更新する。
計算のために、書き込みポインタ１９を更新する（ステ
ップ２１５）。即ち、データ処理装置２は、書き込みポ
インタ１９に２bit（１データ分）のアドレスを加算
し、加算後の値で更新する。
【００９６】データ処理装置２は、更新後の書き込みポ
インタ１９の値がリング・メモリ終端ポインタ１８の値
より大きいか否かを判別する（ステップＳ２１６）。即
ち、データ処理装置２は、更新後の書き込みポインタ１
９とリング・メモリ終端ポインタ１８との大小比較等に
より、書き込みポインタ１９が、リング・メモリ１５の
終端に達しているか否かの判別を行なう。
インタ１９の値がリング・メモリ終端ポインタ１８の値
より大きいか否かを判別する（ステップＳ２１６）。即
ち、データ処理装置２は、更新後の書き込みポインタ１
９とリング・メモリ終端ポインタ１８との大小比較等に
より、書き込みポインタ１９が、リング・メモリ１５の
終端に達しているか否かの判別を行なう。
【００９７】データ処理装置２は、更新後の書き込みポ
インタ１９がリング・メモリ終端ポインタ１８の値より
大きいと判別した場合、リング・メモリ先頭ポインタ１
７の値を書き込みポインタ１９の値に代入して更新する
（ステップＳ２１７）。
インタ１９がリング・メモリ終端ポインタ１８の値より
大きいと判別した場合、リング・メモリ先頭ポインタ１
７の値を書き込みポインタ１９の値に代入して更新する
（ステップＳ２１７）。
【００９８】以上説明したように、この第１の実施の形
態に係る発明によれば、入力データを、論理的な環状構
造からなるリング・メモリ１５に記憶することにより、
新規の入力データを、フィルタ計算に必要なくなった旧
の入力データに上書きして記憶することができるため、
メモリを効率よく利用できる。また、フィルタ係数を論
理的な環状構造として、フィルタ係数記憶部１６に記憶
することにより、空き領域の発生が抑え、フィルタ係数
を記憶するためのメモリを効率よく利用することができ
る。更に、フィルタ係数記憶部１０６に、０の値のフィ
ルタ係数を抑えて設定したため、フィルタ計算の全体の
演算量が減らして高速演算を実行できる。
態に係る発明によれば、入力データを、論理的な環状構
造からなるリング・メモリ１５に記憶することにより、
新規の入力データを、フィルタ計算に必要なくなった旧
の入力データに上書きして記憶することができるため、
メモリを効率よく利用できる。また、フィルタ係数を論
理的な環状構造として、フィルタ係数記憶部１６に記憶
することにより、空き領域の発生が抑え、フィルタ係数
を記憶するためのメモリを効率よく利用することができ
る。更に、フィルタ係数記憶部１０６に、０の値のフィ
ルタ係数を抑えて設定したため、フィルタ計算の全体の
演算量が減らして高速演算を実行できる。
【００９９】次に、図面を参照して、この発明の第２の
実施の形態にかかる演算処理装置について説明する。第
２の実施の形態では、積和計算を行なう処理を２つに分
割して処理する点が第１の実施の形態と異なる。即ち、
第２の実施の形態では、積和計算を行なう処理を読み出
しポインタ２０の初期位置からリング・メモリ１５の終
端までに記憶された入力データを処理するループと、リ
ング・メモリの先頭から読み出しポインタ２０の初期位
置の手前の位置までに記憶された入力データを処理する
ループとに分割して処理する。
実施の形態にかかる演算処理装置について説明する。第
２の実施の形態では、積和計算を行なう処理を２つに分
割して処理する点が第１の実施の形態と異なる。即ち、
第２の実施の形態では、積和計算を行なう処理を読み出
しポインタ２０の初期位置からリング・メモリ１５の終
端までに記憶された入力データを処理するループと、リ
ング・メモリの先頭から読み出しポインタ２０の初期位
置の手前の位置までに記憶された入力データを処理する
ループとに分割して処理する。
【０１００】第２の実施の形態の構成は、図１に示す第
１の実施の形態の構成と同じである。以下、入力データ
及びフィルタ係数がリング・メモリ１５及びフィルタ係
数レジスタ１６に配置されている状態におけるデータ処
理装置２のフィルタ計算の動作について図６を参照して
説明する。図６は、データ処理装置２のフィルタ計算の
動作を示すフローチャートである。なお、図６に示すフ
ローチャートは、図２のフローチャートに示す積和計算
ループ（Ｓ２００）が、積和計算ループ１（Ｓ３００）
及び積和計算ループ２（Ｓ３０１）の２つに分割されて
いる点が異なる。
１の実施の形態の構成と同じである。以下、入力データ
及びフィルタ係数がリング・メモリ１５及びフィルタ係
数レジスタ１６に配置されている状態におけるデータ処
理装置２のフィルタ計算の動作について図６を参照して
説明する。図６は、データ処理装置２のフィルタ計算の
動作を示すフローチャートである。なお、図６に示すフ
ローチャートは、図２のフローチャートに示す積和計算
ループ（Ｓ２００）が、積和計算ループ１（Ｓ３００）
及び積和計算ループ２（Ｓ３０１）の２つに分割されて
いる点が異なる。
【０１０１】まず、データ処理装置２は、累算レジスタ
１０の値をゼロクリアする（ステップＳ３０２）。デー
タ処理装置２は、入力装置１から取得した入力データを
書き込みポインタ１９の示すリング・メモリ１５のアド
レスにライトして記憶する（ステップＳ３０３）。
１０の値をゼロクリアする（ステップＳ３０２）。デー
タ処理装置２は、入力装置１から取得した入力データを
書き込みポインタ１９の示すリング・メモリ１５のアド
レスにライトして記憶する（ステップＳ３０３）。
【０１０２】データ処理装置２は、読み出しポインタ２
０に、時刻ｊにおける初期値を設定する（ステップＳ３
０４）。データ処理装置２は、フィルタ係数ポインタ２
２に時刻ｉ（ｉ＝０、１、２、３）における初期値を設
定する（ステップＳ３０５）。
０に、時刻ｊにおける初期値を設定する（ステップＳ３
０４）。データ処理装置２は、フィルタ係数ポインタ２
２に時刻ｉ（ｉ＝０、１、２、３）における初期値を設
定する（ステップＳ３０５）。
【０１０３】データ処理装置２は、リング・メモリ１５
に記憶されている入力データから、読み出しポインタ２
０の示すアドレスに記憶されている４データ分の入力デ
ータをデータレジスタ８にロードする（ステップＳ３０
６）。データ処理装置２は、フィルタ係数記憶部１６に
記憶されているフィルタ係数から、フィルタ係数ポイン
タ２２の示すアドレスに記憶されている４タップ分のフ
ィルタ係数をフィルタ係数レジスタ９にロードする（ス
テップＳ３０７）。
に記憶されている入力データから、読み出しポインタ２
０の示すアドレスに記憶されている４データ分の入力デ
ータをデータレジスタ８にロードする（ステップＳ３０
６）。データ処理装置２は、フィルタ係数記憶部１６に
記憶されているフィルタ係数から、フィルタ係数ポイン
タ２２の示すアドレスに記憶されている４タップ分のフ
ィルタ係数をフィルタ係数レジスタ９にロードする（ス
テップＳ３０７）。
【０１０４】並列演算装置７は、データレジスタ８にロ
ードした４データ分の入力データと、フィルタ係数レジ
スタ９にロードした４タップ分のフィルタ係数とで４並
列積和演算を行い、演算結果を累算レジスタ１０に加算
して格納する（ステップＳ３０８）。
ードした４データ分の入力データと、フィルタ係数レジ
スタ９にロードした４タップ分のフィルタ係数とで４並
列積和演算を行い、演算結果を累算レジスタ１０に加算
して格納する（ステップＳ３０８）。
【０１０５】データ処理装置２は、次の４データ分の入
力データをデータレジスタ８にロードするために、読み
出しポインタ２０を更新する（ステップＳ３０９）。デ
ータ処理装置２は、次の４タップ分のフィルタ係数をフ
ィルタ係数レジスタ９にロードするために、フィルタ係
数ポインタ２２を更新する（ステップＳ３１０）。
力データをデータレジスタ８にロードするために、読み
出しポインタ２０を更新する（ステップＳ３０９）。デ
ータ処理装置２は、次の４タップ分のフィルタ係数をフ
ィルタ係数レジスタ９にロードするために、フィルタ係
数ポインタ２２を更新する（ステップＳ３１０）。
【０１０６】データ処理装置２は、更新後の読み出しポ
インタ２０の値がリング・メモリ終端ポインタ１８の値
より大きいか否かを判別する（ステップＳ３１１）。デ
ータ処理装置２は、更新後の読み出しポインタ２０の値
がリング・メモリ終端ポインタ１８の値より小さいと判
別した場合、ステップＳ３０６に戻って、ステップＳ３
０６〜ステップＳ３１１の処理を繰り返す（積和計算ル
ープ１Ｓ３００）。
インタ２０の値がリング・メモリ終端ポインタ１８の値
より大きいか否かを判別する（ステップＳ３１１）。デ
ータ処理装置２は、更新後の読み出しポインタ２０の値
がリング・メモリ終端ポインタ１８の値より小さいと判
別した場合、ステップＳ３０６に戻って、ステップＳ３
０６〜ステップＳ３１１の処理を繰り返す（積和計算ル
ープ１Ｓ３００）。
【０１０７】一方、データ処理装置２は、更新後の読み
出しポインタ２０の値がリング・メモリ終端ポインタ１
８の値より大きいと判別した場合、データ処理装置２
は、全フィルタタップ分の処理が終了したか否かの判別
を行なう（ステップＳ３１２）。
出しポインタ２０の値がリング・メモリ終端ポインタ１
８の値より大きいと判別した場合、データ処理装置２
は、全フィルタタップ分の処理が終了したか否かの判別
を行なう（ステップＳ３１２）。
【０１０８】データ処理装置２は、全フィルタタップ分
の処理が終了したと判別した場合、後述するステップＳ
３２０に進んで、累算レジスタ１０に記憶された４つの
１６bit数の総和を算出する。一方、データ処理装置２
は、全フィルタタップ分の処理が終了していないと判別
した場合、リング・メモリ先頭ポインタ１７の値を読み
出しポインタ２０の値に代入して更新する（ステップＳ
３１３）。
の処理が終了したと判別した場合、後述するステップＳ
３２０に進んで、累算レジスタ１０に記憶された４つの
１６bit数の総和を算出する。一方、データ処理装置２
は、全フィルタタップ分の処理が終了していないと判別
した場合、リング・メモリ先頭ポインタ１７の値を読み
出しポインタ２０の値に代入して更新する（ステップＳ
３１３）。
【０１０９】データ処理装置２は、リング・メモリ１５
に記憶されている入力データから、読み出しポインタ２
０の示すアドレスに記憶されている４データ分の入力デ
ータをデータレジスタ８にロードする（ステップＳ３１
４）。データ処理装置２は、フィルタ係数記憶部１６に
記憶されているフィルタ係数から、フィルタ係数ポイン
タ２２の示すアドレスに記憶されている４タップ分のフ
ィルタ係数をフィルタ係数レジスタ９にロードする（ス
テップＳ３１５）。
に記憶されている入力データから、読み出しポインタ２
０の示すアドレスに記憶されている４データ分の入力デ
ータをデータレジスタ８にロードする（ステップＳ３１
４）。データ処理装置２は、フィルタ係数記憶部１６に
記憶されているフィルタ係数から、フィルタ係数ポイン
タ２２の示すアドレスに記憶されている４タップ分のフ
ィルタ係数をフィルタ係数レジスタ９にロードする（ス
テップＳ３１５）。
【０１１０】並列演算装置７は、データレジスタ８にロ
ードした４データ分の入力データと、フィルタ係数レジ
スタ９にロードした４タップ分のフィルタ係数とで４並
列積和演算を行い、演算結果を累算レジスタ１０に加算
して格納する（ステップＳ３１６）。
ードした４データ分の入力データと、フィルタ係数レジ
スタ９にロードした４タップ分のフィルタ係数とで４並
列積和演算を行い、演算結果を累算レジスタ１０に加算
して格納する（ステップＳ３１６）。
【０１１１】データ処理装置２は、次の４データ分の入
力データをデータレジスタ８にロードするために、読み
出しポインタ２０を更新する（ステップＳ３１７）。デ
ータ処理装置２は、次の４タップ分のフィルタ係数をフ
ィルタ係数レジスタ９にロードするために、フィルタ係
数ポインタ２２を更新する（ステップＳ３１８）。
力データをデータレジスタ８にロードするために、読み
出しポインタ２０を更新する（ステップＳ３１７）。デ
ータ処理装置２は、次の４タップ分のフィルタ係数をフ
ィルタ係数レジスタ９にロードするために、フィルタ係
数ポインタ２２を更新する（ステップＳ３１８）。
【０１１２】データ処理装置２は、更新後の読み出しポ
インタ２０の値が読み出しポインタ２０の初期値より大
きいか否かを判別する（ステップＳ３１９）。データ処
理装置２は、更新後の読み出しポインタ２０の値が読み
出しポインタ２０の初期値より小さいと判別した場合、
ステップＳ３１４に戻って、ステップＳ３１４〜ステッ
プＳ３１９の処理を繰り返す（積和計算ループ２Ｓ３０
１）。
インタ２０の値が読み出しポインタ２０の初期値より大
きいか否かを判別する（ステップＳ３１９）。データ処
理装置２は、更新後の読み出しポインタ２０の値が読み
出しポインタ２０の初期値より小さいと判別した場合、
ステップＳ３１４に戻って、ステップＳ３１４〜ステッ
プＳ３１９の処理を繰り返す（積和計算ループ２Ｓ３０
１）。
【０１１３】一方、データ処理装置２は、更新後の読み
出しポインタ２０の値が読み出しポインタ２０の初期値
より大きいと判別した場合、累算レジスタ１０に記憶さ
れた４つの１６bit数の総和（ｃ０＋ｃ１＋ｃ２＋ｃ
３）を算出し、フィルタ計算後の出力データとする（ス
テップＳ３２０）。データ処理装置２は、求めた出力デ
ータを出力装置４に出力する（ステップＳ３２１）。
出しポインタ２０の値が読み出しポインタ２０の初期値
より大きいと判別した場合、累算レジスタ１０に記憶さ
れた４つの１６bit数の総和（ｃ０＋ｃ１＋ｃ２＋ｃ
３）を算出し、フィルタ計算後の出力データとする（ス
テップＳ３２０）。データ処理装置２は、求めた出力デ
ータを出力装置４に出力する（ステップＳ３２１）。
【０１１４】データ処理装置２は、次の時刻のフィルタ
計算のために、書き込みポインタ１９を更新する（ステ
ップ３２２）。データ処理装置２は、更新後の書き込み
ポインタ１９の値がリング・メモリ終端ポインタ１８の
値より大きいか否かを判別する（ステップＳ３２３）。
計算のために、書き込みポインタ１９を更新する（ステ
ップ３２２）。データ処理装置２は、更新後の書き込み
ポインタ１９の値がリング・メモリ終端ポインタ１８の
値より大きいか否かを判別する（ステップＳ３２３）。
【０１１５】データ処理装置２は、更新後の書き込みポ
インタ１９がリング・メモリ終端ポインタ１８の値より
大きいと判別した場合、リング・メモリ先頭ポインタ１
７の値を書き込みポインタ１９の値に代入して更新する
（ステップＳ３２４）。
インタ１９がリング・メモリ終端ポインタ１８の値より
大きいと判別した場合、リング・メモリ先頭ポインタ１
７の値を書き込みポインタ１９の値に代入して更新する
（ステップＳ３２４）。
【０１１６】以上説明したように、この第２の実施の形
態に係る発明によれば、読み出しポインタ２０の初期位
置からリング・メモリ１５の終端までに記憶された入力
データと、リング・メモリ１５の先頭から読み出しポイ
ンタ２０の初期位置の手前の位置までに記憶された入力
データとを別の積和計算ループで処理する。このため、
積和計算ループ内での、読み出しポインタがリング・メ
モリ終端に達したかの判定および読み出しポインタのリ
ング・メモリ先頭への移動の処理が不要となる。また、
積和計算ループは繰り返し実行されるため、積和計算ル
ープ内のリング・メモリ１５の終端処理を削減すること
でフィルタ計算全体の処理量を大きく削減し、高速演算
を実行できる。
態に係る発明によれば、読み出しポインタ２０の初期位
置からリング・メモリ１５の終端までに記憶された入力
データと、リング・メモリ１５の先頭から読み出しポイ
ンタ２０の初期位置の手前の位置までに記憶された入力
データとを別の積和計算ループで処理する。このため、
積和計算ループ内での、読み出しポインタがリング・メ
モリ終端に達したかの判定および読み出しポインタのリ
ング・メモリ先頭への移動の処理が不要となる。また、
積和計算ループは繰り返し実行されるため、積和計算ル
ープ内のリング・メモリ１５の終端処理を削減すること
でフィルタ計算全体の処理量を大きく削減し、高速演算
を実行できる。
【０１１７】次に、図面を参照して、この発明の第３の
実施の形態にかかる演算処理装置について説明する。第
３の実施の形態では、積和演算ループ内で４つの連続し
た時刻の積和演算を１つの共通する入力データに対して
４つの時刻用のフィルタ係数を使用して同時にフィルタ
計算を行うことを特徴とする。図７は、この発明の第３
の実施の形態にかかる演算処理装置の構成を示すブロッ
ク図である。この演算処理装置は、データを入力する入
力装置１と、入力データに対してフィルタ計算を行うデ
ータ処理装置２と、入力データ及びフィルタ係数を記憶
する記憶装置３と、出力データを出力する出力装置４と
から構成される。
実施の形態にかかる演算処理装置について説明する。第
３の実施の形態では、積和演算ループ内で４つの連続し
た時刻の積和演算を１つの共通する入力データに対して
４つの時刻用のフィルタ係数を使用して同時にフィルタ
計算を行うことを特徴とする。図７は、この発明の第３
の実施の形態にかかる演算処理装置の構成を示すブロッ
ク図である。この演算処理装置は、データを入力する入
力装置１と、入力データに対してフィルタ計算を行うデ
ータ処理装置２と、入力データ及びフィルタ係数を記憶
する記憶装置３と、出力データを出力する出力装置４と
から構成される。
【０１１８】記憶装置３は、入力データを記憶するリン
グ・メモリ１５と、フィルタ係数を記憶するフィルタ係
数記憶部２３とから構成される。リング・メモリ１５
は、第１の実施の形態と同一な論理的な環状構造からな
る。フィルタ係数記憶部２３は、図８に示すように、後
述する４つのフィルタ係数レジスタ２５（ＦＲ（０）〜
ＦＲ（３））にフィルタ係数を順番にロードすることが
できるように、図３に示す第１〜第４の時刻用のフィル
タ係数（ＣＦ（０）〜ＣＦ（０））が４タップずつ分か
れて記憶されている。
グ・メモリ１５と、フィルタ係数を記憶するフィルタ係
数記憶部２３とから構成される。リング・メモリ１５
は、第１の実施の形態と同一な論理的な環状構造からな
る。フィルタ係数記憶部２３は、図８に示すように、後
述する４つのフィルタ係数レジスタ２５（ＦＲ（０）〜
ＦＲ（３））にフィルタ係数を順番にロードすることが
できるように、図３に示す第１〜第４の時刻用のフィル
タ係数（ＣＦ（０）〜ＣＦ（０））が４タップずつ分か
れて記憶されている。
【０１１９】図７に戻って、データ処理装置２は、並列
演算装置７と、データレジスタ８と、フィルタ係数レジ
スタ２５と、累算レジスタ２６と、リング・メモリ先頭
ポインタ１７と、リング・メモリ終端ポインタ１８と、
書き込みポインタ１９と、読み出しポインタ２０と、フ
ィルタ係数先頭ポインタ２７と、フィルタ係数ポインタ
２８とから構成される。
演算装置７と、データレジスタ８と、フィルタ係数レジ
スタ２５と、累算レジスタ２６と、リング・メモリ先頭
ポインタ１７と、リング・メモリ終端ポインタ１８と、
書き込みポインタ１９と、読み出しポインタ２０と、フ
ィルタ係数先頭ポインタ２７と、フィルタ係数ポインタ
２８とから構成される。
【０１２０】並列演算装置７及びデータレジスタ８は、
第１の実施の形態と同一である。リング・メモリ先頭ポ
インタ１７、リング・メモリ終端ポインタ１８、書き込
みポインタ１９及び、読み出しポインタ２０は、リング
・メモリ１５と同様に、第１の実施の形態と同一であ
る。
第１の実施の形態と同一である。リング・メモリ先頭ポ
インタ１７、リング・メモリ終端ポインタ１８、書き込
みポインタ１９及び、読み出しポインタ２０は、リング
・メモリ１５と同様に、第１の実施の形態と同一であ
る。
【０１２１】フィルタ係数レジスタ２５は、４つの６４
bitレジスタ（ＦＲ（０）〜ＦＲ（３））からなり、フ
ィルタ係数記憶部２３に記憶された４×４タップ分のフ
ィルタ係数をロードする。累算レジスタ２６は、４つの
６４bitレジスタ（ＡＲ（０）〜ＡＲ（３））からな
り、並列演算装置７による４回の４並列積和演算の中間
結果を逐次累算する。
bitレジスタ（ＦＲ（０）〜ＦＲ（３））からなり、フ
ィルタ係数記憶部２３に記憶された４×４タップ分のフ
ィルタ係数をロードする。累算レジスタ２６は、４つの
６４bitレジスタ（ＡＲ（０）〜ＡＲ（３））からな
り、並列演算装置７による４回の４並列積和演算の中間
結果を逐次累算する。
【０１２２】フィルタ係数先頭ポインタ２７は、フィル
タ係数記憶部２３において予め設定されたフィルタ係数
を記憶するための領域の先頭アドレスを示す。フィルタ
係数ポインタ２８は、フィルタ係数記憶部２３に記憶さ
れたフィルタ係数をフィルタ係数レジスタ２５（ＦＲ
（０）〜ＦＲ（３））にロードするためのアドレスを示
す。
タ係数記憶部２３において予め設定されたフィルタ係数
を記憶するための領域の先頭アドレスを示す。フィルタ
係数ポインタ２８は、フィルタ係数記憶部２３に記憶さ
れたフィルタ係数をフィルタ係数レジスタ２５（ＦＲ
（０）〜ＦＲ（３））にロードするためのアドレスを示
す。
【０１２３】以下、データ処理装置２が行う４つの連続
した積和演算について図面を参照して説明する。図９に
示すように、４つの連続した時刻（時刻４ｊ〜４ｊ＋
３）に積和演算する入力データとフィルタ係数との組み
合わせは、図９に示すような先頭の組み合わせを除き、
入力データが同一のものとなる。即ち、図９の先頭の組
み合わせ（最新の入力データを含む組み合わせ）の積和
演算以外は、図１０に示すように、共通の入力データに
対して、各時刻のフィルタ係数を使用した積和演算が可
能となる。従って、データ処理装置２は、データレジス
タ８に入力データをロードし、フィルタ係数レジスタ２
５（ＦＲ（０）〜ＦＲ（３））に第１〜第４の時刻用の
フィルタ係数をロードして、４つの連続した４並列積和
演算を行う。それぞれの積和演算結果は、累算レジスタ
２６（ＡＲ（０）〜ＡＲ（３））にそれぞれ加算され格
納される。この結果、データ処理装置２は、データレジ
スタ８に入力データをロードする回数を減らすことがで
きるため、全体として、処理を高速化することができ
る。
した積和演算について図面を参照して説明する。図９に
示すように、４つの連続した時刻（時刻４ｊ〜４ｊ＋
３）に積和演算する入力データとフィルタ係数との組み
合わせは、図９に示すような先頭の組み合わせを除き、
入力データが同一のものとなる。即ち、図９の先頭の組
み合わせ（最新の入力データを含む組み合わせ）の積和
演算以外は、図１０に示すように、共通の入力データに
対して、各時刻のフィルタ係数を使用した積和演算が可
能となる。従って、データ処理装置２は、データレジス
タ８に入力データをロードし、フィルタ係数レジスタ２
５（ＦＲ（０）〜ＦＲ（３））に第１〜第４の時刻用の
フィルタ係数をロードして、４つの連続した４並列積和
演算を行う。それぞれの積和演算結果は、累算レジスタ
２６（ＡＲ（０）〜ＡＲ（３））にそれぞれ加算され格
納される。この結果、データ処理装置２は、データレジ
スタ８に入力データをロードする回数を減らすことがで
きるため、全体として、処理を高速化することができ
る。
【０１２４】以下、フィルタ係数が図８に示すようにフ
ィルタ係数記憶部２３に配置されている状態におけるデ
ータ処理装置２のフィルタ計算の動作について図１１を
参照して説明する。図１１は、データ処理装置２のフィ
ルタ計算の動作を示すフローチャートである。
ィルタ係数記憶部２３に配置されている状態におけるデ
ータ処理装置２のフィルタ計算の動作について図１１を
参照して説明する。図１１は、データ処理装置２のフィ
ルタ計算の動作を示すフローチャートである。
【０１２５】まず、データ処理装置２は、累算レジスタ
２６の４つのレジスタ（ＡＲ（０）〜ＡＲ（３））の値
をゼロクリアする（ステップＳ４０２）。
２６の４つのレジスタ（ＡＲ（０）〜ＡＲ（３））の値
をゼロクリアする（ステップＳ４０２）。
【０１２６】データ処理装置２は、読み出しポインタ２
０及びフィルタ係数ポインタ２８に初期値を設定する
（ステップＳ４０４、ステップＳ４０５）。なお、読み
出しポインタ２０の初期値には、書き込みポインタ１９
の値を設定する。
０及びフィルタ係数ポインタ２８に初期値を設定する
（ステップＳ４０４、ステップＳ４０５）。なお、読み
出しポインタ２０の初期値には、書き込みポインタ１９
の値を設定する。
【０１２７】次に、データ処理装置２は、４つの連続し
た時刻の積和演算において、入力データが共通とならな
い先頭の積和演算を処理する（先頭４タップ処理４０
０）。最初に、データ処理装置２は、時刻ｎの積和演算
を行う。データ処理装置２は、入力装置１から取得した
入力データを書き込みポインタ１９の示すリング・メモ
リ１５のアドレスにライトして記憶する（ステップＳ４
０６）。
た時刻の積和演算において、入力データが共通とならな
い先頭の積和演算を処理する（先頭４タップ処理４０
０）。最初に、データ処理装置２は、時刻ｎの積和演算
を行う。データ処理装置２は、入力装置１から取得した
入力データを書き込みポインタ１９の示すリング・メモ
リ１５のアドレスにライトして記憶する（ステップＳ４
０６）。
【０１２８】データ処理装置２は、リング・メモリ１５
に記憶されている入力データから、読み出しポインタ２
０の示すアドレスに記憶されている４データ分の入力デ
ータをデータレジスタ８にロードする（ステップＳ４０
７）。
に記憶されている入力データから、読み出しポインタ２
０の示すアドレスに記憶されている４データ分の入力デ
ータをデータレジスタ８にロードする（ステップＳ４０
７）。
【０１２９】データ処理装置２は、フィルタ係数記憶部
２３に記憶されているフィルタ係数から、フィルタ係数
ポインタ２８の示すアドレスに記憶されている４タップ
分のフィルタ係数をフィルタ係数レジスタ２６（ＦＲ
（０））にロードする（ステップＳ４０８）。
２３に記憶されているフィルタ係数から、フィルタ係数
ポインタ２８の示すアドレスに記憶されている４タップ
分のフィルタ係数をフィルタ係数レジスタ２６（ＦＲ
（０））にロードする（ステップＳ４０８）。
【０１３０】並列演算装置７は、データレジスタ８にロ
ードした４データ分の入力データと、フィルタ係数レジ
スタ２６（ＦＲ（０））にロードした４タップ分のフィ
ルタ係数との４並列積和演算を行い、演算結果を累算レ
ジスタ２６（ＡＲ（０））に格納する（ステップＳ４０
９）。
ードした４データ分の入力データと、フィルタ係数レジ
スタ２６（ＦＲ（０））にロードした４タップ分のフィ
ルタ係数との４並列積和演算を行い、演算結果を累算レ
ジスタ２６（ＡＲ（０））に格納する（ステップＳ４０
９）。
【０１３１】データ処理装置２は、同様に、時刻ｎ＋
１、時刻ｎ＋２、時刻ｎ＋３の最初の積和演算を行う
（Ｓ４１０〜Ｓ４２１）。なお、データ処理装置２は、
時刻ｎ＋１に、フィルタ係数レジスタ２５（ＦＲ
（１））にフィルタ係数ポインタ２８の指すアドレス＋
８のフィルタ係数をロードし、時刻ｎ＋２に、ＦＲ
（２）にフィルタ係数ポインタ２８の指すアドレス＋１
６のフィルタ係数をロードし、時刻ｎ＋３に、ＦＲ
（３）にフィルタ係数ポインタ２８の指すアドレス＋２
４のフィルタ係数をロードする。また、並列演算装置７
は、時刻ｎ＋１のときに、累算レジスタ２６（ＡＲ
（１））に演算結果を格納し、時刻ｎ＋２のときに、Ａ
Ｒ（２）に演算結果を格納し、時刻ｎ＋３のときに、Ａ
Ｒ（３）に演算結果を格納する。
１、時刻ｎ＋２、時刻ｎ＋３の最初の積和演算を行う
（Ｓ４１０〜Ｓ４２１）。なお、データ処理装置２は、
時刻ｎ＋１に、フィルタ係数レジスタ２５（ＦＲ
（１））にフィルタ係数ポインタ２８の指すアドレス＋
８のフィルタ係数をロードし、時刻ｎ＋２に、ＦＲ
（２）にフィルタ係数ポインタ２８の指すアドレス＋１
６のフィルタ係数をロードし、時刻ｎ＋３に、ＦＲ
（３）にフィルタ係数ポインタ２８の指すアドレス＋２
４のフィルタ係数をロードする。また、並列演算装置７
は、時刻ｎ＋１のときに、累算レジスタ２６（ＡＲ
（１））に演算結果を格納し、時刻ｎ＋２のときに、Ａ
Ｒ（２）に演算結果を格納し、時刻ｎ＋３のときに、Ａ
Ｒ（３）に演算結果を格納する。
【０１３２】データ処理装置２は、全フィルタタップ分
の処理が終了したか否かの判別を行なう（ステップＳ４
２２）。データ処理装置２は、全フィルタタップ分の処
理が終了したと判別した場合、後述するステップＳ４３
５に進んで、累算レジスタ２６に記憶された４つの１６
bit数の総和を算出する。
の処理が終了したか否かの判別を行なう（ステップＳ４
２２）。データ処理装置２は、全フィルタタップ分の処
理が終了したと判別した場合、後述するステップＳ４３
５に進んで、累算レジスタ２６に記憶された４つの１６
bit数の総和を算出する。
【０１３３】一方、データ処理装置２は、全フィルタタ
ップ分の処理が終了していないと判別した場合、４デー
タ分の入力データをデータレジスタ８にロードするため
に、読み出しポインタ２０に８（４データ分）を加算
し、加算後の値で更新する（ステップＳ４２３）。
ップ分の処理が終了していないと判別した場合、４デー
タ分の入力データをデータレジスタ８にロードするため
に、読み出しポインタ２０に８（４データ分）を加算
し、加算後の値で更新する（ステップＳ４２３）。
【０１３４】データ処理装置２は、更新後の読み出しポ
インタ２０の値がリング・メモリ終端ポインタ１８の値
より大きいか否かを判別し（ステップＳ４２４）、大き
いと判別した場合、リング・メモリ先頭ポインタ１７の
値を読み出しポインタ２０の値に代入して更新する（ス
テップＳ４２５）。
インタ２０の値がリング・メモリ終端ポインタ１８の値
より大きいか否かを判別し（ステップＳ４２４）、大き
いと判別した場合、リング・メモリ先頭ポインタ１７の
値を読み出しポインタ２０の値に代入して更新する（ス
テップＳ４２５）。
【０１３５】データ処理装置２は、次の４×４タップ分
のフィルタ係数をフィルタ係数レジスタ２５にロードす
るために、フィルタ係数ポインタ２８に３２（４×４タ
ップ分）を加算し、加算後の値で更新する（ステップＳ
４２６）。
のフィルタ係数をフィルタ係数レジスタ２５にロードす
るために、フィルタ係数ポインタ２８に３２（４×４タ
ップ分）を加算し、加算後の値で更新する（ステップＳ
４２６）。
【０１３６】データ処理装置２は、リング・メモリ１５
に記憶されている入力データから、読み出しポインタ２
０の示すアドレスに記憶されている４データ分の入力デ
ータをデータレジスタ８にロードする（ステップＳ４２
７）。
に記憶されている入力データから、読み出しポインタ２
０の示すアドレスに記憶されている４データ分の入力デ
ータをデータレジスタ８にロードする（ステップＳ４２
７）。
【０１３７】データ処理装置２は、フィルタ係数記憶部
２３に記憶されているフィルタ係数から、フィルタ係数
ポインタ２８の示すアドレスに記憶されている４×４タ
ップ分のフィルタ係数をフィルタ係数レジスタ２５（Ｆ
Ｒ（０）〜ＦＲ（３））にロードする（ステップＳ４２
８）。
２３に記憶されているフィルタ係数から、フィルタ係数
ポインタ２８の示すアドレスに記憶されている４×４タ
ップ分のフィルタ係数をフィルタ係数レジスタ２５（Ｆ
Ｒ（０）〜ＦＲ（３））にロードする（ステップＳ４２
８）。
【０１３８】並列演算装置７は、データレジスタ８にロ
ードした４データ分の入力データと、フィルタ係数レジ
スタ２５にロードしたフィルタ係数との４並列積和演算
をそれぞれ行い、演算結果を累算レジスタ２６にそれぞ
れ加算して格納する（ステップＳ４２９）。即ち、並列
演算装置７は、入力データとＦＲ（０）との演算結果を
ＡＲ（０）に加算して格納し、入力データとＦＲ（１）
との演算結果をＡＲ（１）に加算して格納し、入力デー
タとＦＲ（２）との演算結果をＡＲ（２）に加算して格
納し、入力データとＦＲ（３）との演算結果をＡＲ
（３）に加算して格納する。
ードした４データ分の入力データと、フィルタ係数レジ
スタ２５にロードしたフィルタ係数との４並列積和演算
をそれぞれ行い、演算結果を累算レジスタ２６にそれぞ
れ加算して格納する（ステップＳ４２９）。即ち、並列
演算装置７は、入力データとＦＲ（０）との演算結果を
ＡＲ（０）に加算して格納し、入力データとＦＲ（１）
との演算結果をＡＲ（１）に加算して格納し、入力デー
タとＦＲ（２）との演算結果をＡＲ（２）に加算して格
納し、入力データとＦＲ（３）との演算結果をＡＲ
（３）に加算して格納する。
【０１３９】データ処理装置２は、次の４データ分の入
力データをデータレジスタ８にロードするために、読み
出しポインタ２０に８（４データ分）を加算し、加算後
の値で更新する（ステップＳ４３０）。
力データをデータレジスタ８にロードするために、読み
出しポインタ２０に８（４データ分）を加算し、加算後
の値で更新する（ステップＳ４３０）。
【０１４０】データ処理装置２は、更新後の読み出しポ
インタ２０の値がリング・メモリ終端ポインタ１８の値
より大きいか否かを判別し（ステップＳ４３１）、大き
いと判別した場合、リング・メモリ先頭ポインタ１７の
値を読み出しポインタ２０の値に代入して更新する（ス
テップＳ４３２）。
インタ２０の値がリング・メモリ終端ポインタ１８の値
より大きいか否かを判別し（ステップＳ４３１）、大き
いと判別した場合、リング・メモリ先頭ポインタ１７の
値を読み出しポインタ２０の値に代入して更新する（ス
テップＳ４３２）。
【０１４１】データ処理装置２は、次の４×４タップ分
のフィルタ係数をフィルタ係数レジスタ２５にロードす
るために、フィルタ係数ポインタ２２に３２（４×４タ
ップ分）を加算し、加算後の値でを更新する（ステップ
Ｓ４３３）。
のフィルタ係数をフィルタ係数レジスタ２５にロードす
るために、フィルタ係数ポインタ２２に３２（４×４タ
ップ分）を加算し、加算後の値でを更新する（ステップ
Ｓ４３３）。
【０１４２】データ処理装置２は、全フィルタタップ分
の処理が終了したか否かの判別を行なう（ステップＳ４
３４）。データ処理装置２は、全フィルタタップ分の処
理が終了していないと判別した場合、ステップＳ４２７
に戻って、ステップＳ４２７〜ステップＳ４３４の処理
を繰り返す（積和計算ループＳ４０１）。
の処理が終了したか否かの判別を行なう（ステップＳ４
３４）。データ処理装置２は、全フィルタタップ分の処
理が終了していないと判別した場合、ステップＳ４２７
に戻って、ステップＳ４２７〜ステップＳ４３４の処理
を繰り返す（積和計算ループＳ４０１）。
【０１４３】一方、データ処理装置２は、全フィルタタ
ップ分の処理が終了したと判別した場合、累算レジスタ
２６（ＡＲ（０）〜ＡＲ（３））に記憶されたそれぞれ
の４つの１６bit数の総和を算出し、フィルタ計算後の
出力データとする（ステップＳ４３５）。
ップ分の処理が終了したと判別した場合、累算レジスタ
２６（ＡＲ（０）〜ＡＲ（３））に記憶されたそれぞれ
の４つの１６bit数の総和を算出し、フィルタ計算後の
出力データとする（ステップＳ４３５）。
【０１４４】データ処理装置２は、求めた出力データを
出力装置４に順次出力する（ステップＳ４３６）。
出力装置４に順次出力する（ステップＳ４３６）。
【０１４５】データ処理装置２は、次の４時刻分のフィ
ルタ計算のために、書き込みポインタ１９に８（４デー
タ分）を加算し、加算後の値で更新する（ステップＳ４
３７）。
ルタ計算のために、書き込みポインタ１９に８（４デー
タ分）を加算し、加算後の値で更新する（ステップＳ４
３７）。
【０１４６】データ処理装置２は、更新後の書き込みポ
インタ１９の値がリング・メモリ終端ポインタ１８の値
より大きいか否かを判別し（ステップＳ４３８）、大き
いと判別した場合、リング・メモリ先頭ポインタ１７の
値を書き込みポインタ１９の値に代入して更新する（ス
テップＳ４３９）。
インタ１９の値がリング・メモリ終端ポインタ１８の値
より大きいか否かを判別し（ステップＳ４３８）、大き
いと判別した場合、リング・メモリ先頭ポインタ１７の
値を書き込みポインタ１９の値に代入して更新する（ス
テップＳ４３９）。
【０１４７】以上説明したように、この第３の実施の形
態に係る発明によれば、データレジスタ８にロードされ
た入力データを複数の時刻のフィルタ計算に利用するこ
とにより、全体のロード回数を減らし、処理を高速化す
ることができる。また、フィルタ係数レジスタ２５に、
４つの連続する時刻用のフィルタ係数を、一度にロード
することにより、全体のロード回数を減らし、処理を高
速化することができる。更に、積和計算ループ４０１に
て、４つの連続する時刻の積和演算処理を行なうことに
より、全体のループの数を減らし、処理を高速化するこ
とができる。
態に係る発明によれば、データレジスタ８にロードされ
た入力データを複数の時刻のフィルタ計算に利用するこ
とにより、全体のロード回数を減らし、処理を高速化す
ることができる。また、フィルタ係数レジスタ２５に、
４つの連続する時刻用のフィルタ係数を、一度にロード
することにより、全体のロード回数を減らし、処理を高
速化することができる。更に、積和計算ループ４０１に
て、４つの連続する時刻の積和演算処理を行なうことに
より、全体のループの数を減らし、処理を高速化するこ
とができる。
【０１４８】上記の第３の実施の形態では、積和計算ル
ープ４０１内で毎回リング・メモリの終端を行なってい
るが、第２の実施の形態のように、積和ループを２つに
分割してもよい。
ープ４０１内で毎回リング・メモリの終端を行なってい
るが、第２の実施の形態のように、積和ループを２つに
分割してもよい。
【０１４９】次に、図面を参照して、この発明の第４の
実施の形態にかかる演算処理装置について説明する。第
４の実施の形態では、第３の実施の形態と同様に、積和
演算ループ内で８つの連続した時刻の積和演算を行うも
のであるが、その際、フィルタ係数を共有してフィルタ
計算を行うことを特徴とする。図１２は、この発明の第
４の実施の形態にかかる演算処理装置の構成を示すブロ
ック図である。この演算処理装置は、データを入力する
入力装置１と、入力データに対してフィルタ計算を行う
データ処理装置２と、入力データ及びフィルタ係数を記
憶する記憶装置３と、出力データを出力する出力装置４
とから構成される。
実施の形態にかかる演算処理装置について説明する。第
４の実施の形態では、第３の実施の形態と同様に、積和
演算ループ内で８つの連続した時刻の積和演算を行うも
のであるが、その際、フィルタ係数を共有してフィルタ
計算を行うことを特徴とする。図１２は、この発明の第
４の実施の形態にかかる演算処理装置の構成を示すブロ
ック図である。この演算処理装置は、データを入力する
入力装置１と、入力データに対してフィルタ計算を行う
データ処理装置２と、入力データ及びフィルタ係数を記
憶する記憶装置３と、出力データを出力する出力装置４
とから構成される。
【０１５０】記憶装置３は、入力データを記憶するリン
グ・メモリ１５と、フィルタ係数を記憶するフィルタ係
数記憶部２３とから構成される。リング・メモリ１５及
びフィルタ係数記憶部２３は、第３の実施の形態と同一
である。
グ・メモリ１５と、フィルタ係数を記憶するフィルタ係
数記憶部２３とから構成される。リング・メモリ１５及
びフィルタ係数記憶部２３は、第３の実施の形態と同一
である。
【０１５１】データ処理装置２は、並列演算装置７と、
データレジスタ２９と、フィルタ係数レジスタ２５と、
累算レジスタ３０と、リング・メモリ先頭ポインタ１７
と、リング・メモリ終端ポインタ１８と、書き込みポイ
ンタ１９と、読み出しポインタ２０と、フィルタ係数先
頭ポインタ２７と、フィルタ係数ポインタ２８とから構
成される。
データレジスタ２９と、フィルタ係数レジスタ２５と、
累算レジスタ３０と、リング・メモリ先頭ポインタ１７
と、リング・メモリ終端ポインタ１８と、書き込みポイ
ンタ１９と、読み出しポインタ２０と、フィルタ係数先
頭ポインタ２７と、フィルタ係数ポインタ２８とから構
成される。
【０１５２】データ処理装置２は、データレジスタ２９
と累算レジスタ３０だけが、図７の第３の実施の形態と
異なる。データレジスタ２９は、２つの６４bitレジス
タ（ＤＲ（０）、ＤＲ（１））からなり、リング・メモ
リ１５に記憶された２×４データ分の入力データをロー
ドする。累算レジスタ３０は、８つの６４bitレジスタ
（ＡＲ（０）〜ＡＲ（７））からなり、並列演算装置７
による８回の４並列積和演算の中間結果を逐次累算す
る。
と累算レジスタ３０だけが、図７の第３の実施の形態と
異なる。データレジスタ２９は、２つの６４bitレジス
タ（ＤＲ（０）、ＤＲ（１））からなり、リング・メモ
リ１５に記憶された２×４データ分の入力データをロー
ドする。累算レジスタ３０は、８つの６４bitレジスタ
（ＡＲ（０）〜ＡＲ（７））からなり、並列演算装置７
による８回の４並列積和演算の中間結果を逐次累算す
る。
【０１５３】以下、データ処理装置２が行う８つの連続
した積和演算について図面を参照して説明する。図１３
に示すように、８つの連続した時刻（時刻４ｊ〜４ｊ＋
７）に積和演算する入力データとフィルタ係数との組み
合わせは、先頭の組み合わせを除き、入力データが同一
のものとなる。更に、最初の４時刻（時刻４ｊ〜４ｊ＋
３）と残りの４時刻（時刻４ｊ＋４〜４ｊ＋７）とで
は、太枠で示したように、フィルタ係数が４タップずれ
て同一のものとなる。即ち、図１４に示すように、共通
のフィルタ係数を４時刻経過後に使用した積和演算が可
能となる。従って、データ処理装置２は、データレジス
タ２９（ＤＲ（０）、ＤＲ（１））に２×４データ分の
入力データをロードし、フィルタ係数レジスタ２５（Ｆ
Ｒ（０）〜ＦＲ（３））に４×４タップ分のフィルタ係
数をロードして、８つの連続した４並列積和演算を行
う。それぞれの積和演算結果は、累算レジスタ３０（Ａ
Ｒ（０）〜ＡＲ（７））にそれぞれ加算され格納され
る。この結果、データ処理装置２は、データレジスタ２
９及びフィルタ係数レジスタ２５に入力データ及びフィ
ルタ係数をロードする回数を減らすことができるため、
全体として、処理を高速化することができる。
した積和演算について図面を参照して説明する。図１３
に示すように、８つの連続した時刻（時刻４ｊ〜４ｊ＋
７）に積和演算する入力データとフィルタ係数との組み
合わせは、先頭の組み合わせを除き、入力データが同一
のものとなる。更に、最初の４時刻（時刻４ｊ〜４ｊ＋
３）と残りの４時刻（時刻４ｊ＋４〜４ｊ＋７）とで
は、太枠で示したように、フィルタ係数が４タップずれ
て同一のものとなる。即ち、図１４に示すように、共通
のフィルタ係数を４時刻経過後に使用した積和演算が可
能となる。従って、データ処理装置２は、データレジス
タ２９（ＤＲ（０）、ＤＲ（１））に２×４データ分の
入力データをロードし、フィルタ係数レジスタ２５（Ｆ
Ｒ（０）〜ＦＲ（３））に４×４タップ分のフィルタ係
数をロードして、８つの連続した４並列積和演算を行
う。それぞれの積和演算結果は、累算レジスタ３０（Ａ
Ｒ（０）〜ＡＲ（７））にそれぞれ加算され格納され
る。この結果、データ処理装置２は、データレジスタ２
９及びフィルタ係数レジスタ２５に入力データ及びフィ
ルタ係数をロードする回数を減らすことができるため、
全体として、処理を高速化することができる。
【０１５４】以下、フィルタ係数がフィルタ係数記憶部
２３に配置されている状態におけるデータ処理装置２の
フィルタ計算の動作について図１５を参照して説明す
る。図１５は、データ処理装置２のフィルタ計算の動作
を示すフローチャートである。
２３に配置されている状態におけるデータ処理装置２の
フィルタ計算の動作について図１５を参照して説明す
る。図１５は、データ処理装置２のフィルタ計算の動作
を示すフローチャートである。
【０１５５】まず、データ処理装置２は、累算レジスタ
３０の８つのレジスタ（ＡＲ（０）〜ＡＲ（７））の値
をゼロクリアする（ステップＳ５０３）。
３０の８つのレジスタ（ＡＲ（０）〜ＡＲ（７））の値
をゼロクリアする（ステップＳ５０３）。
【０１５６】データ処理装置２は、読み出しポインタ２
０及びフィルタ係数ポインタ２８に初期値を設定する
（ステップＳ５０４、ステップＳ５０５）。
０及びフィルタ係数ポインタ２８に初期値を設定する
（ステップＳ５０４、ステップＳ５０５）。
【０１５７】次に、データ処理装置２は、８つの連続し
た時刻の積和演算において、入力データが共通とならな
い先頭の積和演算を処理する（先頭４タップ処理Ｓ５０
０）。
た時刻の積和演算において、入力データが共通とならな
い先頭の積和演算を処理する（先頭４タップ処理Ｓ５０
０）。
【０１５８】データ処理装置２は、フィルタ係数記憶部
２３に記憶されているフィルタ係数から、フィルタ係数
ポインタ２８の示すアドレスに記憶されている４×４タ
ップ分のフィルタ係数をフィルタ係数レジスタ２６（Ｆ
Ｒ（０）〜ＦＲ（３））にロードする（ステップＳ５０
６）。なお、ＦＲ（０）〜ＦＲ（３）にロードしたフィ
ルタ係数は、それぞれ４時刻後の積和演算にて再度使用
されるため、１度ロードすれば８つの連続する時刻の積
和演算で使用可能となる。
２３に記憶されているフィルタ係数から、フィルタ係数
ポインタ２８の示すアドレスに記憶されている４×４タ
ップ分のフィルタ係数をフィルタ係数レジスタ２６（Ｆ
Ｒ（０）〜ＦＲ（３））にロードする（ステップＳ５０
６）。なお、ＦＲ（０）〜ＦＲ（３）にロードしたフィ
ルタ係数は、それぞれ４時刻後の積和演算にて再度使用
されるため、１度ロードすれば８つの連続する時刻の積
和演算で使用可能となる。
【０１５９】データ処理装置２は、入力装置１から取得
した入力データを書き込みポインタ１９の示すリング・
メモリ１５のアドレスにライトして記憶する（ステップ
Ｓ５０７）。
した入力データを書き込みポインタ１９の示すリング・
メモリ１５のアドレスにライトして記憶する（ステップ
Ｓ５０７）。
【０１６０】データ処理装置２は、時刻ｎに、リング・
メモリ１５に記憶されている入力データから、読み出し
ポインタ２０の示すアドレスに記憶されている４データ
分の入力データをデータレジスタ２９のＤＲ（１）にロ
ードする（ステップＳ５０８）。
メモリ１５に記憶されている入力データから、読み出し
ポインタ２０の示すアドレスに記憶されている４データ
分の入力データをデータレジスタ２９のＤＲ（１）にロ
ードする（ステップＳ５０８）。
【０１６１】並列演算装置７は、データレジスタ２９
（ＤＲ（１））にロードした４データ分の入力データ
と、フィルタ係数レジスタ２６（ＦＲ（０））にロード
した４タップ分のフィルタ係数とで４並列積和演算を行
い、演算結果を累算レジスタ３０（ＡＲ（０））に格納
する（ステップＳ５０９）。
（ＤＲ（１））にロードした４データ分の入力データ
と、フィルタ係数レジスタ２６（ＦＲ（０））にロード
した４タップ分のフィルタ係数とで４並列積和演算を行
い、演算結果を累算レジスタ３０（ＡＲ（０））に格納
する（ステップＳ５０９）。
【０１６２】並列演算装置２は、同様に、時刻ｎ＋１、
時刻ｎ＋２、時刻ｎ＋３の最初の積和演算を行う（ステ
ップＳ５１０〜Ｓ５１２）。なお、並列演算装置７は、
時刻ｎ＋１のときに、累算レジスタ２６（ＡＲ（１））
に演算結果を格納し、時刻ｎ＋２のときに、ＡＲ（２）
に演算結果を格納し、時刻ｎ＋３のときに、ＡＲ（３）
に演算結果を格納する。
時刻ｎ＋２、時刻ｎ＋３の最初の積和演算を行う（ステ
ップＳ５１０〜Ｓ５１２）。なお、並列演算装置７は、
時刻ｎ＋１のときに、累算レジスタ２６（ＡＲ（１））
に演算結果を格納し、時刻ｎ＋２のときに、ＡＲ（２）
に演算結果を格納し、時刻ｎ＋３のときに、ＡＲ（３）
に演算結果を格納する。
【０１６３】データ処理装置２は、次の４時刻分の積和
演算のために、書き込みポインタ１９に８（４データ
分）を加算し、加算後の値で更新する（ステップＳ５１
３）。
演算のために、書き込みポインタ１９に８（４データ
分）を加算し、加算後の値で更新する（ステップＳ５１
３）。
【０１６４】データ処理装置２は、更新後の書き込みポ
インタ１９の値がリング・メモリ終端ポインタ１８の値
より大きいか否かを判別し（ステップＳ５１４）、大き
いと判別した場合、リング・メモリ先頭ポインタ１７の
値を書き込みポインタ１９の値に代入して更新する（ス
テップＳ５１５）。
インタ１９の値がリング・メモリ終端ポインタ１８の値
より大きいか否かを判別し（ステップＳ５１４）、大き
いと判別した場合、リング・メモリ先頭ポインタ１７の
値を書き込みポインタ１９の値に代入して更新する（ス
テップＳ５１５）。
【０１６５】データ処理装置２は、読み出しポインタ２
０に書き込みポインタ１９の値を設定する（ステップＳ
５１６）。
０に書き込みポインタ１９の値を設定する（ステップＳ
５１６）。
【０１６６】データ処理装置２は、入力装置１から取得
した入力データを書き込みポインタ１９の示すリング・
メモリ１５のアドレスにライトして記憶する。時刻ｎ＋
４に、データ処理装置２は、リング・メモリ１５に記憶
されている入力データから、読み出しポインタ２０の示
すアドレスに記憶されている４データ分の入力データを
データレジスタ２９のＤＲ（０）にロードする（ステッ
プＳ５１７）。なお、ＤＲ（０）にロードした入力デー
タは、後述する積和計算ループ５０１に時刻ｎ〜時刻ｎ
＋３用のデータとして使用されるものである。ここで先
にロードすることにより、以降の時刻ｎ＋４〜時刻ｎ＋
７の入力データによってリング・メモリ１５の内容が上
書きされても積和演算が可能となる。
した入力データを書き込みポインタ１９の示すリング・
メモリ１５のアドレスにライトして記憶する。時刻ｎ＋
４に、データ処理装置２は、リング・メモリ１５に記憶
されている入力データから、読み出しポインタ２０の示
すアドレスに記憶されている４データ分の入力データを
データレジスタ２９のＤＲ（０）にロードする（ステッ
プＳ５１７）。なお、ＤＲ（０）にロードした入力デー
タは、後述する積和計算ループ５０１に時刻ｎ〜時刻ｎ
＋３用のデータとして使用されるものである。ここで先
にロードすることにより、以降の時刻ｎ＋４〜時刻ｎ＋
７の入力データによってリング・メモリ１５の内容が上
書きされても積和演算が可能となる。
【０１６７】データ処理装置２は、時刻ｎ＋４に、リン
グ・メモリ１５から、読み出しポインタ２０の示すアド
レスに記憶されている４データ分の入力データをＤＲ
（１）にロードし、ＦＲ（０）にロードしたフィルタ係
数とで４並列積和演算を行い、演算結果をＡＲ（４）に
格納する（ステップＳ５１８）。
グ・メモリ１５から、読み出しポインタ２０の示すアド
レスに記憶されている４データ分の入力データをＤＲ
（１）にロードし、ＦＲ（０）にロードしたフィルタ係
数とで４並列積和演算を行い、演算結果をＡＲ（４）に
格納する（ステップＳ５１８）。
【０１６８】データ処理装置２は、同様に、時刻ｎ＋
５、時刻ｎ＋６、時刻ｎ＋７の最初の積和演算を行う
（ステップＳ５１８〜Ｓ５２１）。なお、並列演算装置
７は、時刻ｎ＋５のときに、累算レジスタ２６（ＡＲ
（５））に演算結果を格納し、時刻ｎ＋６のときに、Ａ
Ｒ（６）に演算結果を格納し、時刻ｎ＋７のときに、Ａ
Ｒ（７）に演算結果を格納する。
５、時刻ｎ＋６、時刻ｎ＋７の最初の積和演算を行う
（ステップＳ５１８〜Ｓ５２１）。なお、並列演算装置
７は、時刻ｎ＋５のときに、累算レジスタ２６（ＡＲ
（５））に演算結果を格納し、時刻ｎ＋６のときに、Ａ
Ｒ（６）に演算結果を格納し、時刻ｎ＋７のときに、Ａ
Ｒ（７）に演算結果を格納する。
【０１６９】データ処理装置２は、次の４×４タップ分
のフィルタ係数をフィルタ係数レジスタ２５にロードす
るために、フィルタ係数ポインタ２８に３２（４×４タ
ップ分）を加算し、加算後の値で更新する（ステップＳ
５２２）。
のフィルタ係数をフィルタ係数レジスタ２５にロードす
るために、フィルタ係数ポインタ２８に３２（４×４タ
ップ分）を加算し、加算後の値で更新する（ステップＳ
５２２）。
【０１７０】データ処理装置２は、全フィルタタップ分
の処理が終了したか否かの判別を行なう（ステップＳ５
２３）。データ処理装置２は、全フィルタタップ分の処
理が終了したと判別した場合、後述するステップＳ５３
３に進んで、累算レジスタ３０に記憶された８つの１６
bit数の総和を算出する。
の処理が終了したか否かの判別を行なう（ステップＳ５
２３）。データ処理装置２は、全フィルタタップ分の処
理が終了したと判別した場合、後述するステップＳ５３
３に進んで、累算レジスタ３０に記憶された８つの１６
bit数の総和を算出する。
【０１７１】一方、データ処理装置２は、全フィルタタ
ップ分の処理が終了していないと判別した場合、フィル
タ係数記憶部２３に記憶されているフィルタ係数から、
フィルタ係数ポインタ２８の示すアドレスに記憶されて
いる４×４タップ分のフィルタ係数をフィルタ係数レジ
スタ２６（ＦＲ（０）〜ＦＲ（３））にロードする（ス
テップＳ５２４）。
ップ分の処理が終了していないと判別した場合、フィル
タ係数記憶部２３に記憶されているフィルタ係数から、
フィルタ係数ポインタ２８の示すアドレスに記憶されて
いる４×４タップ分のフィルタ係数をフィルタ係数レジ
スタ２６（ＦＲ（０）〜ＦＲ（３））にロードする（ス
テップＳ５２４）。
【０１７２】並列演算装置２は、時刻ｎ、時刻ｎ＋１、
時刻ｎ＋２、時刻ｎ＋３の積和演算を行う（ステップＳ
５２５）。即ち、並列演算装置２は、時刻ｎに、演算結
果をＡＲ（０）に加算して格納し、時刻ｎ＋１に、演算
結果をＡＲ（１）に加算して格納し、時刻ｎ＋２に、演
算結果をＡＲ（２）に加算して格納し、時刻ｎ＋３に、
演算結果をＡＲ（３）に加算して格納する。
時刻ｎ＋２、時刻ｎ＋３の積和演算を行う（ステップＳ
５２５）。即ち、並列演算装置２は、時刻ｎに、演算結
果をＡＲ（０）に加算して格納し、時刻ｎ＋１に、演算
結果をＡＲ（１）に加算して格納し、時刻ｎ＋２に、演
算結果をＡＲ（２）に加算して格納し、時刻ｎ＋３に、
演算結果をＡＲ（３）に加算して格納する。
【０１７３】データ処理装置２は、次の４データ分の入
力データをデータレジスタ８にロードするために、読み
出しポインタ２０に８（４データ分）を加算し、加算後
の値で更新する（ステップＳ５２６）。
力データをデータレジスタ８にロードするために、読み
出しポインタ２０に８（４データ分）を加算し、加算後
の値で更新する（ステップＳ５２６）。
【０１７４】データ処理装置２は、更新後の読み出しポ
インタ２０の値がリング・メモリ終端ポインタ１８の値
より大きいか否かを判別し（ステップＳ５２７）、大き
いと判別した場合、リング・メモリ先頭ポインタ１７の
値を読み出しポインタ２０の値に代入して更新する（ス
テップＳ５２８）。
インタ２０の値がリング・メモリ終端ポインタ１８の値
より大きいか否かを判別し（ステップＳ５２７）、大き
いと判別した場合、リング・メモリ先頭ポインタ１７の
値を読み出しポインタ２０の値に代入して更新する（ス
テップＳ５２８）。
【０１７５】データ処理装置２は、リング・メモリ１５
に記憶されている入力データから、読み出しポインタ２
０の示すアドレスに記憶されている４データ分の入力デ
ータをデータレジスタ２９のＤＲ（０）にロードする
（ステップＳ５２９）。
に記憶されている入力データから、読み出しポインタ２
０の示すアドレスに記憶されている４データ分の入力デ
ータをデータレジスタ２９のＤＲ（０）にロードする
（ステップＳ５２９）。
【０１７６】並列演算装置２は、時刻ｎ＋４、時刻ｎ＋
５、時刻ｎ＋６、時刻ｎ＋７の積和演算を行う（ステッ
プＳ５３０）。即ち、並列演算装置２は、時刻ｎ＋４
に、演算結果をＡＲ（４）に加算して格納し、時刻ｎ＋
５に、演算結果をＡＲ（５）に加算して格納し、時刻ｎ
＋６に、演算結果をＡＲ（６）に加算して格納し、時刻
ｎ＋７に、演算結果をＡＲ（７）に加算して格納する。
５、時刻ｎ＋６、時刻ｎ＋７の積和演算を行う（ステッ
プＳ５３０）。即ち、並列演算装置２は、時刻ｎ＋４
に、演算結果をＡＲ（４）に加算して格納し、時刻ｎ＋
５に、演算結果をＡＲ（５）に加算して格納し、時刻ｎ
＋６に、演算結果をＡＲ（６）に加算して格納し、時刻
ｎ＋７に、演算結果をＡＲ（７）に加算して格納する。
【０１７７】データ処理装置２は、次の４×４タップ分
のフィルタ係数をフィルタ係数レジスタ２５にロードす
るために、フィルタ係数ポインタ２２に３２（４×４タ
ップ分）を加算し、加算後の値でを更新する（ステップ
Ｓ５３１）。
のフィルタ係数をフィルタ係数レジスタ２５にロードす
るために、フィルタ係数ポインタ２２に３２（４×４タ
ップ分）を加算し、加算後の値でを更新する（ステップ
Ｓ５３１）。
【０１７８】データ処理装置２は、全フィルタタップ分
の処理が終了したか否かの判別を行う（ステップＳ５３
２）。データ処理装置２は、全フィルタタップ分の処理
が終了していないと判別した場合、ステップＳ５２４に
戻って、ステップＳ５２４〜ステップＳ５３２の処理を
繰り返す（積和計算ループＳ５０１）。
の処理が終了したか否かの判別を行う（ステップＳ５３
２）。データ処理装置２は、全フィルタタップ分の処理
が終了していないと判別した場合、ステップＳ５２４に
戻って、ステップＳ５２４〜ステップＳ５３２の処理を
繰り返す（積和計算ループＳ５０１）。
【０１７９】一方、データ処理装置２は、全フィルタタ
ップ分の処理が終了したと判別した場合、累算レジスタ
３０（ＡＲ（０）〜ＡＲ（７））に記憶されたそれぞれ
の４つの１６bit数の総和を算出し、フィルタ計算後の
出力データとする（ステップＳ５３３）。
ップ分の処理が終了したと判別した場合、累算レジスタ
３０（ＡＲ（０）〜ＡＲ（７））に記憶されたそれぞれ
の４つの１６bit数の総和を算出し、フィルタ計算後の
出力データとする（ステップＳ５３３）。
【０１８０】データ処理装置２は、求めた出力データを
出力装置４に順次出力する（ステップＳ５３４）。
出力装置４に順次出力する（ステップＳ５３４）。
【０１８１】データ処理装置２は、次の最初の４時刻分
の積和演算のために、書き込みポインタ１９に８（４デ
ータ分）を加算し、加算後の値で更新する（ステップＳ
５３５）。
の積和演算のために、書き込みポインタ１９に８（４デ
ータ分）を加算し、加算後の値で更新する（ステップＳ
５３５）。
【０１８２】データ処理装置２は、更新後の書き込みポ
インタ１９の値がリング・メモリ終端ポインタ１８の値
より大きいか否かを判別し（ステップＳ５３６）、大き
いと判別した場合、リング・メモリ先頭ポインタ１７の
値を書き込みポインタ１９の値に代入して更新する（ス
テップＳ５３７）。
インタ１９の値がリング・メモリ終端ポインタ１８の値
より大きいか否かを判別し（ステップＳ５３６）、大き
いと判別した場合、リング・メモリ先頭ポインタ１７の
値を書き込みポインタ１９の値に代入して更新する（ス
テップＳ５３７）。
【０１８３】以上説明したように、この第４の実施の形
態に係る発明によれば、データレジスタ２９にロードさ
れた入力データを複数の時刻の積和演算に利用すること
に加え、フィルタ係数レジスタ２５にロードされたフィ
ルタ係数も複数の時刻の積和演算に使用することによ
り、全体のロード回数を減らし、処理を高速化すること
ができる。また、フィルタ係数レジスタ２５に、８つの
連続する時刻用のフィルタ係数を、一度にロードするこ
とにより、全体のロード回数を減らし、処理を高速化す
ることができる。更に、積和計算ループ５０１にて８４
つの連続する時刻の積和演算処理を行なうことにより、
全体のループの数を減らし、処理を高速化することがで
きる。
態に係る発明によれば、データレジスタ２９にロードさ
れた入力データを複数の時刻の積和演算に利用すること
に加え、フィルタ係数レジスタ２５にロードされたフィ
ルタ係数も複数の時刻の積和演算に使用することによ
り、全体のロード回数を減らし、処理を高速化すること
ができる。また、フィルタ係数レジスタ２５に、８つの
連続する時刻用のフィルタ係数を、一度にロードするこ
とにより、全体のロード回数を減らし、処理を高速化す
ることができる。更に、積和計算ループ５０１にて８４
つの連続する時刻の積和演算処理を行なうことにより、
全体のループの数を減らし、処理を高速化することがで
きる。
【０１８４】上記の第４の実施の形態では、積和計算ル
ープ５０１内で毎回リング・メモリの終端を行なってい
るが、第２の実施の形態のように、積和ループを２つに
分割してもよい。
ープ５０１内で毎回リング・メモリの終端を行なってい
るが、第２の実施の形態のように、積和ループを２つに
分割してもよい。
【０１８５】次に、図面を参照して、この発明の第５の
実施の形態にかかる演算処理装置について説明する。こ
こでは、入力データ、出力データ、フィルタ係数のそれ
ぞれが実部及び虚部を持つ、複素数ＦＩＲフィルタ計算
を実行する場合を例に挙げて説明する。複素数ＦＩＲフ
ィルタは、数式１に示されたＦＩＲフィルタにおけるｘ
（ｎ）、ｙ（ｎ）、ａ（ｋ）を、それぞれ複素数ｘｃ
（ｎ）、ｙｃ（ｎ）、ａｃ（ｋ）に置き換えたもので、
数式８で表される。
実施の形態にかかる演算処理装置について説明する。こ
こでは、入力データ、出力データ、フィルタ係数のそれ
ぞれが実部及び虚部を持つ、複素数ＦＩＲフィルタ計算
を実行する場合を例に挙げて説明する。複素数ＦＩＲフ
ィルタは、数式１に示されたＦＩＲフィルタにおけるｘ
（ｎ）、ｙ（ｎ）、ａ（ｋ）を、それぞれ複素数ｘｃ
（ｎ）、ｙｃ（ｎ）、ａｃ（ｋ）に置き換えたもので、
数式８で表される。
【０１８６】
【数８】 ｘｃ（ｎ）：時刻ｎの入力データ（複素数） ｙｃ（ｎ）：時刻ｎの出力データ（複素数） ｎ：時刻（ｎ＝０、１、２・・・） ａｃ（ｋ）：フィルタ係数（複素数）（ｋ＝０、１、
２、・・・、Ｍ−１） Ｍ：フィルタのタップ数（フィルタ長）
２、・・・、Ｍ−１） Ｍ：フィルタのタップ数（フィルタ長）
【０１８７】また、複素数ｘｃ（ｎ）、ｙｃ（ｎ）、ａ
ｃ（ｋ）は、数式９から数式１１で表される。
ｃ（ｋ）は、数式９から数式１１で表される。
【０１８８】
【数９】 ｘｃ（ｎ） ＝ ｘｒ（ｎ） ＋ ｘｉ（ｎ）・ｊ ｘｃ（ｎ）：時刻ｎの入力データ（複素数） ｘｒ（ｎ）：実部 ｘｉ（ｎ）：虚部 ｊ：虚数単位（ｊ×ｊ＝−１）
【０１８９】
【数１０】 ｙｃ（ｎ） ＝ ｙｒ（ｎ） ＋ ｙｉ（ｎ）・ｊ ｙｃ（ｎ）：時刻ｎの出力データ（複素数） ｙｒ（ｎ）：実部 ｙｉ（ｎ）：虚部 ｊ：虚数単位（ｊ×ｊ＝−１）
【０１９０】
【数１１】 ａｃ（ｋ） ＝ ａｒ（ｋ） ＋ ａｉ（ｋ）・ｊ ａｃ（ｋ）：フィルタ係数（複素数）（ｋ＝０、１、
２、・・・、Ｍ−１） ａｒ（ｎ）：実部 ａｉ（ｎ）：虚部 ｊ：虚数単位（ｊ×ｊ＝−１）
２、・・・、Ｍ−１） ａｒ（ｎ）：実部 ａｉ（ｎ）：虚部 ｊ：虚数単位（ｊ×ｊ＝−１）
【０１９１】従って、数式８に示した複素数ＦＩＲフィ
ルタは、数式９〜１１により変形することができ、数式
１２で表される。
ルタは、数式９〜１１により変形することができ、数式
１２で表される。
【０１９２】
【数１２】 ｘｃ（ｎ）：時刻ｎの入力データ（複素数） ｙｃ（ｎ）：時刻ｎの出力データ（複素数） ａｃ（ｋ）：フィルタ係数（複素数）（ｋ＝０、１、
２、・・・、Ｍ−１） ｘｒ（ｎ）、ｙｒ（ｎ）、ａｒ（ｎ）：実部 ｘｉ（ｎ）、ｙｉ（ｎ）、ａｉ（ｎ）：虚部 ｊ：虚数単位（ｊ×ｊ＝−１）
２、・・・、Ｍ−１） ｘｒ（ｎ）、ｙｒ（ｎ）、ａｒ（ｎ）：実部 ｘｉ（ｎ）、ｙｉ（ｎ）、ａｉ（ｎ）：虚部 ｊ：虚数単位（ｊ×ｊ＝−１）
【０１９３】以下、複素数ＦＩＲフィルタについて具体
的に説明する。入力データが、ｘｒ（０）、ｘｉ
（０）、ｘｒ（１）、ｘｉ（１）、ｘｒ（２）、ｘｉ
（２）、・・・というように、実部及び虚部が交互に入
力されると仮定する。この場合、数式１２に示すよう
に、出力データｙｃ（ｎ）の実部ｙｒ（ｎ）は、ａｒ
（０）、−ａｉ（０）、ａｒ（１）、−ａｉ（１）、ａ
ｒ（２）、−ａｉ（２）、・・・を係数とするタップ数
２ＭのＦＩＲフィルタにより求めることができる。同様
に、出力データｙｃ（ｎ）の虚部ｙｉ（ｎ）は、ａｉ
（０）、ａｒ（０）、ａｉ（１）、ａｒ（１）、ａｉ
（２）、ａｒ（２）、・・・を係数とするタップ数２Ｍ
のＦＩＲフィルタにより求めることができる。
的に説明する。入力データが、ｘｒ（０）、ｘｉ
（０）、ｘｒ（１）、ｘｉ（１）、ｘｒ（２）、ｘｉ
（２）、・・・というように、実部及び虚部が交互に入
力されると仮定する。この場合、数式１２に示すよう
に、出力データｙｃ（ｎ）の実部ｙｒ（ｎ）は、ａｒ
（０）、−ａｉ（０）、ａｒ（１）、−ａｉ（１）、ａ
ｒ（２）、−ａｉ（２）、・・・を係数とするタップ数
２ＭのＦＩＲフィルタにより求めることができる。同様
に、出力データｙｃ（ｎ）の虚部ｙｉ（ｎ）は、ａｉ
（０）、ａｒ（０）、ａｉ（１）、ａｒ（１）、ａｉ
（２）、ａｒ（２）、・・・を係数とするタップ数２Ｍ
のＦＩＲフィルタにより求めることができる。
【０１９４】複素数ＦＩＲフィルタは、入力データにお
ける実部及び虚部の入力と同様に、ｙｒ（０）、ｙｉ
（０）、ｙｒ（１）、ｙｉ（１）、ｙｒ（２）、ｙｉ
（２）、・・・というように実部及び虚部を交互に出力
するために、図１６に示すように、実部計算用の係数及
び虚部計算用の係数が、各出力データを算出するのに必
要な演算に対応して、４通りの係数列に交互に配列され
る。すなわち、奇数番目の出力用のフィルタには、実部
計算用の係数となるａｒ（０）、−ａｉ（０）、ａｒ
（１）、−ａｉ（１）、ａｒ（２）、−ａｉ（２）、・
・・が配置される。一方、偶数番目の出力用のフィルタ
には、虚部計算用の係数となるａｉ（０）、ａｒ
（０）、ａｉ（１）、ａｒ（１）、ａｉ（２）、ａｒ
（２）、・・・が配列される。
ける実部及び虚部の入力と同様に、ｙｒ（０）、ｙｉ
（０）、ｙｒ（１）、ｙｉ（１）、ｙｒ（２）、ｙｉ
（２）、・・・というように実部及び虚部を交互に出力
するために、図１６に示すように、実部計算用の係数及
び虚部計算用の係数が、各出力データを算出するのに必
要な演算に対応して、４通りの係数列に交互に配列され
る。すなわち、奇数番目の出力用のフィルタには、実部
計算用の係数となるａｒ（０）、−ａｉ（０）、ａｒ
（１）、−ａｉ（１）、ａｒ（２）、−ａｉ（２）、・
・・が配置される。一方、偶数番目の出力用のフィルタ
には、虚部計算用の係数となるａｉ（０）、ａｒ
（０）、ａｉ（１）、ａｒ（１）、ａｉ（２）、ａｒ
（２）、・・・が配列される。
【０１９５】第５の実施の形態にかかる演算処理装置の
特徴は、各出力データに対して必要となる計算に対応し
て、それぞれ異なる配列となるフィルタ係数使用してフ
ィルタ計算する点にある。従って、第５の実施の形態に
かかる演算処理装置は、図１９に示すような従来の構成
となる演算処理装置においても、実現可能である。その
際、フィルタ係数記憶部１０６は、各出力データに対し
て必要となる計算に対応して、それぞれ異なる配列とな
るフィルタ係数を予め記憶する。すなわち、演算処理装
置は、複素数ＦＩＲフィルタを使用してフィルタ計算す
る場合に、前述のように、図１６に示すようなフィルタ
係数をフィルタ係数記憶部１０６に予め記憶される。
特徴は、各出力データに対して必要となる計算に対応し
て、それぞれ異なる配列となるフィルタ係数使用してフ
ィルタ計算する点にある。従って、第５の実施の形態に
かかる演算処理装置は、図１９に示すような従来の構成
となる演算処理装置においても、実現可能である。その
際、フィルタ係数記憶部１０６は、各出力データに対し
て必要となる計算に対応して、それぞれ異なる配列とな
るフィルタ係数を予め記憶する。すなわち、演算処理装
置は、複素数ＦＩＲフィルタを使用してフィルタ計算す
る場合に、前述のように、図１６に示すようなフィルタ
係数をフィルタ係数記憶部１０６に予め記憶される。
【０１９６】以下、図１６に示すフィルタ係数につい
て、詳細に説明する。フィルタ係数列ＣＦｃ（０）は、
１、５、９、・・・、４ｉ＋１番目（ｉは０以上の整
数）の出力の計算に用いられるフィルタ係数であるの
で、実部計算用の係数を格納する。一方、フィルタ係数
列ＣＦｃ（１）は、２、６、１０、・・・、４ｉ＋２番
目の出力の計算に用いられるフィルタ係数であるので、
虚部計算用の係数を格納する。フィルタ係数列ＣＦｃ
（２）には、ＣＦｃ（０）の各係数を係数２個分ずらし
た係数列が格納される。同様に、フィルタ係数列ＣＦｃ
（３）には、ＣＦｃ（１）の各係数を係数２個分ずらし
た係数列が格納される。これは、従来の技術の説明で述
べたように、８の倍数となるアドレスからのロードのほ
うが、８の倍数とならないアドレスからのロードより高
速に実行できるためであり、従来の技術において、図２
６に示すように各係数の位置をずらした４通りの係数列
をフィルタ係数記憶部１０６に記憶しているのと同様の
効果を持つ。
て、詳細に説明する。フィルタ係数列ＣＦｃ（０）は、
１、５、９、・・・、４ｉ＋１番目（ｉは０以上の整
数）の出力の計算に用いられるフィルタ係数であるの
で、実部計算用の係数を格納する。一方、フィルタ係数
列ＣＦｃ（１）は、２、６、１０、・・・、４ｉ＋２番
目の出力の計算に用いられるフィルタ係数であるので、
虚部計算用の係数を格納する。フィルタ係数列ＣＦｃ
（２）には、ＣＦｃ（０）の各係数を係数２個分ずらし
た係数列が格納される。同様に、フィルタ係数列ＣＦｃ
（３）には、ＣＦｃ（１）の各係数を係数２個分ずらし
た係数列が格納される。これは、従来の技術の説明で述
べたように、８の倍数となるアドレスからのロードのほ
うが、８の倍数とならないアドレスからのロードより高
速に実行できるためであり、従来の技術において、図２
６に示すように各係数の位置をずらした４通りの係数列
をフィルタ係数記憶部１０６に記憶しているのと同様の
効果を持つ。
【０１９７】演算処理装置は、実部及び虚部が交互に入
力される入力データを図２８のフローチャートに従っ
て、順次フィルタ計算を行い実部及び虚部からなる出力
データを算出する。このように、第５の実施の形態にか
かる演算処理装置は、装置の構成及び、データ処理装置
の動作の流れを変えなくとも、フィルタ係数の配列を例
えば、複素数ＦＩＲフィルタの配列とするだけで、必要
となる実部及び虚部からなる出力データを算出すること
ができる。
力される入力データを図２８のフローチャートに従っ
て、順次フィルタ計算を行い実部及び虚部からなる出力
データを算出する。このように、第５の実施の形態にか
かる演算処理装置は、装置の構成及び、データ処理装置
の動作の流れを変えなくとも、フィルタ係数の配列を例
えば、複素数ＦＩＲフィルタの配列とするだけで、必要
となる実部及び虚部からなる出力データを算出すること
ができる。
【０１９８】以上説明したように、この第５の実施の形
態に係る発明によれば、フィルタ係数記憶部１０６にあ
らかじめ記憶させるフィルタ係数の配置を、各出力デー
タに対して必要な計算に対応してそれぞれ異なった並び
のフィルタ係数とすることにより、各出力データごとに
必要とされるフィルタ計算を実行することができる。
態に係る発明によれば、フィルタ係数記憶部１０６にあ
らかじめ記憶させるフィルタ係数の配置を、各出力デー
タに対して必要な計算に対応してそれぞれ異なった並び
のフィルタ係数とすることにより、各出力データごとに
必要とされるフィルタ計算を実行することができる。
【０１９９】上記の第５の実施の形態では、演算処理装
置の構成、データ処理装置の動作の流れは従来の技術と
同一であるとして説明したが、これらは従来の技術と同
一である必要はなく、例えば本発明の第１の実施の形態
で述べた演算処理装置の構成、データ処理装置の動作の
流れを用いることもできる。その場合の、フィルタ係数
記憶部１６に格納するフィルタ係数の配置は、本発明の
第１の実施の形態で述べたように、論理的に先頭と終端
がつながった環状構造とする。
置の構成、データ処理装置の動作の流れは従来の技術と
同一であるとして説明したが、これらは従来の技術と同
一である必要はなく、例えば本発明の第１の実施の形態
で述べた演算処理装置の構成、データ処理装置の動作の
流れを用いることもできる。その場合の、フィルタ係数
記憶部１６に格納するフィルタ係数の配置は、本発明の
第１の実施の形態で述べたように、論理的に先頭と終端
がつながった環状構造とする。
【０２００】上記の実施の形態では、６４bitのＡＬＵ
からなる並列演算装置７を使用し、分割ＡＬＵ方式を用
いて４つの１６bit積和演算を並列に実行する４並列積
和演算にてフィルタ計算を行ったが、ＡＬＵのbit数及
び分割数等は任意である。例えば、３２bitのＡＬＵを
使用し、２並列積和演算にてフィルタ計算してもよい。
また、４つの１６bit積和演算の結果を２個の３２bit数
値で得るようなＡＬＵを使用してもよい。なお、ＡＬＵ
のbit数を変更した場合、それに伴って各レジスタのbit
数も変更するものとする。
からなる並列演算装置７を使用し、分割ＡＬＵ方式を用
いて４つの１６bit積和演算を並列に実行する４並列積
和演算にてフィルタ計算を行ったが、ＡＬＵのbit数及
び分割数等は任意である。例えば、３２bitのＡＬＵを
使用し、２並列積和演算にてフィルタ計算してもよい。
また、４つの１６bit積和演算の結果を２個の３２bit数
値で得るようなＡＬＵを使用してもよい。なお、ＡＬＵ
のbit数を変更した場合、それに伴って各レジスタのbit
数も変更するものとする。
【０２０１】また、上記の実施の形態では、データ処理
装置２において、８の倍数のアドレスのメモリ（リング
・メモリ１５等）からレジスタ（データレジスタ８等）
へのロードを高速に実行した場合について説明したが、
このロードアドレスは任意である。例えば、４の倍数の
アドレスのメモリからレジスタに高速にロードしてもよ
い。なお、ロードアドレスの変更した場合、それに伴っ
てメモリ（リング・メモリ１５等）に記憶するデータの
配列も変更するものとする。
装置２において、８の倍数のアドレスのメモリ（リング
・メモリ１５等）からレジスタ（データレジスタ８等）
へのロードを高速に実行した場合について説明したが、
このロードアドレスは任意である。例えば、４の倍数の
アドレスのメモリからレジスタに高速にロードしてもよ
い。なお、ロードアドレスの変更した場合、それに伴っ
てメモリ（リング・メモリ１５等）に記憶するデータの
配列も変更するものとする。
【０２０２】なお、この発明の演算処理装置は、専用の
システムによらず、通常のコンピュータシステムを用い
て実現可能である。例えば、コンピュータに上述の動作
を実行するためのプログラムを格納した媒体（フロッピ
ーディスク、ＣＤ−ＲＯＭ等）から該プログラムをイン
ストールすることにより、上述の処理を実行する演算処
理装置を構成することができる。
システムによらず、通常のコンピュータシステムを用い
て実現可能である。例えば、コンピュータに上述の動作
を実行するためのプログラムを格納した媒体（フロッピ
ーディスク、ＣＤ−ＲＯＭ等）から該プログラムをイン
ストールすることにより、上述の処理を実行する演算処
理装置を構成することができる。
【０２０３】また、コンピュータにプログラムを供給す
るための媒体は、通信媒体（通信回線、通信ネットワー
ク、通信システムのように、一時的に且つ流動的にプロ
グラムを保持する媒体）でも良い。例えば、通信ネット
ワークの掲示板（ＢＢＳ）に該プログラムを掲示し、こ
れをネットワークを介して配信してもよい。そして、こ
のプログラムを起動し、ＯＳの制御下で、他のアプリケ
ーションプログラムと同様に実行することにより、上述
の処理を実行することができる。
るための媒体は、通信媒体（通信回線、通信ネットワー
ク、通信システムのように、一時的に且つ流動的にプロ
グラムを保持する媒体）でも良い。例えば、通信ネット
ワークの掲示板（ＢＢＳ）に該プログラムを掲示し、こ
れをネットワークを介して配信してもよい。そして、こ
のプログラムを起動し、ＯＳの制御下で、他のアプリケ
ーションプログラムと同様に実行することにより、上述
の処理を実行することができる。
【０２０４】
【発明の効果】以上説明したように、分割ＡＬＵ方式の
並列演算処理を利用した演算処理装置において、メモリ
を効率よく利用し、高速に演算処理を実行することがで
きる。
並列演算処理を利用した演算処理装置において、メモリ
を効率よく利用し、高速に演算処理を実行することがで
きる。
【図１】この発明の第１の実施の形態にかかる演算処理
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図２】リング・メモリ１５の入力データの配列を説明
する模式図である。
する模式図である。
【図３】フィルタ係数記憶部１６のフィルタ係数の配列
を説明する模式図である。
を説明する模式図である。
【図４】リング・メモリ１５の入力データとフィルタ係
数記憶部１６のフィルタ係数の配列を説明する模式図で
ある。
数記憶部１６のフィルタ係数の配列を説明する模式図で
ある。
【図５】この発明の第１の実施の形態にかかる演算処理
装置のフィルタ計算処理を説明するフローチャートであ
る。
装置のフィルタ計算処理を説明するフローチャートであ
る。
【図６】この発明の第２の実施の形態にかかる演算処理
装置のフィルタ計算処理を説明するフローチャートであ
る。
装置のフィルタ計算処理を説明するフローチャートであ
る。
【図７】この発明の第３の実施の形態にかかる演算処理
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図８】フィルタ係数記憶部２３のフィルタ係数の配列
を説明する模式図である。
を説明する模式図である。
【図９】リング・メモリ１５の入力データとフィルタ係
数記憶部２３のフィルタ係数の配列を説明する模式図で
ある。
数記憶部２３のフィルタ係数の配列を説明する模式図で
ある。
【図１０】入力データとフィルタ係数との積和演算を説
明する模式図である。
明する模式図である。
【図１１】この発明の第３の実施の形態にかかる演算処
理装置のフィルタ計算処理を説明するフローチャートで
ある。
理装置のフィルタ計算処理を説明するフローチャートで
ある。
【図１２】この発明の第４の実施の形態にかかる演算処
理装置の構成を示すブロック図である。
理装置の構成を示すブロック図である。
【図１３】リング・メモリ１５の入力データとフィルタ
係数記憶部２３のフィルタ係数の配列を説明する模式図
である。
係数記憶部２３のフィルタ係数の配列を説明する模式図
である。
【図１４】入力データとフィルタ係数との積和演算を説
明する模式図である。
明する模式図である。
【図１５】この発明の第４の実施の形態にかかる演算処
理装置のフィルタ計算処理を説明するフローチャートで
ある。
理装置のフィルタ計算処理を説明するフローチャートで
ある。
【図１６】この発明の第５の実施の形態にかかる演算処
理装置のフィルタ係数記憶部に記憶されるフィルタ係数
の一例を示す模式図である。
理装置のフィルタ係数記憶部に記憶されるフィルタ係数
の一例を示す模式図である。
【図１７】分割ＡＬＵ方式の並列処理を説明する模式図
である。
である。
【図１８】フィルタ係数と入力データの組み合わせを説
明する模式図である。
明する模式図である。
【図１９】従来の演算処理装置の構成を示すブロック図
である。
である。
【図２０】入力データ記憶部１０５の入力データの配列
を説明する模式図である。
を説明する模式図である。
【図２１】分割ＡＬＵ方式の４並列積和演算を説明する
模式図である。
模式図である。
【図２２】入力データとフィルタ係数との組み合わせを
説明する模式図である。
説明する模式図である。
【図２３】データレジスタ１０８及びフィルタ係数レジ
スタ１０９のデータのロードを説明する模式図である。
スタ１０９のデータのロードを説明する模式図である。
【図２４】フィルタ係数記憶部１０６に記憶されたフィ
ルタ係数の合計が４の倍数でなかった場合におけるフィ
ルタ係数の端数部を説明する模式図である。
ルタ係数の合計が４の倍数でなかった場合におけるフィ
ルタ係数の端数部を説明する模式図である。
【図２５】データレジスタ１０８の時刻毎入力データを
ロードする位置が変化する様子を説明する模式図であ
る。
ロードする位置が変化する様子を説明する模式図であ
る。
【図２６】フィルタ係数記憶部１６のフィルタ係数の配
列を説明する模式図である。
列を説明する模式図である。
【図２７】入力データとフィルタ係数との組み合わせを
説明する模式図である。
説明する模式図である。
【図２８】従来の演算処理装置のフィルタ計算処理を説
明するフローチャートである。
明するフローチャートである。
１ 入力装置 ２ データ処理装置 ３ 記憶装置 ４ 出力装置 ７ 並列演算処理装置 ８ データレジスタ ９ フィルタ係数レジスタ １０ 累算レジスタ １５ リング・メモリ １６ フィルタ係数記憶部 １７ リング・メモリ先頭ポインタ １８ リング・メモリ終端ポインタ １９ 書き込みポインタ ２０ 読み出しポインタ ２１ フィルタ係数先頭ポインタ ２２ フィルタ係数ポインタ ２３ フィルタ係数記憶部 ２５ フィルタ係数レジスタ ２６ 累算レジスタ ２７ フィルタ係数先頭ポインタ ２８ フィルタ係数ポインタ ２９ データレジスタ ３０ 累算レジスタ １０１ 入力装置 １０２ データ処理装置 １０３ 記憶装置 １０４ 出力装置 １０７ 並列演算処理装置 １０８ データレジスタ １０９ フィルタ係数レジスタ １１０ 累算レジスタ １１１ リング・メモリ １１２ フィルタ係数記憶部 １１３ リング・メモリ先頭ポインタ １１４ リング・メモリ終端ポインタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 7/00 G06F 17/10 H03H 17/02 635
Claims (12)
- 【請求項１】分割ＡＬＵ（Arithmetic and Logic Uni
t）方式のＡＬＵを用いた並列演算処理にて、入力デー
タをフィルタリングするために、入力データとフィルタ
係数との演算を並列に実行する並列演算手段を備えた演
算処理装置であって、 入力データを論理的に先頭と終端とがつながれた環状構
造となる記憶領域に順次記憶する入力データ記憶手段
と、 前記入力データ記憶手段に記憶された各入力データと１
対１に対応して配列されたフィルタ係数が記憶領域に満
たされて記憶されたフィルタ係数記憶手段と、 前記並列演算手段が並列演算処理を行うために必要とな
る予め定められたデータ量の入力データを前記入力デー
タ記憶手段から読み込んで一時記憶する入力データ一時
記憶手段と、 前記並列演算手段が並列演算処理を行うために必要とな
る予め定められたデータ量のフィルタ係数を前記フィル
タ係数記憶手段から読み込んで一時記憶するフィルタ係
数一時記憶手段と、を備え、 前記並列演算手段は、前記入力データ一時記憶手段に読
み込まれた入力データと前記フィルタ係数一時記憶手段
に読み込まれたフィルタ係数とを積和演算し、入力デー
タをフィルタリングする、 ことを特徴とする演算処理装置。 - 【請求項２】前記入力データ記憶手段は、前記入力デー
タ一時記憶手段が入力データの読み込みを開始する予め
決められた開始位置に合わせて入力データを配列し、 前記フィルタ係数記憶手段は、前記フィルタ係数一時記
憶手段がフィルタ係数の読み込みを開始する予め決めら
れた開始位置に合わせて、論理的に先頭と終端とがつな
がれた環状構造となる記憶領域にフィルタ係数を配列す
る、 ことを特徴とする請求項１に記載の演算処理装置。 - 【請求項３】分割ＡＬＵ方式のＡＬＵを用いた並列演算
処理にて、入力データをフィルタリングするために、入
力データとフィルタ係数との演算を並列に実行する並列
演算手段を備えた演算処理装置であって、 入力データを論理的に先頭と終端とがつながれた環状構
造となる記憶領域に順次記憶する入力データ記憶手段
と、 前記入力データ記憶手段に記憶された各入力データと１
対ｎ（ｎは、２以上の自然数）に対応して配列されたフ
ィルタ係数が記憶領域に満たされて記憶されたフィルタ
係数記憶手段と、 前記並列演算手段が並列演算処理を行うために、予め定
められたデータ量となる１列の入力データ列を前記入力
データ記憶手段から読み込んで一時記憶する入力データ
一時記憶手段と、 前記並列演算手段が並列演算処理を行うために、前記入
力データ一時記憶手段に一時記憶された１列の入力デー
タ列のｎ倍のデータ量となるｎ列のフィルタ係数列を前
記フィルタ係数記憶手段から読み込んで一時記憶するフ
ィルタ係数一時記憶手段と、を備え、 前記並列演算手段は、前記入力データ一時記憶手段に読
み込まれた１列の入力データ列と前記フィルタ係数一時
記憶手段に読み込まれたｎ列のフィルタ係数列とを予め
定められた順番に積和演算し、入力データをフィルタリ
ングする、 ことを特徴とする演算処理装置。 - 【請求項４】前記フィルタ係数一時記憶手段は、前記入
力データ一時記憶手段が１列の入力データ列をｍ（ｍ
は、２以上の自然数）回読み込む間に、ｎ列のフィルタ
係数列を１回読み込む、 ことを特徴とする請求項３に記載の演算処理装置。 - 【請求項５】分割ＡＬＵ方式のＡＬＵを用いた並列演算
処理にて、入力データをフィルタリングするために、入
力データとフィルタ係数との演算を並列に実行する並列
演算手段を備えた演算処理装置であって、 入力データを記憶領域に順次記憶する入力データ記憶手
段と、 前記入力データ記憶手段に記憶された各入力データと、
各入力データから出力データを算出するのに必要となる
演算とに対応して配列されたフィルタ係数が記憶領域に
満たされて記憶されたフィルタ係数記憶手段と、 前記並列演算手段が並列演算処理を行うために必要とな
る予め定められたデータ量の入力データを前記入力デー
タ記憶手段から読み込んで一時記憶する入力データ一時
記憶手段と、 前記並列演算手段が並列演算処理を行うために必要とな
る予め定められたデータ量のフィルタ係数を前記フィル
タ係数記憶手段から読み込んで一時記憶するフィルタ係
数一時記憶手段と、を備え、 前記並列演算手段は、前記入力データ一時記憶手段に読
み込まれた入力データと前記フィルタ係数一時記憶手段
に読み込まれたフィルタ係数とを積和演算し、入力デー
タをフィルタリングする、 ことを特徴とする演算処理装置。 - 【請求項６】分割ＡＬＵ方式のＡＬＵを用いた並列演算
処理にて、入力データをフィルタリングするために、入
力データとフィルタ係数との演算を並列に実行する並列
演算ステップを備えたフィルタ計算方法であって、 入力データを論理的に先頭と終端とがつながれた環状構
造となる記憶領域に順次記憶する入力データ記憶ステッ
プと、 前記並列演算ステップにて並列演算処理を行うために必
要となる予め定められたデータ量の入力データを、前記
入力データ記憶ステップにより記憶された記憶領域から
読み込んで一時記憶する入力データ一時記憶ステップ
と、 前記並列演算ステップにて並列演算処理を行うために必
要となる予め定められたデータ量のフィルタ係数を、前
記入力データ記憶ステップにより記憶された各入力デー
タと１対１に対応して配列されたフィルタ係数が満たさ
れて記憶された記憶領域から読み込んで一時記憶するフ
ィルタ係数一時記憶ステップと、を備え、 前記並列演算ステップは、前記入力データ一時記憶ステ
ップにて入力データ一時記憶領域に読み込まれた入力デ
ータと前記フィルタ係数一時記憶ステップにてフィルタ
係数一時記憶領域に読み込まれたフィルタ係数とを積和
演算し、入力データをフィルタリングする、 ことを特徴とするフィルタ計算方法。 - 【請求項７】前記並列演算ステップは、前記入力データ
一時記憶ステップにて入力データ一時記憶領域に読み込
まれた入力データが、前記記憶領域の読込み開始位置か
ら記憶領域の終端位置までの間に記憶されていた場合
と、前記記憶領域の先頭位置から読込み開始位置までの
間に記憶されていた場合とに分けて前記フィルタ係数一
時記憶ステップにてフィルタ係数一時記憶領域に読み込
まれたフィルタ係数と積和演算し、入力データをフィル
タリングする、 ことを特徴とする請求項６に記載のフィルタ計算方法。 - 【請求項８】分割ＡＬＵ方式のＡＬＵを用いた並列演算
処理にて、入力データをフィルタリングするために、入
力データとフィルタ係数との演算を並列に実行する並列
演算ステップを備えたフィルタ計算方法であって、 入力データを論理的に先頭と終端とがつながれた環状構
造となる記憶領域に順次記憶する入力データ記憶ステッ
プと、 前記並列演算ステップにて並列演算処理を行うために、
予め定められたデータ量となる１列の入力データ列を、
前記入力データ記憶ステップにて記憶された記憶領域か
ら読み込んで一時記憶する入力データ一時記憶ステップ
と、 前記並列演算ステップにて並列演算処理を行うために、
前記入力データ一時記憶ステップに一時記憶された１列
の入力データ列のｎ倍のデータ量となるｎ列のフィルタ
係数列を、前記入力データ記憶ステップにより記憶され
た各入力データと１対ｎに対応して配列されたフィルタ
係数が満たされて記憶された記憶領域から読み込んで一
時記憶するフィルタ係数一時記憶ステップと、を備え、 前記並列演算ステップは、前記入力データ一時記憶ステ
ップにて入力データ一時記憶領域に読み込まれた１列の
入力データ列と前記フィルタ係数一時記憶ステップにて
フィルタ係数一時記憶領域に読み込まれたｎ列のフィル
タ係数列とを予め定められた順番に積和演算する、 ことを特徴とするフィルタ計算方法。 - 【請求項９】分割ＡＬＵ方式のＡＬＵを用いた並列演算
処理にて、入力データをフィルタリングするために、入
力データとフィルタ係数との演算を並列に実行する並列
演算ステップを備えたフィルタ計算方法であって、 入力データを記憶領域に順次記憶する入力データ記憶ス
テップと、 前記並列演算ステップにて並列演算処理を行うために必
要となる予め定められたデータ量の入力データを、前記
入力データ記憶ステップにより記憶された記憶領域から
読み込んで一時記憶する入力データ一時記憶ステップ
と、 前記並列演算ステップにて並列演算処理を行うために必
要となる予め定められたデータ量のフィルタ係数を、前
記入力データ記憶ステップにより記憶された各入力デー
タと、各入力データから出力データを算出するのに必要
となる演算とに対応して配列されたフィルタ係数が満た
されて記憶された記憶領域から読み込んで一時記憶する
フィルタ係数一時記憶ステップと、を備え、 前記並列演算ステップは、前記入力データ一時記憶ステ
ップにて入力データ一時記憶領域に読み込まれた入力デ
ータと前記フィルタ係数一時記憶ステップにてフィルタ
係数一時記憶領域に読み込まれたフィルタ係数とを積和
演算し、入力データをフィルタリングする、 ことを特徴とするフィルタ計算方法。 - 【請求項１０】コンピュータを演算処理装置として機能
させるプログラムを記録するコンピュータ読み取り可能
な記録媒体であって、 該コンピュータを、入力データを論理的に先頭と終端と
がつながれた環状構造となる記憶領域に順次記憶する入
力データ記憶手段と、前記入力データ記憶手段に記憶さ
れた各入力データと１対１に対応して配列されたフィル
タ係数が記憶領域に満たされて記憶されたフィルタ係数
記憶手段と、前記並列演算手段が並列演算処理を行うた
めに、予め定められたデータ量の入力データを前記入力
データ記憶手段から読み込んで一時記憶する入力データ
一時記憶手段と、前記並列演算手段が並列演算処理を行
うために、予め定められたデータ量のフィルタ係数を前
記フィルタ係数記憶手段から読み込んで一時記憶するフ
ィルタ係数一時記憶手段と、前記入力データ一時記憶手
段に読み込まれた入力データと前記フィルタ係数一時記
憶手段に読み込まれたフィルタ係数とを入力データをフ
ィルタリングするために、分割ＡＬＵ方式のＡＬＵを用
いた並列演算処理にて積和演算を並列に実行する並列演
算手段として機能させるプログラムを記録したコンピュ
ータ読み取り可能な記録媒体。 - 【請求項１１】コンピュータを演算処理装置として機能
させるプログラムを記録するコンピュータ読み取り可能
な記録媒体であって、 該コンピュータを、入力データを論理的に先頭と終端と
がつながれた環状構造となる記憶領域に順次記憶する入
力データ記憶手段と、前記入力データ記憶手段に記憶さ
れた各入力データと１対ｎ（ｎは、２以上の自然数）に
対応して配列されたフィルタ係数が記憶領域に満たされ
て記憶されたフィルタ係数記憶手段と、前記並列演算手
段が並列演算処理を行うために、予め定められたデータ
量となる１列の入力データ列を前記入力データ記憶手段
から読み込んで一時記憶する入力データ一時記憶手段
と、前記並列演算手段が並列演算処理を行うために、前
記入力データ一時記憶手段に一時記憶された１列の入力
データ列のｎ倍のデータ量となるｎ列のフィルタ係数列
を前記フィルタ係数記憶手段から読み込んで一時記憶す
るフィルタ係数一時記憶手段と、前記入力データ一時記
憶手段に読み込まれた１列の入力データ列と前記フィル
タ係数一時記憶手段に読み込まれたｎ列のフィルタ係数
列とを入力データをフィルタリングするために、分割Ａ
ＬＵ方式のＡＬＵを用いた並列演算処理にて予め定めら
れた順番の積和演算を並列に実行する並列演算手段とし
て機能させるプログラムを記録したコンピュータ読み取
り可能な記録媒体。 - 【請求項１２】コンピュータを演算処理装置として機能
させるプログラムを記録するコンピュータ読み取り可能
な記録媒体であって、 該コンピュータを、入力データを記憶領域に順次記憶す
る入力データ記憶手段と、前記入力データ記憶手段に記
憶された各入力データと、各入力データから出力データ
を算出するのに必要となる演算とに対応して配列された
フィルタ係数が記憶領域に満たされて記憶されたフィル
タ係数記憶手段と、前記並列演算手段が並列演算処理を
行うために、予め定められたデータ量の入力データを前
記入力データ記憶手段から読み込んで一時記憶する入力
データ一時記憶手段と、前記並列演算手段が並列演算処
理を行うために、予め定められたデータ量のフィルタ係
数を前記フィルタ係数記憶手段から読み込んで一時記憶
するフィルタ係数一時記憶手段と、前記入力データ一時
記憶手段に読み込まれた入力データと前記フィルタ係数
一時記憶手段に読み込まれたフィルタ係数とを入力デー
タをフィルタリングするために、分割ＡＬＵ方式のＡＬ
Ｕを用いた並列演算処理にて積和演算を並列に実行する
並列演算手段として機能させるプログラムを記録したコ
ンピュータ読み取り可能な記録媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12451498A JP3324501B2 (ja) | 1998-02-26 | 1998-05-07 | 分割ａｌｕ方式による並列演算を利用した演算処理装置、フィルタ計算方法及び記録媒体 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4485498 | 1998-02-26 | ||
| JP10-44854 | 1998-02-26 | ||
| JP12451498A JP3324501B2 (ja) | 1998-02-26 | 1998-05-07 | 分割ａｌｕ方式による並列演算を利用した演算処理装置、フィルタ計算方法及び記録媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11312075A JPH11312075A (ja) | 1999-11-09 |
| JP3324501B2 true JP3324501B2 (ja) | 2002-09-17 |
Family
ID=26384824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12451498A Expired - Fee Related JP3324501B2 (ja) | 1998-02-26 | 1998-05-07 | 分割ａｌｕ方式による並列演算を利用した演算処理装置、フィルタ計算方法及び記録媒体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3324501B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023223385A1 (ja) * | 2022-05-16 | 2023-11-23 | 日本電信電話株式会社 | 信号処理装置及び信号処理方法 |
-
1998
- 1998-05-07 JP JP12451498A patent/JP3324501B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11312075A (ja) | 1999-11-09 |
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