JP3437802B2 - クロック制御回路とこれを用いた誤り訂正回路 - Google Patents
クロック制御回路とこれを用いた誤り訂正回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、一定のシーケンス
に従って動作する複数の機能ブロックに供給するクロッ
ク信号の制御を行うクロック制御回路と、これを用いた
誤り訂正回路に関するものである。
に従って動作する複数の機能ブロックに供給するクロッ
ク信号の制御を行うクロック制御回路と、これを用いた
誤り訂正回路に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献：特開平４−３０２０１４号公報
例えば次のような文献に記載されるものがあった。 文献：特開平４−３０２０１４号公報
【０００３】図２は、前記文献に記載された従来のクロ
ック制御回路を有する論理回路駆動装置の回路図であ
る。但し、説明の都合上、前記文献とは異なる符号を使
用している。この論理回路駆動装置は、複数の機能ブロ
ック２０ａ，２０ｂ，…と、これらの機能ブロックにク
ロック信号を順次供給するためのシーケンスコントロー
ラ（即ち、クロック制御回路）３０とで構成されてい
る。機能ブロック２０ａ，２０ｂ，…は、いずれも同様
の構成となっており、例えば機能ブロック２０ａは、動
作情報信号ＳＡａが与えられるフリップフロップ（以
下、「ＦＦ」という）２１を有している。動作情報信号
ＳＡａはＦＦ２１のクロック端子Ｃに与えられるように
なっており、このＦＦ２１のデータ端子Ｄはレベル
“Ｈ”に固定接続されている。ＦＦ２１のリセット端子
Ｒには、２入力の否定的論理和ゲート（以下、「ＮＯ
Ｒ」という）２２の出力側が接続されており、このＮＯ
Ｒ２２の第１の入力側にはシステムリセット信号ＲＳＴ
が与えられるようになっている。
ック制御回路を有する論理回路駆動装置の回路図であ
る。但し、説明の都合上、前記文献とは異なる符号を使
用している。この論理回路駆動装置は、複数の機能ブロ
ック２０ａ，２０ｂ，…と、これらの機能ブロックにク
ロック信号を順次供給するためのシーケンスコントロー
ラ（即ち、クロック制御回路）３０とで構成されてい
る。機能ブロック２０ａ，２０ｂ，…は、いずれも同様
の構成となっており、例えば機能ブロック２０ａは、動
作情報信号ＳＡａが与えられるフリップフロップ（以
下、「ＦＦ」という）２１を有している。動作情報信号
ＳＡａはＦＦ２１のクロック端子Ｃに与えられるように
なっており、このＦＦ２１のデータ端子Ｄはレベル
“Ｈ”に固定接続されている。ＦＦ２１のリセット端子
Ｒには、２入力の否定的論理和ゲート（以下、「ＮＯ
Ｒ」という）２２の出力側が接続されており、このＮＯ
Ｒ２２の第１の入力側にはシステムリセット信号ＲＳＴ
が与えられるようになっている。
【０００４】ＦＦ２１の出力端子Ｑからステータス信号
ＳＴａが出力されるようになっており、この出力端子Ｑ
がシーケンスコントローラ３０内の２入力の論理積ゲー
ト（以下、「ＡＮＤ」という）３１の第１の入力側と、
ＦＦ３２のデータ端子Ｄとに接続されている。ＡＮＤ３
１の第２の入力側には、連続したシステムクロック信号
ＳＣＫが与えられるようになっており、このＡＮＤ３１
の出力側からステータス信号ＳＴａで制御されたクロッ
ク信号ＣＫａが出力されるようになっている。ＡＮＤ３
１の出力側は、機能ブロック２０ａ内のカウンタ２３，
２４のクロック端子Ｃと、シーケンスコントローラ３０
内のＦＦ３２，３３のクロック端子Ｃとに、共通接続さ
れている。
ＳＴａが出力されるようになっており、この出力端子Ｑ
がシーケンスコントローラ３０内の２入力の論理積ゲー
ト（以下、「ＡＮＤ」という）３１の第１の入力側と、
ＦＦ３２のデータ端子Ｄとに接続されている。ＡＮＤ３
１の第２の入力側には、連続したシステムクロック信号
ＳＣＫが与えられるようになっており、このＡＮＤ３１
の出力側からステータス信号ＳＴａで制御されたクロッ
ク信号ＣＫａが出力されるようになっている。ＡＮＤ３
１の出力側は、機能ブロック２０ａ内のカウンタ２３，
２４のクロック端子Ｃと、シーケンスコントローラ３０
内のＦＦ３２，３３のクロック端子Ｃとに、共通接続さ
れている。
【０００５】カウンタ２３，２４は、いずれもセット端
子Ｓにレベル“Ｌ”の信号が与えられたときに、入力端
子Ｄ０〜Ｄ３に与えられたデータを初期値として保持す
る初期設定機能付きのカウンタである。カウンタ２３，
２４のセット端子Ｓは、ＦＦ３２の出力端子Ｑに接続さ
れている。また、カウンタ２３，２４は、そのカウント
値が「０」になったときに、出力端子Ｃ０に“Ｌ”の信
号を出力する機能を有している。カウンタ２３の出力端
子Ｃ０にはインバータ２５が接続され、このインバータ
２５から処理信号ＰＲａが出力されるようになってい
る。また、カウンタ２４の出力端子Ｃ０は、インバータ
２６の入力側とＦＦ２７のクロック端子Ｃとに接続さ
れ、このインバータ２６から次段の機能ブロック２０ｂ
に対する動作情報信号ＳＡｂが出力されるようになって
いる。
子Ｓにレベル“Ｌ”の信号が与えられたときに、入力端
子Ｄ０〜Ｄ３に与えられたデータを初期値として保持す
る初期設定機能付きのカウンタである。カウンタ２３，
２４のセット端子Ｓは、ＦＦ３２の出力端子Ｑに接続さ
れている。また、カウンタ２３，２４は、そのカウント
値が「０」になったときに、出力端子Ｃ０に“Ｌ”の信
号を出力する機能を有している。カウンタ２３の出力端
子Ｃ０にはインバータ２５が接続され、このインバータ
２５から処理信号ＰＲａが出力されるようになってい
る。また、カウンタ２４の出力端子Ｃ０は、インバータ
２６の入力側とＦＦ２７のクロック端子Ｃとに接続さ
れ、このインバータ２６から次段の機能ブロック２０ｂ
に対する動作情報信号ＳＡｂが出力されるようになって
いる。
【０００６】ＦＦ２７のデータ端子Ｄは“Ｈ”に固定接
続され、その出力端子Ｑは２入力の論理和ゲート（以
下、「ＯＲ」という）２８の第１の入力側に接続されて
いる。ＯＲ２８の第２の入力側にはシステムリセット信
号ＲＳＴが与えられるようになっており、このＯＲ２８
の出力側がカウンタ２４のリセット端子Ｒに接続されて
いる。インバータ２５の出力側はＦＦ３３のデータ端子
Ｄに接続され、このＦＦ３３の出力端子ＱがＮＯＲ２２
の第２の入力側に接続されている。
続され、その出力端子Ｑは２入力の論理和ゲート（以
下、「ＯＲ」という）２８の第１の入力側に接続されて
いる。ＯＲ２８の第２の入力側にはシステムリセット信
号ＲＳＴが与えられるようになっており、このＯＲ２８
の出力側がカウンタ２４のリセット端子Ｒに接続されて
いる。インバータ２５の出力側はＦＦ３３のデータ端子
Ｄに接続され、このＦＦ３３の出力端子ＱがＮＯＲ２２
の第２の入力側に接続されている。
【０００７】次に動作を説明する。システムリセット信
号ＲＳＴが解除された状態で、機能ブロック２０ａに動
作情報信号ＳＡａが与えられると、ＦＦ２１から出力さ
れるステータス信号ＳＴａは“Ｈ”となる。これによ
り、ＡＮＤ３１のゲートが開き、システムクロック信号
ＳＣＫがクロック信号ＣＫａとしてカウンタ２３，２
４、及びＦＦ３２，３３のクロック端子Ｃに供給され
る。クロック信号ＣＫａの最初の立上がりで、ＦＦ３２
の出力信号は“Ｈ”となり、カウンタ２３，２４は、そ
れぞれの入力端子Ｄ０〜Ｄ３に与えられた初期値からの
カウント動作が可能な状態となる。そして、クロック信
号ＣＫａの立上がり毎にカウント値が順次更新される。
号ＲＳＴが解除された状態で、機能ブロック２０ａに動
作情報信号ＳＡａが与えられると、ＦＦ２１から出力さ
れるステータス信号ＳＴａは“Ｈ”となる。これによ
り、ＡＮＤ３１のゲートが開き、システムクロック信号
ＳＣＫがクロック信号ＣＫａとしてカウンタ２３，２
４、及びＦＦ３２，３３のクロック端子Ｃに供給され
る。クロック信号ＣＫａの最初の立上がりで、ＦＦ３２
の出力信号は“Ｈ”となり、カウンタ２３，２４は、そ
れぞれの入力端子Ｄ０〜Ｄ３に与えられた初期値からの
カウント動作が可能な状態となる。そして、クロック信
号ＣＫａの立上がり毎にカウント値が順次更新される。
【０００８】所定時間の経過後、クロック信号ＣＫａの
立上がりで、カウンタ２４のカウント値が「０」に達す
ると、その出力端子Ｃ０の信号が“Ｌ”となり、インバ
ータ２６から出力される動作情報信号ＳＡｂは“Ｈ”と
なり、機能ブロック２０ｂが起動される。更に、クロッ
ク信号ＣＫａの次の立上がりで、カウンタ２４のカウン
ト値は「１」になり、その出力端子Ｃ０の信号は“Ｈ”
になるとともに、動作情報信号ＳＡｂは“Ｌ”となる。
これにより、ＦＦ２７の出力信号は“Ｈ”となり、ＯＲ
２８を介してカウンタ２４がリセットされる。
立上がりで、カウンタ２４のカウント値が「０」に達す
ると、その出力端子Ｃ０の信号が“Ｌ”となり、インバ
ータ２６から出力される動作情報信号ＳＡｂは“Ｈ”と
なり、機能ブロック２０ｂが起動される。更に、クロッ
ク信号ＣＫａの次の立上がりで、カウンタ２４のカウン
ト値は「１」になり、その出力端子Ｃ０の信号は“Ｈ”
になるとともに、動作情報信号ＳＡｂは“Ｌ”となる。
これにより、ＦＦ２７の出力信号は“Ｈ”となり、ＯＲ
２８を介してカウンタ２４がリセットされる。
【０００９】また、クロック信号ＣＫａの立上がりで、
カウンタ２３のカウント値が「０」に達すると、その出
力端子Ｃ０の信号が“Ｌ”になり、インバータ２５から
出力される処理信号ＰＲａは“Ｈ”となる。インバータ
２５の出力信号はＦＦ３３のデータ端子Ｄに与えられて
いる。このため、次にクロック信号ＣＫａが立上がる
と、ＦＦ３３の出力信号は“Ｈ”となるとともに、カウ
ンタ２３のカウント値は「１」になり、その出力端子Ｃ
０の信号は“Ｈ”となる。これにより、処理信号ＰＲａ
は“Ｌ”となるＦＦ３３の出力信号が“Ｈ”になると、
ＯＲ２２を介してＦＦ２１，２７，３２，３３はすべて
リセットされ、ステータス信号ＳＴａは“Ｌ”となる。
これにより、ＡＮＤ３１のゲートが閉じられ、機能ブロ
ック２０ａに対するクロック信号ＣＫａの供給は停止さ
れる。
カウンタ２３のカウント値が「０」に達すると、その出
力端子Ｃ０の信号が“Ｌ”になり、インバータ２５から
出力される処理信号ＰＲａは“Ｈ”となる。インバータ
２５の出力信号はＦＦ３３のデータ端子Ｄに与えられて
いる。このため、次にクロック信号ＣＫａが立上がる
と、ＦＦ３３の出力信号は“Ｈ”となるとともに、カウ
ンタ２３のカウント値は「１」になり、その出力端子Ｃ
０の信号は“Ｈ”となる。これにより、処理信号ＰＲａ
は“Ｌ”となるＦＦ３３の出力信号が“Ｈ”になると、
ＯＲ２２を介してＦＦ２１，２７，３２，３３はすべて
リセットされ、ステータス信号ＳＴａは“Ｌ”となる。
これにより、ＡＮＤ３１のゲートが閉じられ、機能ブロ
ック２０ａに対するクロック信号ＣＫａの供給は停止さ
れる。
【００１０】以上のように、この論理回路駆動装置は、
シーケンスコントローラ３０から各機能ブロック２０
ａ，２０ｂ，…毎に、クロック信号ＣＫａ，ＣＫｂ，…
を必要なときだけ供給するようになっているので、不必
要なクロック信号による雑音と消費電力を抑制すること
ができる。
シーケンスコントローラ３０から各機能ブロック２０
ａ，２０ｂ，…毎に、クロック信号ＣＫａ，ＣＫｂ，…
を必要なときだけ供給するようになっているので、不必
要なクロック信号による雑音と消費電力を抑制すること
ができる。
【００１１】
【発明が解決しようとする課題】しかしながら、従来の
論理回路駆動装置等のクロック制御回路では、次のよう
な課題があった。即ち、クロック信号ＣＫａの供給制御
と、次段の機能ブロック２０ｂの起動制御のために、Ｆ
Ｆ２１，２７，３２，３３、及び初期設定機能付きのカ
ウンタ２３，２４を用いていた。このため、回路規模が
比較的大きくなり、カウンタ等の動作による雑音と消費
電力の低減に限界があった。本発明は、前記従来技術が
持っていた課題を解決し、回路規模を簡素化することに
よって、更に雑音と消費電力の低減が可能なクロック制
御回路と、これを用いた誤り訂正回路を提供するもので
ある。
論理回路駆動装置等のクロック制御回路では、次のよう
な課題があった。即ち、クロック信号ＣＫａの供給制御
と、次段の機能ブロック２０ｂの起動制御のために、Ｆ
Ｆ２１，２７，３２，３３、及び初期設定機能付きのカ
ウンタ２３，２４を用いていた。このため、回路規模が
比較的大きくなり、カウンタ等の動作による雑音と消費
電力の低減に限界があった。本発明は、前記従来技術が
持っていた課題を解決し、回路規模を簡素化することに
よって、更に雑音と消費電力の低減が可能なクロック制
御回路と、これを用いた誤り訂正回路を提供するもので
ある。
【００１２】
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、マスタクロック信号に
基づく一定のシーケンスに従って論理動作をする複数の
機能ブロックに対してその論理動作の基準となるクロッ
ク信号を供給するために、これらの機能ブロックに対応
して設けられた複数のクロック制御部を有するクロック
制御回路において、前記クロック制御部を次のように構
成している。即ち、クロック制御部は、外部または他の
クロック制御部から起動信号が与えられたときにゲート
信号を出力し、動作終了信号が与えられたときに該ゲー
ト信号の出力を停止するゲート制御手段と、前記ゲート
信号が与えられたときに前記マスタクロック信号を対応
する機能ブロックに前記クロック信号として供給し、該
ゲート信号が停止されたときに該クロック信号の供給を
停止するゲート手段と、前記ゲート信号が与えられたと
きにリセットされ、該ゲート信号が解除されたときに前
記クロック信号をカウントするカウンタで構成されたカ
ウント手段とを備えている。 更に、このクロック制御部
は、第１の設定値を設定するための第１のレジスタ及び
前記カウンタのカウント値と該第１のレジスタの値とが
一致したときに前記動作終了信号を出力する第１の比較
器で構成された第１の検出手段と、第２の設定値を設定
するための第２のレジスタ及び前記カウンタのカウント
値と該第２のレジスタの値とが一致したときに前記起動
信号を出力する第２の比較器で構成された第２の検出手
段とを備えている。
に、本発明の内の第１の発明は、マスタクロック信号に
基づく一定のシーケンスに従って論理動作をする複数の
機能ブロックに対してその論理動作の基準となるクロッ
ク信号を供給するために、これらの機能ブロックに対応
して設けられた複数のクロック制御部を有するクロック
制御回路において、前記クロック制御部を次のように構
成している。即ち、クロック制御部は、外部または他の
クロック制御部から起動信号が与えられたときにゲート
信号を出力し、動作終了信号が与えられたときに該ゲー
ト信号の出力を停止するゲート制御手段と、前記ゲート
信号が与えられたときに前記マスタクロック信号を対応
する機能ブロックに前記クロック信号として供給し、該
ゲート信号が停止されたときに該クロック信号の供給を
停止するゲート手段と、前記ゲート信号が与えられたと
きにリセットされ、該ゲート信号が解除されたときに前
記クロック信号をカウントするカウンタで構成されたカ
ウント手段とを備えている。 更に、このクロック制御部
は、第１の設定値を設定するための第１のレジスタ及び
前記カウンタのカウント値と該第１のレジスタの値とが
一致したときに前記動作終了信号を出力する第１の比較
器で構成された第１の検出手段と、第２の設定値を設定
するための第２のレジスタ及び前記カウンタのカウント
値と該第２のレジスタの値とが一致したときに前記起動
信号を出力する第２の比較器で構成された第２の検出手
段とを備えている。
【００１３】第２の発明は、誤り訂正回路において、２
組の記憶部を有し、第１のクロック信号に基づいて一方
の記憶部が並列に与えられる入力データの書き込みを行
っているときに、他方の記憶部が第２のクロック信号に
基づいてデータの読み出しを行う第１の機能ブロック
と、前記第１のクロック信号に基づいて前記入力データ
に対する誤り訂正信号を生成する第２の機能ブロック
と、前記第２のクロック信号に基づいて前記第１の機能
ブロックから読み出されたデータを、前記第２の機能ブ
ロックで生成された誤り訂正信号によって訂正して訂正
データを生成する第３の機能ブロックと、前記訂正デー
タが正しく訂正されているか否かを判定する第４の機能
ブロックと、第３のクロック信号に基づいて前記訂正デ
ータを遅延させ、前記第４の機能ブロックの判定結果と
同じタイミングで出力する第５の機能ブロックと、マス
タクロック信号に基づいて前記第１、第２及び第３のク
ロック信号を生成し、対応する前記機能ブロックに供給
する請求項１記載のクロック制御回路とを備えている。
組の記憶部を有し、第１のクロック信号に基づいて一方
の記憶部が並列に与えられる入力データの書き込みを行
っているときに、他方の記憶部が第２のクロック信号に
基づいてデータの読み出しを行う第１の機能ブロック
と、前記第１のクロック信号に基づいて前記入力データ
に対する誤り訂正信号を生成する第２の機能ブロック
と、前記第２のクロック信号に基づいて前記第１の機能
ブロックから読み出されたデータを、前記第２の機能ブ
ロックで生成された誤り訂正信号によって訂正して訂正
データを生成する第３の機能ブロックと、前記訂正デー
タが正しく訂正されているか否かを判定する第４の機能
ブロックと、第３のクロック信号に基づいて前記訂正デ
ータを遅延させ、前記第４の機能ブロックの判定結果と
同じタイミングで出力する第５の機能ブロックと、マス
タクロック信号に基づいて前記第１、第２及び第３のク
ロック信号を生成し、対応する前記機能ブロックに供給
する請求項１記載のクロック制御回路とを備えている。
【００１４】本発明によれば、以上のようにクロック制
御回路を構成したので、次のような作用が行われる。ク
ロック制御部のゲート制御手段に起動信号が与えられる
と、このゲート制御手段からゲート手段に対してゲート
信号が出力される。ゲート手段にゲート信号が与えられ
ると、マスタクロック信号がこのゲート手段を通して出
力され、対応する機能ブロックへのクロック信号の供給
が開始される。ゲート手段から出力されたクロック信号
はカウンタ等のカウント手段でカウントされ、そのカウ
ント値が例えば第２のレジスタに設定された第２の設定
値になると、第２の検出手段の例えば第２の比較器から
他のクロック制御部に対する起動信号が出力される。更
に、カウント値が例えば第１のレジスタに設定された第
１の設定値になると、第１の検出手段の例えば第１の比
較器から動作終了信号が出力され、ゲート制御手段から
出力されていたゲート信号が停止される。これにより、
機能ブロックへのクロック信号の供給が停止される。
御回路を構成したので、次のような作用が行われる。ク
ロック制御部のゲート制御手段に起動信号が与えられる
と、このゲート制御手段からゲート手段に対してゲート
信号が出力される。ゲート手段にゲート信号が与えられ
ると、マスタクロック信号がこのゲート手段を通して出
力され、対応する機能ブロックへのクロック信号の供給
が開始される。ゲート手段から出力されたクロック信号
はカウンタ等のカウント手段でカウントされ、そのカウ
ント値が例えば第２のレジスタに設定された第２の設定
値になると、第２の検出手段の例えば第２の比較器から
他のクロック制御部に対する起動信号が出力される。更
に、カウント値が例えば第１のレジスタに設定された第
１の設定値になると、第１の検出手段の例えば第１の比
較器から動作終了信号が出力され、ゲート制御手段から
出力されていたゲート信号が停止される。これにより、
機能ブロックへのクロック信号の供給が停止される。
【００１５】
【発明の実施の形態】図１は、本発明の実施形態を示す
クロック制御部の回路図である。このクロック制御部１
０ｉは、起動信号ＳＴｉが与えられる端子ＳＴ、マスタ
クロック信号ＭＣＫが与えられる端子ＭＣ、及び節電モ
ード信号ＰＤＮが与えられる端子ＰＤを有している。端
子ＳＴ，ＭＣ，ＰＤは、ゲート制御手段（例えば、ＦＦ
１１，１２、及びＯＲ１３）におけるＦＦ１１のデータ
端子Ｄ、クロック端子Ｃ、及びリセット端子Ｒに、それ
ぞれ接続されている。端子ＰＤは、更にＦＦ１２のセッ
ト端子Ｓに接続されており、このＦＦ１２の反転出力端
子／Ｑ（但し、「／」は反転を意味する）と、ＦＦ１１
の出力端子Ｑとが、２入力のＯＲ１３の入力側に接続さ
れている。ＯＲ１３の出力側はゲート手段（例えば、２
入力のＡＮＤ）１４の第１の入力側に接続され、このＡ
ＮＤ１４の第２の入力側は端子ＭＣに接続されている。
ＡＮＤ１４の出力側はクロック信号ＣＫｉを出力する端
子ＣＫに接続されるとともに、インバータ１５の入力側
に接続されている。
クロック制御部の回路図である。このクロック制御部１
０ｉは、起動信号ＳＴｉが与えられる端子ＳＴ、マスタ
クロック信号ＭＣＫが与えられる端子ＭＣ、及び節電モ
ード信号ＰＤＮが与えられる端子ＰＤを有している。端
子ＳＴ，ＭＣ，ＰＤは、ゲート制御手段（例えば、ＦＦ
１１，１２、及びＯＲ１３）におけるＦＦ１１のデータ
端子Ｄ、クロック端子Ｃ、及びリセット端子Ｒに、それ
ぞれ接続されている。端子ＰＤは、更にＦＦ１２のセッ
ト端子Ｓに接続されており、このＦＦ１２の反転出力端
子／Ｑ（但し、「／」は反転を意味する）と、ＦＦ１１
の出力端子Ｑとが、２入力のＯＲ１３の入力側に接続さ
れている。ＯＲ１３の出力側はゲート手段（例えば、２
入力のＡＮＤ）１４の第１の入力側に接続され、このＡ
ＮＤ１４の第２の入力側は端子ＭＣに接続されている。
ＡＮＤ１４の出力側はクロック信号ＣＫｉを出力する端
子ＣＫに接続されるとともに、インバータ１５の入力側
に接続されている。
【００１６】インバータ１５の出力側は、カウント手段
（例えば、カウンタ）１６とＦＦ１２のそれぞれのクロ
ック端子Ｃに接続されている。カウンタ１６は、リセッ
ト端子Ｒに“Ｌ”の信号が与えられたときはカウント値
ＣＮＴを強制的に「０」に設定して出力し、“Ｈ”が与
えられているときにはインバータ１５の出力信号Ｓ１５
の立上がり毎に、そのカウント値ＣＮＴを１ずつカウン
トアップするものである。カウンタ１６の出力側は、第
１及び第２の検出手段（例えば、比較器）１７ａ，１８
ａのそれぞれの第１の入力側に接続されている。比較器
１７ａ，１８ａの第２の入力側には、それぞれレジスタ
１７ｂ，１８ｂが接続されている。比較器１７ａは、カ
ウンタ１６のカウント値ＣＮＴとレジスタ１７ｂに設定
された値とを比較し、これらが一致したときに“Ｈ”の
動作終了信号ＯＶＦを出力するものであり、この比較器
１７ａの出力側が端子ＯＶとＦＦ１２のデータ端子Ｄに
接続されている。また、比較器１８ａは、カウンタ１６
のカウント値ＣＮＴとレジスタ１８ｂに設定された値と
を比較し、これらが一致したときに“Ｈ”の起動信号
（例えば、トリガ信号）ＴＲＧを出力するものであり、
この比較器１８ａの出力側が端子ＴＧに接続されてい
る。
（例えば、カウンタ）１６とＦＦ１２のそれぞれのクロ
ック端子Ｃに接続されている。カウンタ１６は、リセッ
ト端子Ｒに“Ｌ”の信号が与えられたときはカウント値
ＣＮＴを強制的に「０」に設定して出力し、“Ｈ”が与
えられているときにはインバータ１５の出力信号Ｓ１５
の立上がり毎に、そのカウント値ＣＮＴを１ずつカウン
トアップするものである。カウンタ１６の出力側は、第
１及び第２の検出手段（例えば、比較器）１７ａ，１８
ａのそれぞれの第１の入力側に接続されている。比較器
１７ａ，１８ａの第２の入力側には、それぞれレジスタ
１７ｂ，１８ｂが接続されている。比較器１７ａは、カ
ウンタ１６のカウント値ＣＮＴとレジスタ１７ｂに設定
された値とを比較し、これらが一致したときに“Ｈ”の
動作終了信号ＯＶＦを出力するものであり、この比較器
１７ａの出力側が端子ＯＶとＦＦ１２のデータ端子Ｄに
接続されている。また、比較器１８ａは、カウンタ１６
のカウント値ＣＮＴとレジスタ１８ｂに設定された値と
を比較し、これらが一致したときに“Ｈ”の起動信号
（例えば、トリガ信号）ＴＲＧを出力するものであり、
この比較器１８ａの出力側が端子ＴＧに接続されてい
る。
【００１７】図３は、図１のクロック制御部を備えた誤
り訂正回路の構成図である。この誤り訂正回路は、バッ
ファ部１、誤り訂正信号生成部２、誤り訂正部３、誤り
検出部４、及び遅延部５の機能ブロックと、これらの機
能ブロックに対してその動作の基準となるクロック信号
を供給するためのクロック制御回路１０とで構成されて
いる。バッファ部１及び誤り訂正信号生成部２には、複
数ビットの入力データＤＩＮが並列に与えられるように
なっている。バッファ部１は、２組のランダムアクセス
メモリ（以下、「ＲＡＭ」という）１ａ，１ｂ、及び図
示しない制御回路等で構成され、一方のＲＡＭ（例え
ば、ＲＡＭ１ａ）に入力データＤＩＮの書き込みを行っ
ている間、他方のＲＡＭ１ｂからデータの読み出しを行
うように構成されたものである。また、誤り訂正信号生
成部２は、入力データＤＩＮ中の誤り訂正信号を抽出す
るものである。
り訂正回路の構成図である。この誤り訂正回路は、バッ
ファ部１、誤り訂正信号生成部２、誤り訂正部３、誤り
検出部４、及び遅延部５の機能ブロックと、これらの機
能ブロックに対してその動作の基準となるクロック信号
を供給するためのクロック制御回路１０とで構成されて
いる。バッファ部１及び誤り訂正信号生成部２には、複
数ビットの入力データＤＩＮが並列に与えられるように
なっている。バッファ部１は、２組のランダムアクセス
メモリ（以下、「ＲＡＭ」という）１ａ，１ｂ、及び図
示しない制御回路等で構成され、一方のＲＡＭ（例え
ば、ＲＡＭ１ａ）に入力データＤＩＮの書き込みを行っ
ている間、他方のＲＡＭ１ｂからデータの読み出しを行
うように構成されたものである。また、誤り訂正信号生
成部２は、入力データＤＩＮ中の誤り訂正信号を抽出す
るものである。
【００１８】バッファ部１と誤り訂正信号生成部２の出
力側には、誤り訂正部３が接続されている。誤り訂正部
３は、バッファ部１から読み出された入力データＤＩＮ
を、誤り訂正信号生成部２から出力された誤り訂正信号
によって訂正して訂正データを生成するものである。誤
り訂正部３の出力側には、誤り検出部４と遅延部５が接
続されている。誤り検出部４は、誤り訂正部３から出力
された訂正データをチェックして正しく訂正されている
か否かを判定し、誤りが残存するときに誤り検出信号Ｆ
ＬＧを出力するものである。遅延部５は、訂正データの
出力タイミングを、誤り検出部４から出力される誤り検
出信号ＦＬＧに合わせ、複数ビットの出力データＤＯＴ
として並列に出力するために、所定の遅延時間を挿入す
るものである。これらのバッファ部１、誤り訂正信号生
成部２、誤り訂正部３、誤り検出部４、及び遅延部５
は、逐次入力される入力データＤＩＮの誤りを訂正して
出力データＤＯＴを出力するまでの動作を、クロック制
御回路１０から供給されるクロック信号ＣＫ１，ＣＫ
２，ＣＫ３に基づいてシーケンシャルに行うようになっ
ている。
力側には、誤り訂正部３が接続されている。誤り訂正部
３は、バッファ部１から読み出された入力データＤＩＮ
を、誤り訂正信号生成部２から出力された誤り訂正信号
によって訂正して訂正データを生成するものである。誤
り訂正部３の出力側には、誤り検出部４と遅延部５が接
続されている。誤り検出部４は、誤り訂正部３から出力
された訂正データをチェックして正しく訂正されている
か否かを判定し、誤りが残存するときに誤り検出信号Ｆ
ＬＧを出力するものである。遅延部５は、訂正データの
出力タイミングを、誤り検出部４から出力される誤り検
出信号ＦＬＧに合わせ、複数ビットの出力データＤＯＴ
として並列に出力するために、所定の遅延時間を挿入す
るものである。これらのバッファ部１、誤り訂正信号生
成部２、誤り訂正部３、誤り検出部４、及び遅延部５
は、逐次入力される入力データＤＩＮの誤りを訂正して
出力データＤＯＴを出力するまでの動作を、クロック制
御回路１０から供給されるクロック信号ＣＫ１，ＣＫ
２，ＣＫ３に基づいてシーケンシャルに行うようになっ
ている。
【００１９】クロック制御回路１０は、縦続接続された
３個のクロック制御部１０１，１０ ２，１０３で構成さ
れている。各クロック制御部１０ｉ（但し、ｉ＝１，
２，３）は、いずれも図１に示したものと同じ構成であ
る。初段のクロック制御部１０１は、バッファ部１及び
誤り訂正信号生成部２に対する書き込み制御用のクロッ
ク信号ＣＫ１を供給するものである。クロック制御部１
０１の端子ＳＴには、外部からスタート信号ＳＴＡが起
動信号ＳＴ１として与えられるようになっており、端子
ＣＫはバッファ部１及び誤り訂正信号生成部２に接続さ
れている。クロック制御部１０１の端子ＯＶは、次段の
クロック制御部１０２の端子ＳＴに接続され、このクロ
ック制御部１０１から出力される動作終了信号ＯＶＦが
クロック制御部１０２に対する起動信号ＳＴ２として与
えられるようになっている。
３個のクロック制御部１０１，１０ ２，１０３で構成さ
れている。各クロック制御部１０ｉ（但し、ｉ＝１，
２，３）は、いずれも図１に示したものと同じ構成であ
る。初段のクロック制御部１０１は、バッファ部１及び
誤り訂正信号生成部２に対する書き込み制御用のクロッ
ク信号ＣＫ１を供給するものである。クロック制御部１
０１の端子ＳＴには、外部からスタート信号ＳＴＡが起
動信号ＳＴ１として与えられるようになっており、端子
ＣＫはバッファ部１及び誤り訂正信号生成部２に接続さ
れている。クロック制御部１０１の端子ＯＶは、次段の
クロック制御部１０２の端子ＳＴに接続され、このクロ
ック制御部１０１から出力される動作終了信号ＯＶＦが
クロック制御部１０２に対する起動信号ＳＴ２として与
えられるようになっている。
【００２０】クロック制御部１０２は、バッファ部１か
らの読み出し制御用のクロック信号ＣＫ２を供給するも
のであり、その端子ＣＫにはバッファ部１、誤り訂正部
３、及び誤り検出部４が接続されている。クロック制御
部１０２の端子ＴＧは、クロック制御部１０３の端子Ｓ
Ｔに接続され、このクロック制御部１０２から出力され
るトリガ信号ＴＲＧがクロック制御部１０３に対する起
動信号ＳＴ３として与えられるようになっている。終段
のクロック制御部１０３は、誤り検出信号ＦＬＧに同期
して出力データＤＯＴを出力するためのクロック信号Ｃ
Ｋ３を供給するものであり、その端子ＣＫには遅延部５
が接続されている。
らの読み出し制御用のクロック信号ＣＫ２を供給するも
のであり、その端子ＣＫにはバッファ部１、誤り訂正部
３、及び誤り検出部４が接続されている。クロック制御
部１０２の端子ＴＧは、クロック制御部１０３の端子Ｓ
Ｔに接続され、このクロック制御部１０２から出力され
るトリガ信号ＴＲＧがクロック制御部１０３に対する起
動信号ＳＴ３として与えられるようになっている。終段
のクロック制御部１０３は、誤り検出信号ＦＬＧに同期
して出力データＤＯＴを出力するためのクロック信号Ｃ
Ｋ３を供給するものであり、その端子ＣＫには遅延部５
が接続されている。
【００２１】図４は、図１の動作の一例を示すタイムチ
ャートである。以下、図１及び図４を参照しつつ、図３
の誤り訂正回路の動作を、クロック制御部１０１の動作
を中心に説明する。図３の誤り訂正回路の動作が必要で
ないとき、外部から与えられる節電モード信号ＰＤＮは
“Ｌ”となっている。これにより、図１中のＦＦ１１は
リセットされ、ＦＦ１２はセットされて出力信号Ｓ１
１，Ｓ１２はともに“Ｌ”である。従って、ＯＲ１３か
ら出力されるゲート信号（例えば、出力信号）Ｓ１３、
は“Ｌ”となり、ＡＮＤ１４のゲートが閉じられて端子
ＣＫにはクロック信号ＣＫ１は出力されない。また、カ
ウンタ１６はリセットされ、そのカウント値ＣＮＴは
「０」である。
ャートである。以下、図１及び図４を参照しつつ、図３
の誤り訂正回路の動作を、クロック制御部１０１の動作
を中心に説明する。図３の誤り訂正回路の動作が必要で
ないとき、外部から与えられる節電モード信号ＰＤＮは
“Ｌ”となっている。これにより、図１中のＦＦ１１は
リセットされ、ＦＦ１２はセットされて出力信号Ｓ１
１，Ｓ１２はともに“Ｌ”である。従って、ＯＲ１３か
ら出力されるゲート信号（例えば、出力信号）Ｓ１３、
は“Ｌ”となり、ＡＮＤ１４のゲートが閉じられて端子
ＣＫにはクロック信号ＣＫ１は出力されない。また、カ
ウンタ１６はリセットされ、そのカウント値ＣＮＴは
「０」である。
【００２２】図４の時刻ｔ０において、誤り訂正回路の
動作を可能とするために節電モード信号ＰＤＮが“Ｈ”
に切り替えられると、ＦＦ１１，１２は動作可能な状態
になる。しかし、この時点では起動信号ＳＴＡが“Ｌ”
であるので、ＦＦ１１の出力信号Ｓ１１は“Ｌ”であ
り、ＡＮＤ１４のゲートは閉じられたままである。この
ため、ＦＦ１２の出力信号Ｓ１２も“Ｌ”に維持され
る。時刻ｔ１のマスタクロック信号ＭＣＫの立下がりに
同期して起動信号ＳＴＡが“Ｈ”に切り替えられ、誤り
訂正の対象となる入力データＤＩＮの入力が開始され
る。時刻ｔ２においてマスタクロック信号ＭＣＫが立上
がると、ＦＦ１１の出力信号Ｓ１１は“Ｈ”となり、Ｏ
Ｒ１３の出力信号Ｓ１３は“Ｈ”となる。これにより、
カウンタ１６のリセット状態が解除されるとともに、Ａ
ＮＤ１４のゲートが開かれ、端子ＣＫからクロック信号
ＣＫ１の出力が開始される。クロック信号ＣＫ１はバッ
ファ部１及び誤り訂正信号生成部２に与えられ、このク
ロック信号ＣＫ１に基づいてバッファ部１への入力デー
タＤＩＮの書き込み等が行われる。
動作を可能とするために節電モード信号ＰＤＮが“Ｈ”
に切り替えられると、ＦＦ１１，１２は動作可能な状態
になる。しかし、この時点では起動信号ＳＴＡが“Ｌ”
であるので、ＦＦ１１の出力信号Ｓ１１は“Ｌ”であ
り、ＡＮＤ１４のゲートは閉じられたままである。この
ため、ＦＦ１２の出力信号Ｓ１２も“Ｌ”に維持され
る。時刻ｔ１のマスタクロック信号ＭＣＫの立下がりに
同期して起動信号ＳＴＡが“Ｈ”に切り替えられ、誤り
訂正の対象となる入力データＤＩＮの入力が開始され
る。時刻ｔ２においてマスタクロック信号ＭＣＫが立上
がると、ＦＦ１１の出力信号Ｓ１１は“Ｈ”となり、Ｏ
Ｒ１３の出力信号Ｓ１３は“Ｈ”となる。これにより、
カウンタ１６のリセット状態が解除されるとともに、Ａ
ＮＤ１４のゲートが開かれ、端子ＣＫからクロック信号
ＣＫ１の出力が開始される。クロック信号ＣＫ１はバッ
ファ部１及び誤り訂正信号生成部２に与えられ、このク
ロック信号ＣＫ１に基づいてバッファ部１への入力デー
タＤＩＮの書き込み等が行われる。
【００２３】時刻ｔ３のマスタクロック信号ＭＣＫの立
下がりに同期して、起動信号ＳＴＡが“Ｌ”に切り替え
られる。このとき、インバータ１５の出力信号Ｓ１５は
“Ｌ”から“Ｈ”に変化するので、ＦＦ１２の出力信号
Ｓ１２が“Ｈ”となるとともに、カウンタ１６のカウン
ト値ＣＮＴは「１」になる。時刻ｔ４においてマスタク
ロック信号ＭＣＫが立上がると、ＦＦ１１の出力信号Ｓ
１１は“Ｌ”となるが、ＦＦ１２の出力信号Ｓ１２は
“Ｈ”になっているので、ＯＲ１３の出力信号Ｓ１３は
“Ｈ”の状態に維持される。これにより、端子ＣＫから
のクロック信号ＣＫ１の出力は継続される。時刻ｔ５に
おいてマスタクロック信号ＭＣＫが立下がると、カウン
タ１６のカウント値ＣＮＴは「２」に更新される。
下がりに同期して、起動信号ＳＴＡが“Ｌ”に切り替え
られる。このとき、インバータ１５の出力信号Ｓ１５は
“Ｌ”から“Ｈ”に変化するので、ＦＦ１２の出力信号
Ｓ１２が“Ｈ”となるとともに、カウンタ１６のカウン
ト値ＣＮＴは「１」になる。時刻ｔ４においてマスタク
ロック信号ＭＣＫが立上がると、ＦＦ１１の出力信号Ｓ
１１は“Ｌ”となるが、ＦＦ１２の出力信号Ｓ１２は
“Ｈ”になっているので、ＯＲ１３の出力信号Ｓ１３は
“Ｈ”の状態に維持される。これにより、端子ＣＫから
のクロック信号ＣＫ１の出力は継続される。時刻ｔ５に
おいてマスタクロック信号ＭＣＫが立下がると、カウン
タ１６のカウント値ＣＮＴは「２」に更新される。
【００２４】以下同様に、マスタクロック信号ＭＣＫが
立下がり毎に、カウンタ１６のカウント値ＣＮＴは、順
次カウントアップされる。時刻ｔ６におけるマスタクロ
ック信号ＭＣＫが立下がりで、カウンタ１６のカウント
値ＣＮＴが、例えば「５」に更新されてレジスタ１８ｂ
に設定された値に一致すると、比較器１８ａから出力さ
れるトリガ信号ＴＲＧが“Ｈ”となる。時刻ｔ７におけ
るマスタクロック信号ＭＣＫが立下がりで、カウンタ１
６のカウント値ＣＮＴが「６」に更新されると、比較器
１８ａから出力されるトリガ信号ＴＲＧは“Ｌ”とな
る。
立下がり毎に、カウンタ１６のカウント値ＣＮＴは、順
次カウントアップされる。時刻ｔ６におけるマスタクロ
ック信号ＭＣＫが立下がりで、カウンタ１６のカウント
値ＣＮＴが、例えば「５」に更新されてレジスタ１８ｂ
に設定された値に一致すると、比較器１８ａから出力さ
れるトリガ信号ＴＲＧが“Ｈ”となる。時刻ｔ７におけ
るマスタクロック信号ＭＣＫが立下がりで、カウンタ１
６のカウント値ＣＮＴが「６」に更新されると、比較器
１８ａから出力されるトリガ信号ＴＲＧは“Ｌ”とな
る。
【００２５】時刻ｔ８におけるマスタクロック信号ＭＣ
Ｋが立下がりで、カウンタ１６のカウント値ＣＮＴが、
例えば「７」に更新されてレジスタ１７ｂに設定された
値に一致すると、比較器１７ａから出力される動作終了
信号ＯＶＦが“Ｈ”となる。動作終了信号ＯＶＦは、Ｆ
Ｆ１２のデータ端子Ｄに与えられるとともに、次段のク
ロック制御部１０２に対する起動信号ＳＴ２として端子
ＯＶから出力される。これにより、クロック制御部１０
２において、クロック制御部１０１と同様の動作が開始
される。時刻ｔ９において、インバータ１５の出力信号
Ｓ１５が立上がったとき、ＦＦ１２のデータ端子Ｄは
“Ｈ”となっているので、このＦＦ１２の出力信号Ｓ１
２は“Ｌ”に変化する。これにより、ＯＲ１３の出力信
号Ｓ１３も“Ｌ”に変化し、カウンタ１６がリセットさ
れるとともに、ＡＮＤ１４のゲートが閉じられて端子Ｃ
Ｋからのクロック信号ＣＫ１の出力は停止される。
Ｋが立下がりで、カウンタ１６のカウント値ＣＮＴが、
例えば「７」に更新されてレジスタ１７ｂに設定された
値に一致すると、比較器１７ａから出力される動作終了
信号ＯＶＦが“Ｈ”となる。動作終了信号ＯＶＦは、Ｆ
Ｆ１２のデータ端子Ｄに与えられるとともに、次段のク
ロック制御部１０２に対する起動信号ＳＴ２として端子
ＯＶから出力される。これにより、クロック制御部１０
２において、クロック制御部１０１と同様の動作が開始
される。時刻ｔ９において、インバータ１５の出力信号
Ｓ１５が立上がったとき、ＦＦ１２のデータ端子Ｄは
“Ｈ”となっているので、このＦＦ１２の出力信号Ｓ１
２は“Ｌ”に変化する。これにより、ＯＲ１３の出力信
号Ｓ１３も“Ｌ”に変化し、カウンタ１６がリセットさ
れるとともに、ＡＮＤ１４のゲートが閉じられて端子Ｃ
Ｋからのクロック信号ＣＫ１の出力は停止される。
【００２６】一方、クロック制御部１０２は、クロック
制御部１０１から与えられた起動信号ＳＴ２によって起
動される。そして、クロック制御部１０２において、ク
ロック制御部１０１と同様の動作が行われ、その端子Ｃ
Ｋからバッファ部１、誤り訂正部３、及び誤り検出部４
に対して、読み出し制御用のクロック信号ＣＫ２が所定
のクロック数だけ供給される。更に、クロック制御部１
０２の端子ＴＧから、所定のタイミングでトリガ信号Ｔ
ＲＧが出力され、クロック制御部１０３を起動する起動
信号ＳＴ３として与えられる。クロック制御部１０
３は、クロック制御部１０２から与えられた起動信号Ｓ
Ｔ２によって起動され、クロック制御部１０１と同様の
動作が行われる。これにより、クロック制御部１０３の
端子ＣＫから、遅延部４に対して出力データＤＯＴを出
力するためのクロック信号ＣＫ３が所定のクロック数だ
け供給される。
制御部１０１から与えられた起動信号ＳＴ２によって起
動される。そして、クロック制御部１０２において、ク
ロック制御部１０１と同様の動作が行われ、その端子Ｃ
Ｋからバッファ部１、誤り訂正部３、及び誤り検出部４
に対して、読み出し制御用のクロック信号ＣＫ２が所定
のクロック数だけ供給される。更に、クロック制御部１
０２の端子ＴＧから、所定のタイミングでトリガ信号Ｔ
ＲＧが出力され、クロック制御部１０３を起動する起動
信号ＳＴ３として与えられる。クロック制御部１０
３は、クロック制御部１０２から与えられた起動信号Ｓ
Ｔ２によって起動され、クロック制御部１０１と同様の
動作が行われる。これにより、クロック制御部１０３の
端子ＣＫから、遅延部４に対して出力データＤＯＴを出
力するためのクロック信号ＣＫ３が所定のクロック数だ
け供給される。
【００２７】以上のように、本実施形態のクロック制御
部は、次の（１），（２）のような利点がある。 （１） クロック信号ＣＫｉをカウントするカウンタ１
６と、そのカウント値ＣＮＴを設定値と比較する２つの
比較器１７ａ，１８ａを設けている。これにより、従来
に比べて小さな回路規模で次段のクロック制御部を起動
するとともに、所定のパルス数だけクロック信号ＣＫｉ
を出力することができるので、雑音と消費電力の低減が
可能である。 （２） 比較器１７ａ，１８ａに対する設定値をレジス
タ１７ｂ，１８ｂに設定しているので、例えば動作中に
おいても、任意のタイミングを設定することができる。
部は、次の（１），（２）のような利点がある。 （１） クロック信号ＣＫｉをカウントするカウンタ１
６と、そのカウント値ＣＮＴを設定値と比較する２つの
比較器１７ａ，１８ａを設けている。これにより、従来
に比べて小さな回路規模で次段のクロック制御部を起動
するとともに、所定のパルス数だけクロック信号ＣＫｉ
を出力することができるので、雑音と消費電力の低減が
可能である。 （２） 比較器１７ａ，１８ａに対する設定値をレジス
タ１７ｂ，１８ｂに設定しているので、例えば動作中に
おいても、任意のタイミングを設定することができる。
【００２８】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｅ）のようなものがある。 （ａ） 図３では、クロック制御部１０ｉを誤り訂正回
路に適用した例を示したが、どのような機能ブロックに
対しても同様に適用可能である。 （ｂ） 節電モード信号ＰＤＮによって、クロック制御
回路１０の全体の動作を制御するようにしているが、リ
セット信号等を用いても良い。 （ｃ） 図１は、動作説明を明瞭にするために正論理の
回路構成としたが、負論理、或いは正論理と負論理を混
在した回路構成としても良い。 （ｄ） 図３中のクロック制御部１０１のように、この
クロック制御部１０１の動作が終了した時点で、後段の
クロック制御部１０２を起動する場合には、図１におけ
る比較器１８ａ及びレジスタ１８ｂを削除することがで
きる。 （ｅ） 図１に示すように、第１及び第２の検出手段
は、任意の値を設定することができるように比較器１７
ａ，１７ｂとレジスタ１７ａ，１８ｂとで構成している
が、設定値を変更する必要が無い場合には、ＡＮＤ等の
論理ゲートで構成することができる。これにより、更に
回路構成を簡素化することができる。
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｅ）のようなものがある。 （ａ） 図３では、クロック制御部１０ｉを誤り訂正回
路に適用した例を示したが、どのような機能ブロックに
対しても同様に適用可能である。 （ｂ） 節電モード信号ＰＤＮによって、クロック制御
回路１０の全体の動作を制御するようにしているが、リ
セット信号等を用いても良い。 （ｃ） 図１は、動作説明を明瞭にするために正論理の
回路構成としたが、負論理、或いは正論理と負論理を混
在した回路構成としても良い。 （ｄ） 図３中のクロック制御部１０１のように、この
クロック制御部１０１の動作が終了した時点で、後段の
クロック制御部１０２を起動する場合には、図１におけ
る比較器１８ａ及びレジスタ１８ｂを削除することがで
きる。 （ｅ） 図１に示すように、第１及び第２の検出手段
は、任意の値を設定することができるように比較器１７
ａ，１７ｂとレジスタ１７ａ，１８ｂとで構成している
が、設定値を変更する必要が無い場合には、ＡＮＤ等の
論理ゲートで構成することができる。これにより、更に
回路構成を簡素化することができる。
【００２９】以上詳細に説明したように、第１の発明に
よれば、対応する機能ブロックに供給されるクロック信
号をカウントするカウント手段と、このカウント手段の
カウント値が、それぞれ第１及び第２の設定値になった
ことを検出する第１及び第２の検出手段を有している。
これにより、それぞれの機能ブロックに対して任意のタ
イミングでクロック信号を供給することが可能になると
いう効果がある。しかも、カウント手段は１個で良いの
で、回路構成が簡素化され、不必要なクロック信号によ
る雑音と消費電力の低減が可能になるという効果があ
る。更に、第１及び第２の検出手段は、それぞれレジス
タと比較器で構成されている。これにより、動作中にお
いてもレジスタの値を変えることにより、タイミングを
自由に設定し直すことができ、タイミング制御の自由度
が増すという効果がある。
よれば、対応する機能ブロックに供給されるクロック信
号をカウントするカウント手段と、このカウント手段の
カウント値が、それぞれ第１及び第２の設定値になった
ことを検出する第１及び第２の検出手段を有している。
これにより、それぞれの機能ブロックに対して任意のタ
イミングでクロック信号を供給することが可能になると
いう効果がある。しかも、カウント手段は１個で良いの
で、回路構成が簡素化され、不必要なクロック信号によ
る雑音と消費電力の低減が可能になるという効果があ
る。更に、第１及び第２の検出手段は、それぞれレジス
タと比較器で構成されている。これにより、動作中にお
いてもレジスタの値を変えることにより、タイミングを
自由に設定し直すことができ、タイミング制御の自由度
が増すという効果がある。
【００３０】第２の発明によれば、第１の発明によるク
ロック制御回路を用いて誤り訂正回路の各機能ブロック
に対するクロック信号の供給を行っているので、第１の
発明と同様の効果を有する誤り訂正回路が得られる。
ロック制御回路を用いて誤り訂正回路の各機能ブロック
に対するクロック信号の供給を行っているので、第１の
発明と同様の効果を有する誤り訂正回路が得られる。
【図１】本発明の実施形態を示すクロック制御部の回路
図である。
図である。
【図２】従来のクロック制御回路を有する論理回路駆動
装置の回路図である。
装置の回路図である。
【図３】図１のクロック制御部を備えた誤り訂正回路の
構成図である。
構成図である。
【図４】図１の動作の一例を示すタイムチャートであ
る。
る。
１０ クロック制御回路
１０ｉ クロック制御部
１１，１２ ＦＦ（フリップフロップ）
１３ ＯＲ（論理和ゲート）
１４ ＡＮＤ（論理積ゲート）
１５ インバータ
１６ カウンタ
１７ａ，１８ａ 比較器
１７ｂ，１８ｂ レジスタ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平４−302014（ＪＰ，Ａ)
特開 平10−242992（ＪＰ，Ａ)
特開 平５−108200（ＪＰ，Ａ)
特開 平４−125713（ＪＰ，Ａ)
特開 平１−137315（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 1/04 301
Claims (2)
- 【請求項１】 マスタクロック信号に基づく一定のシー
ケンスに従って論理動作をする複数の機能ブロックに対
してその論理動作の基準となるクロック信号を供給する
ために、これらの機能ブロックに対応して設けられた複
数のクロック制御部を有するクロック制御回路におい
て、 前記クロック制御部は、 外部または他のクロック制御部から起動信号が与えられ
たときにゲート信号を出力し、動作終了信号が与えられ
たときに該ゲート信号の出力を停止するゲート制御手段
と、 前記ゲート信号が与えられたときに前記マスタクロック
信号を対応する機能ブロックに前記クロック信号として
供給し、該ゲート信号が停止されたときに該クロック信
号の供給を停止するゲート手段と、 前記ゲート信号が与えられたときにリセットされ、該ゲ
ート信号が解除されたときに前記クロック信号をカウン
トするカウンタで構成されたカウント手段と、第１の設定値を設定するための第１のレジスタ及び前記
カウンタのカウント値と該第１のレジスタの値とが一致
したときに前記動作終了信号を出力する第１の比較器で
構成された 第１の検出手段と、第２の設定値を設定するための第２のレジスタ及び前記
カウンタのカウント値と該第２のレジスタの値とが一致
したときに前記起動信号を出力する第２の比較器で構成
された 第２の検出手段とを、 備えたことを特徴とするクロック制御回路。 - 【請求項２】 ２組の記憶部を有し、第１のクロック信
号に基づいて一方の記憶部が並列に与えられる入力デー
タの書き込みを行っているときに、他方の記憶部が第２
のクロック信号に基づいてデータの読み出しを行う第１
の機能ブロックと、 前記第１のクロック信号に基づいて前記入力データに対
する誤り訂正信号を生成する第２の機能ブロックと、 前記第２のクロック信号に基づいて前記第１の機能ブロ
ックから読み出されたデータを、前記第２の機能ブロッ
クで生成された誤り訂正信号によって訂正して 訂正デー
タを生成する第３の機能ブロックと、 前記訂正データが正しく訂正されているか否かを判定す
る第４の機能ブロックと、 第３のクロック信号に基づいて前記訂正データを遅延さ
せ、前記第４の機能ブロックの判定結果と同じタイミン
グで出力する第５の機能ブロックと、 マスタクロック信号に基づいて前記第１、第２及び第３
のクロック信号を生成し、対応する前記機能ブロックに
供給する請求項１記載のクロック制御回路とを、 備えたことを特徴とする誤り訂正回路。
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