JPH0767288B2 - サイリスタ・インバ−タのゲ−トパルス制御装置 - Google Patents
サイリスタ・インバ−タのゲ−トパルス制御装置Info
- Publication number
- JPH0767288B2 JPH0767288B2 JP59188715A JP18871584A JPH0767288B2 JP H0767288 B2 JPH0767288 B2 JP H0767288B2 JP 59188715 A JP59188715 A JP 59188715A JP 18871584 A JP18871584 A JP 18871584A JP H0767288 B2 JPH0767288 B2 JP H0767288B2
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- JP
- Japan
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- gate
- buffer
- output
- timer
- signal
- Prior art date
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- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
- H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
- H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
- H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Inverter Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロコンピュータを使用した、サイリス
タ・インバータのゲートパルス制御装置に関するもので
ある。
タ・インバータのゲートパルス制御装置に関するもので
ある。
従来、マイクロコンピュータを使用したサイリスタ・イ
ンバータのゲートパルス制御装置は、第４図に示すよう
に、タイマー24、マイクロコンピュータ21、ゲートパタ
ーン出力用バッファ22、ゲートパルス増幅器23で構成さ
れ、マイクロコンピュータ21はタイマー24の一定時間ご
との割り込み信号24aによりサンプル値制御を行ない、
ゲートパターン信号22aをゲートパルス増幅器23に出力
するようにしていた。
ンバータのゲートパルス制御装置は、第４図に示すよう
に、タイマー24、マイクロコンピュータ21、ゲートパタ
ーン出力用バッファ22、ゲートパルス増幅器23で構成さ
れ、マイクロコンピュータ21はタイマー24の一定時間ご
との割り込み信号24aによりサンプル値制御を行ない、
ゲートパターン信号22aをゲートパルス増幅器23に出力
するようにしていた。
この方式では、マイクロコンピュータの割込信号入力毎
に、電圧や周波数の情報に基づきパルス幅演算を行な
い、ゲートパターン信号（ゲートのオンオフデータ）お
よびゲートパターン信号の出力時期を算出している。し
かしながら、この方式ではパルス幅演算中のゲートパタ
ーン出力の変更は不可能であり、最短でも演算終了後に
しかゲートパターン出力の変更はできない。このタイミ
ング誤差は、ゲートパターン周期が短くなるほど大きく
なるので、ゲートパターンの出力精度が悪くなるという
問題点があった。
に、電圧や周波数の情報に基づきパルス幅演算を行な
い、ゲートパターン信号（ゲートのオンオフデータ）お
よびゲートパターン信号の出力時期を算出している。し
かしながら、この方式ではパルス幅演算中のゲートパタ
ーン出力の変更は不可能であり、最短でも演算終了後に
しかゲートパターン出力の変更はできない。このタイミ
ング誤差は、ゲートパターン周期が短くなるほど大きく
なるので、ゲートパターンの出力精度が悪くなるという
問題点があった。
この問題点を解決するため、本発明は、マイクロコンピ
ュータによりゲート制御を行なうサイリスタ・インバー
タのゲートパルス制御装置において、 Ｎ−１回目のサンプリング時間内で、Ｎ回目のゲートパ
ターンデータをマイクロコンピュータより入力し、これ
を保持する第１のバッファと、 Ｎ−１回目のサンプリング時間内で、Ｎ回目のゲートパ
ターンデータの出力時期に対応した計数値がマイクロプ
ロセッサより設定され、Ｎ回目のサンプリングの開始時
期より計数を開始して計数設定値に達した時にパルスを
発生する第１のタイマーと、 マイクロコンピュータの処理周期を決定する割り込み用
パルスを発生する第２のタイマーと、 Ｎ−１回目のサンプリング時間内で入力された前記第１
のバッファのゲートパターンデータをＮ回目のサンプリ
ング時間の始期に入力しこれを保持する第２のバッファ
と、 Ｎ回目のサンプリング時間内で前記第１のタイマーの出
力パルスにより前記第２のバッファのゲートパターンデ
ータを入力し、これを保持して出力する第３のバッファ
と、 Ｎ回目のサンプリング時間内でゲートパターンデータの
更新がある場合で、前記第１又は第２のタイマーの少な
くとも一方の計数誤動作により更新されないときに強制
的に前記第２のバッファのゲートパターンデータを前記
第３のバッファに入力し、これを保持して出力する強制
パターン出力回路と を備えたものである。
ュータによりゲート制御を行なうサイリスタ・インバー
タのゲートパルス制御装置において、 Ｎ−１回目のサンプリング時間内で、Ｎ回目のゲートパ
ターンデータをマイクロコンピュータより入力し、これ
を保持する第１のバッファと、 Ｎ−１回目のサンプリング時間内で、Ｎ回目のゲートパ
ターンデータの出力時期に対応した計数値がマイクロプ
ロセッサより設定され、Ｎ回目のサンプリングの開始時
期より計数を開始して計数設定値に達した時にパルスを
発生する第１のタイマーと、 マイクロコンピュータの処理周期を決定する割り込み用
パルスを発生する第２のタイマーと、 Ｎ−１回目のサンプリング時間内で入力された前記第１
のバッファのゲートパターンデータをＮ回目のサンプリ
ング時間の始期に入力しこれを保持する第２のバッファ
と、 Ｎ回目のサンプリング時間内で前記第１のタイマーの出
力パルスにより前記第２のバッファのゲートパターンデ
ータを入力し、これを保持して出力する第３のバッファ
と、 Ｎ回目のサンプリング時間内でゲートパターンデータの
更新がある場合で、前記第１又は第２のタイマーの少な
くとも一方の計数誤動作により更新されないときに強制
的に前記第２のバッファのゲートパターンデータを前記
第３のバッファに入力し、これを保持して出力する強制
パターン出力回路と を備えたものである。
以下、本発明を第１図に示す実施例に基づいて説明す
る。図中１は本発明の第１実施例を示すブロック図であ
り、２〜４は第１〜第３のラッチ付バッファ、５はゲー
トパルス増幅器、６および７は第１および第２のタイマ
ー、８は強制パターン出力回路、９はフリップフロップ
により構成された一定時間の遅れ回路（２クロック分の
遅れ、２段構成）、10は強制パターンの出力条件の判定
を行なうフリップフロップ、11および12はオアゲート、
13〜15はアンドゲート、16〜19は反転ゲートである。
る。図中１は本発明の第１実施例を示すブロック図であ
り、２〜４は第１〜第３のラッチ付バッファ、５はゲー
トパルス増幅器、６および７は第１および第２のタイマ
ー、８は強制パターン出力回路、９はフリップフロップ
により構成された一定時間の遅れ回路（２クロック分の
遅れ、２段構成）、10は強制パターンの出力条件の判定
を行なうフリップフロップ、11および12はオアゲート、
13〜15はアンドゲート、16〜19は反転ゲートである。
以下、この実施例の動作を第２図に示すタイムチャート
を参照しながら説明する。
を参照しながら説明する。
第１図におけるDBはマイクロコンピュータのデータバス
であり、ゲートのオンオフパターンそのものを示すデー
タであるゲートパターン信号（GP）と、カウンタ６と７
の計数時間関係が不良時に前述のゲートパターン信号
（GP）を強制的に出力すべきかどうかの判定信号である
パターン強制出力信号（SP）は、マイクロコンピュータ
１により、第１のラッチ付バッファ２に書き込まれる。
この第１のラッチ付バッファ２の出力GP2,SP2は、前記
の書き込みと共に出力され、次の書き込みまでこの状態
を保持する。GP2,SP2はそれぞれゲートパターン信号デ
ータ，パターン強制出力信号データである。
であり、ゲートのオンオフパターンそのものを示すデー
タであるゲートパターン信号（GP）と、カウンタ６と７
の計数時間関係が不良時に前述のゲートパターン信号
（GP）を強制的に出力すべきかどうかの判定信号である
パターン強制出力信号（SP）は、マイクロコンピュータ
１により、第１のラッチ付バッファ２に書き込まれる。
この第１のラッチ付バッファ２の出力GP2,SP2は、前記
の書き込みと共に出力され、次の書き込みまでこの状態
を保持する。GP2,SP2はそれぞれゲートパターン信号デ
ータ，パターン強制出力信号データである。
第２のラッチ付バッファ３は、端子Ｇへの入力取り込み
信号LP1が入力されると、GP2,SP2の信号を入力し、この
内容を出力して次のLP1入力まで保持を行なう。第３の
ラッチ付バッファ４も前記と同様に端子Ｇへの入力取り
込み信号LP2により、ゲートパターン信号GP4がゲートパ
ルス増幅器５へ出力される。
信号LP1が入力されると、GP2,SP2の信号を入力し、この
内容を出力して次のLP1入力まで保持を行なう。第３の
ラッチ付バッファ４も前記と同様に端子Ｇへの入力取り
込み信号LP2により、ゲートパターン信号GP4がゲートパ
ルス増幅器５へ出力される。
サンプリング割り込み信号RTCは、マイクロコンピュー
タ１のサンプリング周期を定める信号で、第１のタイマ
ー６より周期内にパルスが出力される。第２のタイマー
７は割り込み信号RTCをゲートに入力しているので、こ
の信号により、計数値は初期値にリセットされ、その後
マイクロコンピュータで設定された設定値よりダウンカ
ウントを始めて、設定値に達した時にGTIM出力パルスが
出力される。
タ１のサンプリング周期を定める信号で、第１のタイマ
ー６より周期内にパルスが出力される。第２のタイマー
７は割り込み信号RTCをゲートに入力しているので、こ
の信号により、計数値は初期値にリセットされ、その後
マイクロコンピュータで設定された設定値よりダウンカ
ウントを始めて、設定値に達した時にGTIM出力パルスが
出力される。
強制パターン出力回路８が動作していない場合において
は、定常時には、第２のタイマー７の計数時間、すなわ
ち第１のタイマー６のRTC信号出力時点より第２のタイ
マー７のGTIM信号を出力するまでの時間が、第１のタイ
マー６のRTC信号出力周期より短いのであるが、第１の
タイマー６又は第２のタイマー７が、内部又は外部要因
により計数の誤動作を行ない、第２のタイマー７の計数
時間が、第１のタイマー６のRTC信号出力周期より長く
なった場合には、このRTCにより計数値を初期値にリセ
ットされているため、第２のタイマー７のGTIMの出力信
号は出ないことになる。
は、定常時には、第２のタイマー７の計数時間、すなわ
ち第１のタイマー６のRTC信号出力時点より第２のタイ
マー７のGTIM信号を出力するまでの時間が、第１のタイ
マー６のRTC信号出力周期より短いのであるが、第１の
タイマー６又は第２のタイマー７が、内部又は外部要因
により計数の誤動作を行ない、第２のタイマー７の計数
時間が、第１のタイマー６のRTC信号出力周期より長く
なった場合には、このRTCにより計数値を初期値にリセ
ットされているため、第２のタイマー７のGTIMの出力信
号は出ないことになる。
その結果、第３のラッチ付バッファ４の入力取り込み信
号LP2が出ないので、ゲートパターン信号GP3の内容を、
前記第３のラッチ付バッファ４の出力に反映できないこ
とになり、これは場合によっては、サイリスタ・インバ
ータの転流失敗に波及することになる。
号LP2が出ないので、ゲートパターン信号GP3の内容を、
前記第３のラッチ付バッファ４の出力に反映できないこ
とになり、これは場合によっては、サイリスタ・インバ
ータの転流失敗に波及することになる。
強制パターン出力回路８は、前述の不具合を解決するも
ので、第２のタイマー７の計数時間が第１のタイマー６
のRTC信号出力周期より長くなった場合には、第２のラ
ッチ付バッファ３への入力取り込み信号LP1を一定時
間、例えば２クロック分だけ遅らせて、その間に第３の
ラッチ付バッファ４への入力取り込み信号を強制的に発
生させてゲートパターン信号GP3を取り込ませる。その
後、第２のラッチ付バッファ３は、ゲートパターン信号
GP2を取り込み、出力ラッチする。
ので、第２のタイマー７の計数時間が第１のタイマー６
のRTC信号出力周期より長くなった場合には、第２のラ
ッチ付バッファ３への入力取り込み信号LP1を一定時
間、例えば２クロック分だけ遅らせて、その間に第３の
ラッチ付バッファ４への入力取り込み信号を強制的に発
生させてゲートパターン信号GP3を取り込ませる。その
後、第２のラッチ付バッファ３は、ゲートパターン信号
GP2を取り込み、出力ラッチする。
強制パターン出力回路８への動作信号SP3はサンプリン
グ区間でゲートパターンが変更されるときに、「許可信
号」を立てる。これは、ゲートパターンの出力一を正確
に行なう目的で、不用な所では入力取り込み信号LP1を
遅らせないようにするためのものである。
グ区間でゲートパターンが変更されるときに、「許可信
号」を立てる。これは、ゲートパターンの出力一を正確
に行なう目的で、不用な所では入力取り込み信号LP1を
遅らせないようにするためのものである。
第１図において、サンプリング区間内でゲートパターン
データの変更がある場合について第３図に示すタイムチ
ャート（第３図は、第２のタイマー７の計数時間、すな
わちGTIMが出るまでの時間が第１のタイマー６のRTC信
号出力周期より短くなった場合のシーケンスを示す。）
を参照しながら説明する。
データの変更がある場合について第３図に示すタイムチ
ャート（第３図は、第２のタイマー７の計数時間、すな
わちGTIMが出るまでの時間が第１のタイマー６のRTC信
号出力周期より短くなった場合のシーケンスを示す。）
を参照しながら説明する。
前記のRTCパルス発生時、フリップフロップ10の出力10a
は“HIGH"レベルであるので、アンドゲート13の論理積
が成立して第２のラッチ付バッファ３への入力取り込み
信号LP1が発生する。
は“HIGH"レベルであるので、アンドゲート13の論理積
が成立して第２のラッチ付バッファ３への入力取り込み
信号LP1が発生する。
第２のラッチ付バッファ３の出力SP3（強制パターン出
力回路８への動作信号）は“HIGH"レベルとなり、同時
にフリップフロップ10へリセット信号10bがRTCより一定
時間遅れて入るので、フリップフロップ10の出力10aは
“LOW"となる。RTC発生後、ある時間で第２のタイマー
７が計数を終わり、出力パルスGTIMを発生して、フリッ
プフロップ10のクロック入力となり、出力10aを“HIGH"
レベルにする。同時に前記GTIM信号は、オアゲート12を
通り、第３のラッチ付バッファ４への入力取り込み信号
LP2を発生して、ゲートパターンデータGP3を入力して、
ゲートパルス増幅器５へ、ゲートパターンデータを出力
してこれを保持する。
力回路８への動作信号）は“HIGH"レベルとなり、同時
にフリップフロップ10へリセット信号10bがRTCより一定
時間遅れて入るので、フリップフロップ10の出力10aは
“LOW"となる。RTC発生後、ある時間で第２のタイマー
７が計数を終わり、出力パルスGTIMを発生して、フリッ
プフロップ10のクロック入力となり、出力10aを“HIGH"
レベルにする。同時に前記GTIM信号は、オアゲート12を
通り、第３のラッチ付バッファ４への入力取り込み信号
LP2を発生して、ゲートパターンデータGP3を入力して、
ゲートパルス増幅器５へ、ゲートパターンデータを出力
してこれを保持する。
ここで、第１のタイマー６と第２のタイマー７に誤動作
が生じて次のRTC信号発生までに前記GTIMが発生しない
ときは、フリップフロップ10の出力10aは“LOW"である
ので、アンドゲート14と15は論理積成立可能で、アンド
ゲート13は論理積不成立となる。よって、次のRTC信号
発生でアンドゲート15による論理積が成立するので、RT
C信号は入力取り込み信号LP2が発生させて、第３のラッ
チ付バッファ４に入力を取り込ませてラッチさせる。
が生じて次のRTC信号発生までに前記GTIMが発生しない
ときは、フリップフロップ10の出力10aは“LOW"である
ので、アンドゲート14と15は論理積成立可能で、アンド
ゲート13は論理積不成立となる。よって、次のRTC信号
発生でアンドゲート15による論理積が成立するので、RT
C信号は入力取り込み信号LP2が発生させて、第３のラッ
チ付バッファ４に入力を取り込ませてラッチさせる。
その後、一定時間遅れて遅れ回路９より出力9aが発生す
るので、アンドゲート14の論理積が成立して入力取り込
み信号LP1を発生させ、第２のラッチ付バッファ３に入
力を取り込ませる。第２のラッチ付バッファ３の出力SP
3により、フリップフロップ10は初期設定される。
るので、アンドゲート14の論理積が成立して入力取り込
み信号LP1を発生させ、第２のラッチ付バッファ３に入
力を取り込ませる。第２のラッチ付バッファ３の出力SP
3により、フリップフロップ10は初期設定される。
つまり、前回（Ｎ−１）のサンプリング周期で、マイク
ロコンピュータによりバッファ２に格納したパターンデ
ータGP2（およびSP2）を、今回（Ｎ）のサンプリング周
期用割込信号RTCでバッファ２のパターンデータをバッ
ファ３へ格納する。そしてこの時点からのゲートパター
ン変更タイミング（第２図のT1およびT2）がタイマー７
よりGTIMとして出力される。タイマー６およびタイマー
７が正常動作時は、このGTIM信号がLP2信号となってバ
ッファ３のパターンデータをバッファ４に格納する。
ロコンピュータによりバッファ２に格納したパターンデ
ータGP2（およびSP2）を、今回（Ｎ）のサンプリング周
期用割込信号RTCでバッファ２のパターンデータをバッ
ファ３へ格納する。そしてこの時点からのゲートパター
ン変更タイミング（第２図のT1およびT2）がタイマー７
よりGTIMとして出力される。タイマー６およびタイマー
７が正常動作時は、このGTIM信号がLP2信号となってバ
ッファ３のパターンデータをバッファ４に格納する。
これにより、バッファ４の出力がゲートパルス増幅器５
へ入力され、サイリスタへパターン信号が供給される。
へ入力され、サイリスタへパターン信号が供給される。
通常、タイマー７のGTIM信号出力の計数時間は、タイマ
ー６のRTC割込信号出力の計数時間より短くなるように
設定されるが、ノイズやソフト処理エラー等の要因によ
りタイマー７の計数時間がタイマー６の計数時間より長
くなった場合、バッファ４へのパターンデータ格納信号
LP2が出なくなり、パターンデータ不良となり、サイリ
スタの転流失敗の要因となる。
ー６のRTC割込信号出力の計数時間より短くなるように
設定されるが、ノイズやソフト処理エラー等の要因によ
りタイマー７の計数時間がタイマー６の計数時間より長
くなった場合、バッファ４へのパターンデータ格納信号
LP2が出なくなり、パターンデータ不良となり、サイリ
スタの転流失敗の要因となる。
この不具合に対し、強制パターン出力回路８は、前述の
条件においてパターンデータ不良を検出すると、強制的
にバッファ４へのパターンデータ格納信号LP2を発生さ
せることにより、前記不具合を改善したものである。
条件においてパターンデータ不良を検出すると、強制的
にバッファ４へのパターンデータ格納信号LP2を発生さ
せることにより、前記不具合を改善したものである。
上述したように本発明によれば、マイクロコンピュータ
によるゲートパルス制御を、簡単なハードウエアを付加
することにより、サンプリング周期の任意の時間で次回
用のゲートパルス情報を出力できるので、これによりソ
フトウエアの処理の負担軽減と、ゲートパターンの出力
精度を向上できる。また、タイマーの誤動作によるゲー
トパターンの誤出力を防止でき、さらに多重サイリスタ
インバータのゲートパルス制御も容易に行なうことがで
きるという効果を奏するものである。
によるゲートパルス制御を、簡単なハードウエアを付加
することにより、サンプリング周期の任意の時間で次回
用のゲートパルス情報を出力できるので、これによりソ
フトウエアの処理の負担軽減と、ゲートパターンの出力
精度を向上できる。また、タイマーの誤動作によるゲー
トパターンの誤出力を防止でき、さらに多重サイリスタ
インバータのゲートパルス制御も容易に行なうことがで
きるという効果を奏するものである。
第１図は本発明の実施例を示すブロック図、第２図およ
び第３図はその動作を示すタイムチャート、第４図は従
来の制御装置の構成を示すブロック図である。 1:マイクロコンピュータ 2:第１のラッチ付バッファ 3:第２のラッチ付バッファ 4:第３のラッチ付バッファ 5:ゲートパルス増幅器 6:第１のタイマー 7:第２のタイマー 8:強制パターン出力回路 9:遅れ回路 10:フリップフロップ 11,12:オアゲート 13〜15:アンドゲート 16〜19:反転ゲート GP1〜GP3:ゲートパターン信号 SP1,SP2:パターン強制出力信号 SP3:強制パターン出力回路への動作信号 LP1,LP2:入力取り込み信号 RTC:サンプリング割り込み信号 GTIM:パターン出力時期の信号 CLK:発振周波数
び第３図はその動作を示すタイムチャート、第４図は従
来の制御装置の構成を示すブロック図である。 1:マイクロコンピュータ 2:第１のラッチ付バッファ 3:第２のラッチ付バッファ 4:第３のラッチ付バッファ 5:ゲートパルス増幅器 6:第１のタイマー 7:第２のタイマー 8:強制パターン出力回路 9:遅れ回路 10:フリップフロップ 11,12:オアゲート 13〜15:アンドゲート 16〜19:反転ゲート GP1〜GP3:ゲートパターン信号 SP1,SP2:パターン強制出力信号 SP3:強制パターン出力回路への動作信号 LP1,LP2:入力取り込み信号 RTC:サンプリング割り込み信号 GTIM:パターン出力時期の信号 CLK:発振周波数
Claims (1)
- 【請求項１】マイクロコンピュータによりゲート制御を
行なうサイリスタ・インバータのゲートパルス制御装置
において、 Ｎ−１回目のサンプリング時間内で、Ｎ回目のゲートパ
ターンデータをマイクロコンピュータより入力し、これ
を保持する第１のバッファと、 Ｎ−１回目のサンプリング時間内で、Ｎ回目のゲートパ
ターンデータの出力時期に対応した計数値がマイクロプ
ロセッサより設定され、Ｎ回目のサンプリングの開始時
期より計数を開始して計数設定値に達した時にパルスを
発生する第１のタイマーと、 マイクロコンピュータの処理周期を決定する割り込み用
パルスを発生する第２のタイマーと、 Ｎ−１回目のサンプリング時間内で入力された前記第１
のバッファのゲートパターンデータをＮ回目のサンプリ
ング時間の始期に入力しこれを保持する第２のバッファ
と、 Ｎ回目のサンプリング時間内で前記第１のタイマーの出
力パルスにより前記第２のバッファのゲートパターンデ
ータを入力し、これを保持して出力する第３のバッファ
と、 Ｎ回目のサンプリング時間内でゲートパターンデータの
更新がある場合で、前記第１又は第２のタイマーの少な
くとも一方の計数誤動作により更新されないときに強制
的に前記第２のバッファのゲートパターンデータを前記
第３のバッファに入力し、これを保持して出力する強制
パターン出力回路と を備えたことを特徴とするサイリスタ・インバータのゲ
ートパルス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59188715A JPH0767288B2 (ja) | 1984-09-07 | 1984-09-07 | サイリスタ・インバ−タのゲ−トパルス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59188715A JPH0767288B2 (ja) | 1984-09-07 | 1984-09-07 | サイリスタ・インバ−タのゲ−トパルス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6166571A JPS6166571A (ja) | 1986-04-05 |
| JPH0767288B2 true JPH0767288B2 (ja) | 1995-07-19 |
Family
ID=16228518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59188715A Expired - Lifetime JPH0767288B2 (ja) | 1984-09-07 | 1984-09-07 | サイリスタ・インバ−タのゲ−トパルス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0767288B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0217864A (ja) * | 1988-07-04 | 1990-01-22 | Fuji Electric Co Ltd | Ｐｗｍパルス発生装置 |
| JP2679307B2 (ja) * | 1989-11-09 | 1997-11-19 | 富士電機株式会社 | Ｐｗｍパルス発生方法 |
-
1984
- 1984-09-07 JP JP59188715A patent/JPH0767288B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6166571A (ja) | 1986-04-05 |
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