JP3467699B2 - 半導体装置、メモリシステムおよび電子機器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、ＳＲＡＭ
（static random access memory）のような半導体装
置、および、これを備えるメモリシステム、電子機器に
関する。

【０００２】

【背景技術】半導体記憶装置の一種であるＳＲＡＭは、
リフレッシュ動作が不要なのでシステムを簡単にできる
ことや低消費電力であるという特徴を有する。このた
め、ＳＲＡＭは、例えば、携帯電話のような電子機器の
メモリに好適に使用される。

【０００３】

【発明が解決しようとする課題】本発明の目的は、セル
面積を小さくすることができる、半導体装置を提供する
ことにある。

【０００４】本発明の他の目的は、本発明の半導体装置
を含むメモリシステムおよび電子機器を提供することに
ある。

【０００５】

【課題を解決するための手段】１．半導体装置 １．１ 第１の半導体装置 本発明の半導体装置は、第１駆動トランジスタと、第２
駆動トランジスタと、第１転送トランジスタと、第２転
送トランジスタと、第１負荷トランジスタと、第２負荷
トランジスタとを含むメモリセルを備える半導体装置で
あって、前記第１負荷トランジスタのゲート電極と、前
記第１駆動トランジスタのゲート電極とを含む、第１ゲ
ート−ゲート電極層と、前記第２負荷トランジスタのゲ
ート電極と、前記第２駆動トランジスタのゲート電極と
を含む、第２ゲート−ゲート電極層と、前記第１負荷ト
ランジスタのドレイン領域と、前記第１駆動トランジス
タのドレイン領域とを電気的に接続する接続層の一部を
構成する、第１ドレイン−ドレイン配線層と、前記第２
負荷トランジスタのドレイン領域と、前記第２駆動トラ
ンジスタのドレイン領域とを電気的に接続する接続層の
一部を構成する、第２ドレイン−ドレイン配線層と、前
記第１ゲート−ゲート電極層と、前記第２ドレイン−ド
レイン配線層とを電気的に接続する接続層の一部を構成
する、第１ドレイン−ゲート配線層と、前記第２ゲート
−ゲート電極層と、前記第１ドレイン−ドレイン配線層
とを電気的に接続する接続層の一部を構成する、第２ド
レイン−ゲート配線層と、前記第１負荷トランジスタが
設けられた、第１活性領域と、を含み、前記第１ドレイ
ン−ゲート配線層と、前記第２ドレイン−ゲート配線層
とは、それぞれ異なる層に位置し、前記第１活性領域の
端部から側方へ突出するように、第１突出活性領域が設
けられている。

【０００６】ここで、「配線層」とは、フィールドまた
は層間絶縁層の上に配置された、層状の導電層をいう。

【０００７】本発明においては、第２ドレイン−ゲート
配線層は、前記第１ドレイン−ゲート配線層より上の層
に位置している。すなわち、第１ドレイン−ゲート配線
層と、第２ドレイン−ゲート配線層とは、それぞれ異な
る層に位置している。このため、本発明によれば、第１
ドレイン−ゲート配線層と、第２ドレイン−ゲート配線
層とを同じ層に形成する場合に比べて、第１ドレイン−
ゲート配線層および第２ドレイン−ゲート配線層が形成
された各層における配線層のパターン密度を低減するこ
とができ、セル面積を小さくすることができる。

【０００８】また、本発明においては、第１活性領域の
端部から側方へ突出するように、第１突出活性領域が設
けられている。このため、たとえば、第１活性領域に設
けられた第１負荷トランジスタのドレイン領域と、層間
絶縁層に設けられたコンタクト部との接触面積を確保す
ることができ、それらの接触抵抗の増大を抑えることが
できる。この理由は、実施の形態の項で後述する。

【０００９】本発明の半導体装置は、少なくとも次のい
ずれかの態様をとることができる。

【００１０】（Ａ）前記第１突出活性領域は、前記駆動
トランジスタが設けられている側に対して反対側の側方
へ突出するように設けられている態様。この態様によれ
ば、第１突出活性領域が、駆動トランジスタが設けられ
たウエル領域内に達するのを抑えることができる。

【００１１】（Ｂ）平面形状に関し、前記第１活性領域
の一部と、前記第１突出活性領域とで、Ｌ字を構成して
いる態様。

【００１２】（Ｃ）前記第２負荷トランジスタが設けら
れた、第２活性領域を含み、前記第２活性領域の端部か
ら側方へ突出するように、第２突出活性領域が設けられ
ている態様。この態様の場合、たとえば、第２活性領域
に設けられた第２負荷トランジスタのドレイン領域と、
層間絶縁層に設けられたコンタクト部との接触面積を確
保することができ、それらの接触抵抗の増大を抑えるこ
とができる。この理由は、実施の形態の項で後述する。

【００１３】この態様の場合、前記第２突出活性領域
は、前記駆動トランジスタが設けられている側に対して
反対側の側方へ突出するように設けられていることがで
きる。これにより、第２突出活性領域が、駆動トランジ
スタが設けられたウエル領域内に達するのを抑えること
ができる。

【００１４】また、この態様の場合、平面形状に関し、
前記第２活性領域の一部と、前記第２突出活性領域と
で、Ｌ字を構成していることができる。

【００１５】（Ｄ）前記第１ドレイン−ゲート配線層
は、前記第２ドレイン−ドレイン配線層とコンタクト部
を介して電気的に接続され、前記第２ドレイン−ゲート
配線層は、前記第２ゲート−ゲート電極層とコンタクト
部を介して電気的に接続され、かつ、前記第１ドレイン
−ドレイン配線層とコンタクト部を介して電気的に接続
されている態様。

【００１６】（Ｅ）前記第１ドレイン−ゲート配線層
は、前記第２ドレイン−ゲート配線層より下の層に位置
している態様。

【００１７】（Ｆ）前記第１ドレイン−ゲート配線層
は、前記第１ゲート−ゲート電極層と同じ層に位置して
いる態様。

【００１８】（Ｇ）前記第２ドレイン−ゲート配線層
は、複数の層にわたって構成されている態様。

【００１９】この態様の場合、前記第２ドレイン−ゲー
ト配線層は、第２ドレイン−ゲート配線層の下層部と、
第２ドレイン−ゲート配線層の上層部とを有し、前記第
２ドレイン−ゲート配線層の上層部は、第２ドレイン−
ゲート配線層の下層部より上の層に位置し、かつ、第２
ドレイン−ゲート配線層の下層部と電気的に接続されて
いることができる。

【００２０】また、この態様の場合、前記第２ドレイン
−ゲート配線層の上層部は、前記第２ドレイン−ゲート
配線層の下層部と、コンタクト部を介して電気的に接続
されていることができる。

【００２１】また、この態様の場合、前記第１ゲート−
ゲート電極層、前記第２ゲート−ゲート電極層および前
記第１ドレイン−ゲート配線層は、前記第１層導電層に
位置し、前記第１ドレイン−ドレイン配線層、前記第２
ドレイン−ドレイン配線層および前記第２ドレイン−ゲ
ート配線層の下層部は、前記第２層導電層に位置し、前
記第２ドレイン−ゲート配線層の上層部は、前記第３層
導電層に位置していることができる。

【００２２】（Ｈ）第２層導電層は、高融点金属の窒化
物層（たとえば窒化チタン）である態様。第２層導電層
が高融点金属の窒化物層であることにより、第２層導電
層の厚さを小さくすることができ、微細加工がし易い。
したがって、セル面積の低減を図ることができる。

【００２３】（Ｉ）第２層導電層の厚さは、１００〜２
００ｎｍである態様。

【００２４】１．２ 第２の半導体装置 本発明の第２の半導体装置は、第１の負荷トランジスタ
及び第１の駆動トランジスタ、第２の負荷トランジスタ
及び第２の駆動トランジスタとを含むフリップフロップ
をメモリセルとして用いた半導体装置であって、１つの
メモリセル内の前記第１及び前記第２の負荷トランジス
タは、各々のドレイン領域の間の、ゲート幅方向に延び
る直線に対して線対称に配置され、前記各々のドレイン
領域は、ゲート幅方向にチャネル領域よりも突出した突
出活性領域を含むことを特徴とする。

【００２５】また、本発明においては、前記各々のドレ
イン領域は、ゲート幅方向にチャネル領域よりも突出し
た突出活性領域を含む。このため、たとえば、第１負荷
トランジスタのドレイン領域と、層間絶縁層に設けられ
たコンタクト部との接触面積を確保することができ、そ
れらの接触抵抗の増大を抑えることができる。この理由
は、実施の形態の項で後述する。

【００２６】２．メモリシステム 本発明のメモリシステムは、本発明の半導体装置を備え
る。

【００２７】３．電子機器 本発明の電子機器は、本発明の半導体装置を備える。

【００２８】

【発明の実施の形態】本発明の実施の形態について説明
する。本実施の形態は、本発明にかかる半導体装置を、
ＳＲＡＭに適用したものである。

【００２９】１．ＳＲＡＭの等価回路 図１は、本実施の形態にかかるＳＲＡＭの等価回路と、
導電層との対応関係を示す図である。本実施の形態にか
かるＳＲＡＭは、６個のＭＯＳ電界効果トランジスタに
より、一つのメモリセルが構成されるタイプである。つ
まり、ｎチャネル型の駆動トランジスタＱ３とｐチャネ
ル型の負荷トランジスタＱ５とで、一つのＣＭＯＳイン
バータが構成されている。また、ｎチャネル型の駆動ト
ランジスタＱ４とｐチャネル型の負荷トランジスタＱ６
とで、一つのＣＭＯＳインバータが構成されている。こ
の二つのＣＭＯＳインバータをクロスカップルすること
により、フリップフロップが構成される。そして、この
フリップフロップと、ｎチャネル型の転送トランジスタ
Ｑ１、Ｑ２とにより、一つのメモリセルが構成される。

【００３０】２．ＳＲＡＭの構造 以下、ＳＲＡＭの構造を説明する。まず、各図面を簡単
に説明する。

【００３１】図１は、本実施の形態にかかるＳＲＡＭの
等価回路と、導電層との対応関係を示す図である。図２
は、本実施の形態に係るＳＲＡＭのメモリセルのフィー
ルドを模式的に示す平面図である。図３は、本実施の形
態に係るＳＲＡＭのメモリセルの第１層導電層を模式的
に示す平面図である。図４は、本実施の形態に係るＳＲ
ＡＭのメモリセルの第２層導電層を模式的に示す平面図
である。図５は、本実施の形態に係るＳＲＡＭのメモリ
セルの第３層導電層を模式的に示す平面図である。図６
は、本実施の形態に係るＳＲＡＭのメモリセルの第４層
導電層を模式的に示す平面図である。図７は、本実施の
形態に係るＳＲＡＭのメモリセルのフィールドおよび第
１層導電層を模式的に示す平面図である。図８は、本実
施の形態に係るＳＲＡＭのメモリセルのフィールドおよ
び第２層導電層を模式的に示す平面図である。図９は、
本実施の形態に係るＳＲＡＭのメモリセルの第１層導電
層および第２層導電層を模式的に示す平面図である。図
１０は、本実施の形態に係るＳＲＡＭのメモリセルの第
２層導電層および第３層導電層を模式的に示す平面図で
ある。図１１は、本実施の形態に係るＳＲＡＭのメモリ
セルの第３層導電層および第４層導電層を模式的に示す
平面図である。図１２は、図２〜図１１のＡ−Ａ線に沿
った断面を模式的に示す断面図である。図１３は、図２
〜図１１のＢ−Ｂ線に沿った断面を模式的に示す断面図
である。

【００３２】ＳＲＡＭは、フィールドに形成された素子
形成領域と、第１層導電層と、第２層導電層と、第３層
導電層と、第４層導電層とを含んで構成されている。以
下、フィールドおよび第１〜第４層導電層の各構成につ
いて、具体的に説明する。

【００３３】２．１ フィールド 図２を参照しながら、フィールドについて説明する。フ
ィールドは、第１〜第４活性領域１４，１５，１６，１
７および第１および第２突出活性領域ならびに素子分離
領域１２を有する。第１〜第４活性領域１４，１５，１
６，１７および第１および第２突出活性領域１８，１９
は、素子分離領域１２によって画定されている。第１お
よび第２活性領域１４，１５および第１および第２突出
活性領域１８，１９が形成された側の領域は、ｎ型ウエ
ル領域Ｗ１０となっており、第３および第４活性領域１
６，１７が形成された側の領域は、ｐ型ウエル領域Ｗ２
０となっている。

【００３４】第１活性領域１４および第１突出活性領域
１８と、第２活性領域１５および第２突出活性領域１９
とは、平面形状に関して、対称関係にある。また、第３
活性領域１６と第４活性領域１７とは、平面形状に関し
て、対称関係にある。

【００３５】第１突出活性領域１８は、第１活性領域１
４の端部から側方へ突出するように設けられている。具
体的には、第１突出活性領域１８は、ｐウエル領域Ｗ２
０が設けられている側に対して反対側の側方へ突出する
ように設けることができる。また、平面形状に関し、第
１活性領域１４の一部と、第１突出活性領域１８とで、
Ｌ字を構成していることができる。第１突出活性領域１
８の長さＬ１０は、たとえば０．１４〜０．２０μｍで
ある。第１突出活性領域１８の幅Ｗ１０は、たとえば
０．１８〜０．２２μｍである。第１突出活性領域１８
を設けることにより奏される作用効果は、後述の「作用
効果」の項で説明する。

【００３６】第２突出活性領域１９は、第２活性領域１
５の端部から側方へ突出するように設けられている。具
体的には、第２突出活性領域１９は、ｐウエル領域Ｗ２
０が設けられている側に対して反対側の側方へ突出する
ように設けることができる。また、平面形状に関し、第
２活性領域１５の一部と、第２突出活性領域１９とで、
Ｌ字を構成していることができる。第２突出活性領域１
９の長さＬ２０は、たとえば０．１４〜０．２０μｍで
ある。第２突出活性領域１９の幅Ｗ２０は、たとえば
０．１８〜０．２２μｍである。第２突出活性領域１９
を設けることにより奏される作用効果は、後述の「作用
効果」の項で説明する。

【００３７】第１活性領域１４および第１突出活性領域
１８において、第１負荷トランジスタＱ５が形成され
る。第１活性領域１４内には、第１のｐ⁺型不純物層１
４ａが形成されている。第１活性領域１４および第１突
出活性領域１８内には、第２のｐ⁺型不純物層１４ｂが
形成されている。第１のｐ⁺型不純物層１４ａは、第１
負荷トランジスタＱ５のソースとして機能する。第２の
ｐ⁺型不純物層１４ｂは、第１負荷トランジスタＱ５の
ドレインとして機能する。

【００３８】第２活性領域１５および第２突出活性領域
１９において、第２負荷トランジスタＱ６が形成され
る。第２活性領域１５内には、第３のｐ⁺型不純物層１
５ａが形成されている。第２活性領域１５および第２突
出活性領域１９内には、第４のｐ⁺型不純物層１５ｂが
形成されている。第３のｐ⁺型不純物層１５ａは、第２
負荷トランジスタＱ６のソースとして機能する。第４の
ｐ⁺型不純物層１５ｂは、第２負荷トランジスタＱ６の
ドレインとして機能する。

【００３９】第３活性領域１６において、第１駆動トラ
ンジスタＱ３および第１転送トランジスタＱ１が形成さ
れる。第３活性領域１６内には、トランジスタＱ１，Ｑ
３の構成要素となる第１〜第３のｎ⁺型不純物層１６
ａ，１６ｂ，１６ｃと、ウエルコンタクト領域を構成す
る第５のｐ⁺型不純物層１６ｄとが形成されている。第
１のｎ⁺型不純物層１６ａは、第１転送トランジスタＱ
１のソースまたはドレインとして機能する。第２のｎ⁺
型不純物層１６ｂは、第１駆動トランジスタＱ３のドレ
イン、および、第１転送トランジスタＱ１のソースまた
はドレインとして機能する。第３のｎ⁺型不純物層１６
ｃは、第１駆動トランジスタＱ３のソースとして機能す
る。

【００４０】第４活性領域１７において、第２駆動トラ
ンジスタＱ４および第２転送トランジスタＱ２が形成さ
れる。第４活性領域１７内には、トランジスタＱ２，Ｑ
４の構成要素となる第４〜第６のｎ⁺型不純物層１７
ａ，１７ｂ，１７ｃと、ウエルコンタクト領域を構成す
る第６のｐ⁺型不純物層１７ｄとが形成されている。第
４のｎ⁺型不純物層１７ａは、第２転送トランジスタＱ
２のソースまたはドレインとして機能する。第５のｎ⁺
型不純物層１７ｂは、第２駆動トランジスタＱ４のドレ
イン、および、第２転送トランジスタＱ２のソースまた
はドレインとして機能する。第６のｎ⁺型不純物層１７
ｃは、第２駆動トランジスタＱ４のソースとして機能す
る。

【００４１】２．２ 第１層導電層 次に、図３および図７を参照しながら、第１層導電層を
説明する。なお、第１層導電層とは、フィールド１０の
上に形成された導電層をいう。

【００４２】第１層導電層は、第１ゲート−ゲート電極
層２０と、第２ゲート−ゲート電極層２２と、第１ドレ
イン−ゲート配線層３０と、副ワード線２４とを有す
る。

【００４３】第１ゲート−ゲート電極層２０および第２
ゲート−ゲート電極層２２は、Ｙ方向に沿って伸びるよ
うに形成されている。第１ドレイン−ゲート配線層３０
および副ワード線２４は、Ｘ方向に沿って伸びるように
形成されている。

【００４４】以下、第１層導電層の各構成要素につい
て、具体的に説明する。

【００４５】１）第１ゲート−ゲート電極層 第１ゲート−ゲート電極層２０は、図７に示すように、
第１活性領域１４および第３活性領域１６と交差するよ
うに形成されている。第１ゲート−ゲート電極層２０
は、第１負荷トランジスタＱ５および第１駆動トランジ
スタＱ３のゲート電極として機能する。

【００４６】第１ゲート−ゲート電極層２０は、第１活
性領域１４において、第１のｐ⁺型不純物層１４ａと第
２のｐ⁺型不純物層１４ｂとの間を通るように形成され
ている。すなわち、第１ゲート−ゲート電極層２０と、
第１のｐ⁺型不純物層１４ａと、第２のｐ⁺型不純物層１
４ｂとで、第１負荷トランジスタＱ５を構成している。
また、第１ゲート−ゲート電極層２０は、第３活性領域
１６において、第２のｎ⁺型不純物層１６ｂと第３のｎ⁺
型不純物層１６ｃとの間を通るように形成されている。
すなわち、第１ゲート−ゲート電極層２０と、第２のｎ
⁺型不純物層１６ｂと、第３のｎ⁺型不純物層１６ｃと
で、第１駆動トランジスタＱ３を構成している。

【００４７】２）第１ドレイン−ゲート配線層 第１ドレイン−ゲート配線層３０は、第１ゲート−ゲー
ト電極層２０の側部から、第２ゲート−ゲート電極層２
２に向かってＸ方向に沿って伸びるように形成されてい
る。また、第１ドレイン−ゲート配線層３０は、図７に
示すように、少なくとも、第１活性領域１４と第３活性
領域１６との間において形成されている。

【００４８】３）第２ゲート−ゲート電極層 第２ゲート−ゲート電極層２２は、図７に示すように、
第２活性領域１５および第４活性領域１７と交差するよ
うに形成されている。第２ゲート−ゲート電極層２２
は、第２負荷トランジスタＱ６および第２駆動トランジ
スタＱ４のゲート電極として機能する。

【００４９】第２ゲート−ゲート電極層２２は、第２活
性領域１５において、第３のｐ⁺型不純物層１５ａと第
４のｐ⁺型不純物層１５ｂとの間を通るように形成され
ている。すなわち、第２ゲート−ゲート電極層２２と、
第３のｐ⁺型不純物層１５ａと、第４のｐ⁺型不純物層１
５ｂとで、第２負荷トランジスタＱ６を構成している。
また、第２ゲート−ゲート電極層２２は、第４活性領域
１７において、第５のｎ⁺型不純物層１７ｂと第６のｎ⁺
型不純物層１７ｃとの間を通るように形成されている。
すなわち、第２ゲート−ゲート電極層２２と、第５のｎ
⁺型不純物層１７ｂと、第６のｎ⁺型不純物層１７ｃと
で、第２駆動トランジスタＱ４を構成している。

【００５０】４）副ワード線 副ワード線２４は、図７に示すように、第３活性領域１
６および第４活性領域１７と交差するように形成されて
いる。副ワード線２４は、第１および第２転送トランジ
スタＱ１，Ｑ２のゲート電極として機能する。

【００５１】副ワード線２４は、第３活性領域１６にお
いて、第１のｎ⁺型不純物層１６ａと第２のｎ⁺型不純物
層１６ｂとの間を通るように形成されている。すなわ
ち、副ワード線２４と、第１のｎ⁺型不純物層１６ａ
と、第２のｎ⁺型不純物層１６ｂとで、第１転送トラン
ジスタＱ１を構成している。また、副ワード線２４は、
第４活性領域１７において、第４のｎ⁺型不純物層１７
ａと第５のｎ⁺型不純物層１７ｂとの間を通るように形
成されている。すなわち、副ワード線２４と、第４のｎ
⁺型不純物層１７ａと、第５のｎ⁺型不純物層１７ｂと
で、第２転送トランジスタＱ２を構成している。

【００５２】５）第１層導電層等の断面構造 第１層導電層は、たとえば、ポリシリコン層およびシリ
サイド層が順次積層されて構成されることができる。

【００５３】図１２および図１３に示すように、フィー
ルドおよび第１層導電層の上には、第１層間絶縁層９０
が形成されている。第１層間絶縁層９０は、たとえば化
学的機械的研磨法により、平坦化処理がなされて構成さ
れることができる。

【００５４】２．３ 第２層導電層 以下、図４、図８および図９を参照しながら、第２層導
電層を説明する。なお、第２層導電層とは、第１層間絶
縁層９０の上に形成された導電層をいう。

【００５５】第２層導電層は、図４に示すように、第１
ドレイン−ドレイン配線層４０と、第２ドレイン−ドレ
イン配線層４２と、第２ドレイン−ゲート配線層の下層
部３２ａと、第１ＢＬコンタクトパッド層７０ａと、第
１／ＢＬコンタクトパッド層７２ａと、第１Ｖｓｓコン
タクトパッド層７４ａと、Ｖｄｄコンタクトパッド層７
６とを有する。

【００５６】第１ドレイン−ドレイン配線層４０と、第
２ドレイン−ドレイン配線層４２と、第２ドレイン−ゲ
ート配線層の下層部３２ａとは、Ｙ方向（負荷トランジ
スタ及び駆動トランジスタ）に沿って伸びるように形成
されている。第１ドレイン−ドレイン配線層４０と、第
２ドレイン−ドレイン配線層４２と、第２ドレイン−ゲ
ート配線層の下層部３２ａとは、Ｘ方向に順次配列され
ている。

【００５７】以下、第２層導電層の各構成要素につい
て、具体的に説明する。

【００５８】１）第１ドレイン−ドレイン配線層 第１ドレイン−ドレイン配線層４０は、第１活性領域１
４および第３活性領域１６と平面的にみて重なる部分を
有する（図８参照）。具体的には、第１ドレイン−ドレ
イン配線層４０の一方の端部４０ａは、第２のｐ⁺型不
純物層１４ｂの上方に位置している。第１ドレイン−ド
レイン配線層４０の一方の端部４０ａと第２のｐ⁺型不
純物層１４ｂとは、フィールドと第２層導電層とのコン
タクト部（以下「フィールド・第２層−コンタクト部」
という）８０を介して電気的に接続されている。第１ド
レイン−ドレイン配線層４０の他方の端部４０ｂは、第
２のｎ⁺型不純物層１６ｂの上方に位置している。第１
ドレイン−ドレイン配線層４０の他方の端部４０ｂと第
２のｎ⁺型不純物層１６ｂとは、フィールド・第２層−
コンタクト部８０を介して電気的に接続されている。

【００５９】２）第２ドレイン−ドレイン配線層 第２ドレイン−ドレイン配線層４２は、第２活性領域１
５および第４活性領域１７と平面的にみて重なる部分を
有する（図８参照）。具体的には、第２ドレイン−ドレ
イン配線層４２の一方の端部４２ａは、第４のｐ⁺型不
純物層１５ｂの上方に位置している。第２ドレイン−ド
レイン配線層４２の一方の端部４２ａと、第４のｐ⁺型
不純物層１５ｂとは、フィールド・第２層−コンタクト
部８０を介して電気的に接続されている。第２ドレイン
−ドレイン配線層４２の他方の端部４２ｂは、第５のｎ
⁺型不純物層１７ｂの上方に位置している。第２ドレイ
ン−ドレイン配線層４２の他方の端部４２ｂと、第５の
ｎ⁺型不純物層１７ｂとは、フィールド・第２層−コン
タクト部８０を介して電気的に接続されている。

【００６０】さらに、第２ドレイン−ドレイン配線層４
２は、第１ドレイン−ゲート配線層３０の端部３０ａと
平面的にみて重なる部分を有する（図９参照）。第２ド
レイン−ドレイン配線層４２と、第１ドレイン−ゲート
配線層３０の端部３０ａとは、第１層導電層と第２層導
電層とのコンタクト部（以下「第１層・第２層−コンタ
クト部」という）８２を介して電気的に接続されてい
る。

【００６１】３）第２ドレイン−ゲート配線層の下層部 第２ドレイン−ゲート配線層の下層部３２ａは、第２ド
レイン−ドレイン配線層４２を基準として、第１ドレイ
ン−ドレイン配線層４０の反対側に形成されている。第
２ドレイン−ゲート配線層の下層部３２ａは、第２ゲー
ト−ゲート電極層２２と平面的にみて重なる部分を有す
る（図９参照）。第２ドレイン−ゲート配線層の下層部
３２ａと、第２ゲート−ゲート電極層２２とは、第１層
・第２層−コンタクト部８２を介して電気的に接続され
ている。

【００６２】４）第１ＢＬコンタクトパッド層 第１ＢＬコンタクトパッド層７０ａは、第３活性領域１
６における第１のｎ⁺型不純物層１６ａの上方に位置し
ている（図８参照）。第１ＢＬコンタクトパッド層７０
ａと第１のｎ⁺型不純物層１６ａとは、フィールド・第
２層−コンタクト部８０を介して電気的に接続されてい
る。

【００６３】５）第１／ＢＬコンタクトパッド層 第１／ＢＬコンタクトパッド層７２ａは、第４活性領域
１７における第４のｎ ⁺型不純物層１７ａの上方に位置
している（図８参照）。第１／ＢＬコンタクトパッド層
７２ａと第４のｎ⁺型不純物層１７ａとは、フィールド
・第２層−コンタクト部８０を介して電気的に接続され
ている。

【００６４】６）第１Ｖｓｓコンタクトパッド層 各第１Ｖｓｓコンタクトパッド層７４ａは、駆動トラン
ジスタＱ３，Ｑ４のソース（たとえば第３のｎ⁺型不純
物層１６ｃ）およびウエルコンタクト領域（たとえば第
５のｐ⁺型不純物層１６ｄ）の上方に位置している（図
８参照）。各第１Ｖｓｓコンタクトパッド層７４ａは、
フィールド・第２層−コンタクト部８０を介して、駆動
トランジスタＱ３，Ｑ４のソース（たとえば第３のｎ⁺
型不純物層１６ｃ）と電気的に接続されている。また、
第１Ｖｓｓコンタクトパッド層７４ａは、フィールド・
第２層−コンタクト部８０を介して、ウエルコンタクト
領域（たとえば第４のｐ⁺型不純物層１６ｄ）と電気的
に接続されている。

【００６５】７）Ｖｄｄコンタクトパッド層 各Ｖｄｄコンタクトパッド層７６は、負荷トランジスタ
Ｑ５，Ｑ６のソース（たとえば第１のｐ⁺型不純物層１
４ａ）の上方に位置されている。各Ｖｄｄコンタクトパ
ッド層７６は、フィールド・第２層−コンタクト部８０
を介して、負荷トランジスタＱ５，Ｑ６のソース（たと
えば第１のｐ⁺型不純物層１４ａ）と電気的に接続され
ている。

【００６６】８）第２層導電層等の断面構造 次に、第２層導電層の断面構造について、図１２および
図１３を用いて説明する。第２層導電層は、例えば、高
融点金属の窒化物層のみからなることができる。第２層
導電層の厚さは、たとえば１００〜２００ｎｍ、好まし
くは１４０〜１６０ｎｍである。高融点金属の窒化物層
は、例えば、窒化チタンからなることができる。第２層
導電層が高融点金属の窒化物層からなることにより、第
２層導電層の厚さを小さくすることができ、微細加工が
し易い。したがって、セル面積の低減を図ることができ
る。

【００６７】また、第２層導電層は、次のいずれかの態
様であってもよい。１）高融点金属からなる金属層上
に、高融点金属の窒化物層を形成した構造を有していて
もよい。この場合、高融点金属からなる金属層は、下敷
きとなり、例えば、チタン層からなることができる。高
融点金属の窒化物層の材料としては、窒化チタンを挙げ
ることができる。２）第２層導電層の構成は、高融点金
属の金属層のみから構成されてもよい。

【００６８】次に、フィールド・第２層−コンタクト部
８０の断面構造について、図１２および図１３を用いて
説明する。フィールド・第２層−コンタクト部８０は、
第１層間絶縁層９０に形成されたスルーホール９０ａを
充填するように形成されている。フィールド・第２層−
コンタクト部８０は、バリア層８０ａと、バリア層８０
ａの上に形成されたプラグ８０ｂとを含む。プラグの材
料としては、チタン、タングステンを挙げることができ
る。バリア層８０ａとしては、高融点金属からなる金属
層と、その金属層の上に形成された高融点金属の窒化物
層とからなることが好ましい。高融点金属からなる金属
層の材質としては、たとえばチタンを挙げることができ
る。高融点金属の窒化物層の材質としては、たとえば窒
化チタンを挙げることができる。

【００６９】次に、第１層・第２層−コンタクト部８２
の断面構造について、図１２および図１３を用いて説明
する。第１層・第２層−コンタクト部８２は、第１層間
絶縁層９０に形成されたスルーホール９０ｂを充填する
ように形成されている。第１層・第２層−コンタクト部
８２は、フィールド・第２層−コンタクト部８０におい
て述べた構成と同様の構成をとることができる。

【００７０】第２層導電層を覆うように、第２層間絶縁
層９２が形成されている。第２層間絶縁層９２は、たと
えば化学的機械的研磨法により、平坦化処理がなされて
構成されることができる。

【００７１】２．４ 第３層導電層 以下、図５および図１０を参照しながら、第３層導電層
を説明する。なお、第３層導電層とは、第２層間絶縁層
９２の上に形成された導電層をいう（図１２および図１
３参照）。

【００７２】第３層導電層は、第２ドレイン−ゲート配
線層の上層部３２ｂと、主ワード線５０と、Ｖｄｄ配線
５２と、第２ＢＬコンタクトパッド層７０ｂと、第２／
ＢＬコンタクトパッド層７２ｂと、第２Ｖｓｓコンタク
トパッド層７４ｂとを有する。

【００７３】第２ドレイン−ゲート配線層の上層部３２
ｂ、主ワード線５０およびＶｄｄ配線５２は、Ｘ方向に
沿って伸びるように形成されている。第２ＢＬコンタク
トパッド層７０ｂと、第２／ＢＬコンタクトパッド層７
２ｂと、第２Ｖｓｓコンタクトパッド層７４ｂとは、Ｙ
方向に沿って伸びるように形成されている。

【００７４】以下、第３層導電層の各構成要素につい
て、具体的に説明する。

【００７５】１）第２ドレイン−ゲート配線層の上層部 第２ドレイン−ゲート配線層の上層部３２ｂは、図１０
に示すように、第２層導電層の第２ドレイン−ドレイン
配線層４２と交差するように形成されている。具体的に
は、第２ドレイン−ゲート配線層の上層部３２ｂは、第
１ドレイン−ドレイン配線層４０の端部４０ｂの上方か
ら、第２ドレイン−ゲート配線層の下層部３２ａの端部
３２ａ１の上方まで形成されている。第２ドレイン−ゲ
ート配線層の上層部３２ｂは、第２層導電層と第３層導
電層とのコンタクト部（以下「第２層・第３層−コンタ
クト部」という）８４を介して、第１ドレイン−ドレイ
ン配線層４０の端部４０ｂと電気的に接続されている。
また、第２ドレイン−ゲート配線層の上層部３２ｂは、
第２層・第３層−コンタクト部８４を介して、第２ドレ
イン−ゲート配線層の下層部３２ａの端部３２ａ１と電
気的に接続されている。

【００７６】図１に示すように、第２層導電層の第１ド
レイン−ドレイン配線層４０と、第１層導電層の第２ゲ
ート−ゲート電極層２２とは、第２層・第３層−コンタ
クト部８４、第２ゲート−ドレイン配線層の上層部３２
ｂ、第２層・第３層−コンタクト部８４、第２ゲート−
ドレイン配線層の下層部３２ａ、第１層・第２層−コン
タクト部８２を介して、電気的に接続されている。

【００７７】２）Ｖｄｄ配線 Ｖｄｄ配線５２は、図１０に示すように、Ｖｄｄコンタ
クトパッド層７６の上方を通るように形成されている。
Ｖｄｄ配線５２は、第２層・第３層−コンタクト部８４
を介して、Ｖｄｄコンタクトパッド層７６と電気的に接
続されている。

【００７８】３）第２ＢＬコンタクトパッド層 第２ＢＬコンタクトパッド層７０ｂは、第１ＢＬコンタ
クトパッド層７０ａの上方に位置している。第２ＢＬコ
ンタクトパッド層７０ｂは、第２層・第３層−コンタク
ト部８４を介して、第１ＢＬコンタクトパッド層７０ａ
と電気的に接続されている。

【００７９】４）第２／ＢＬコンタクトパッド層 第２／ＢＬコンタクトパッド層７２ｂは、第１／ＢＬコ
ンタクトパッド層７２ａの上方に位置している。第２／
ＢＬコンタクトパッド層７２ｂは、第１／ＢＬコンタク
トパッド層７２ａと、第２層・第３層−コンタクト部８
４を介して電気的に接続されている。

【００８０】５）第２Ｖｓｓコンタクトパッド層 第２Ｖｓｓコンタクトパッド層７４ｂは、第１Ｖｓｓコ
ンタクトパッド層７４ａの上方に位置している。第２Ｖ
ｓｓコンタクトパッド層７４ｂは、第２層・第３層−コ
ンタクト部８４を介して、第１Ｖｓｓコンタクトパッド
層７４ａと電気的に接続されている。

【００８１】６）第３層導電層等の断面構造 次に、第３層導電層の断面構造について、図１２および
図１３を用いて説明する。第３層導電層は、たとえば、
下から順に、高融点金属の窒化物層、金属層、高融点金
属の窒化物層が積層された構造を有する。高融点金属の
窒化物層の材質としては、たとえば窒化チタンを挙げる
ことができる。金属層の材質としては、たとえば、アル
ミニウム、銅、またはこれらの合金を挙げることができ
る。

【００８２】次に、第２層・第３層−コンタクト部８４
の断面構造について説明する。第２層・第３層−コンタ
クト部８４は、第２層間絶縁層９２に形成されたスルー
ホール９２ａを充填するように形成されている。第２層
・第３層−コンタクト部８４は、フィールド・第２層−
コンタクト部８０において述べた構成と同様の構成をと
ることができる。

【００８３】第３層導電層を覆うように、第３層間絶縁
層９４が形成されている。第３層間絶縁層９４は、たと
えば化学的機械的研磨法により、平坦化処理がなされて
構成されることができる。

【００８４】２．５ 第４層導電層 以下、図６および図１１を参照して、第４層導電層を説
明する。なお、第４層導電層とは、第３層間絶縁層９４
の上に形成された導電層をいう。

【００８５】第４層導電層は、ビット線６０と、／ビッ
ト線６２と、Ｖｓｓ配線６４とを有する。

【００８６】ビット線６０、／ビット線６２およびＶｓ
ｓ配線６４は、Ｙ方向に沿って伸びるように形成されて
いる。

【００８７】以下、具体的に、ビット線６０、／ビット
線６２およびＶｓｓ配線６４の構成を説明する。

【００８８】１）ビット線 ビット線６０は、図１１に示すように、第２ＢＬコンタ
クトパッド層７０ｂの上方を通るように形成されてい
る。ビット線６０は、第３層導電層と第４層導電層との
コンタクト部（以下「第３層・第４層−コンタクト部」
という）８６を介して、第２ＢＬコンタクトパッド層７
０ｂと電気的に接続されている。

【００８９】２）／ビット線 ／ビット線６２は、図１１に示すように、第２／ＢＬコ
ンタクトパッド層７２ｂの上方を通るように形成されて
いる。／ビット線６２は、第３層・第４層−コンタクト
部８６を介して、第２／ＢＬコンタクトパッド層７２ｂ
と電気的に接続されている。

【００９０】３）Ｖｓｓ配線 Ｖｓｓ配線６４は、図１１に示すように、第２Ｖｓｓコ
ンタクトパッド層７４ｂの上方を通るように形成されて
いる。Ｖｓｓ配線６４は、第３層・第４層−コンタクト
部８６を介して、第２Ｖｓｓコンタクトパッド層７４ｂ
と電気的に接続されている。

【００９１】４）第４層導電層等の断面構造 次に、第４層導電層の断面構造について、図１２および
図１３を用いて説明する。第４層導電層は、第３層導電
層で述べた構成と同様の構成をとることができる。

【００９２】次に、第３層・第４層−コンタクト部８６
の断面構造について説明する。第３層・第４層−コンタ
クト部８６は、第３層間絶縁層９４に形成されたスルー
ホール９４ａを充填するように形成されている。第３層
・第４層−コンタクト部８６は、フィールド・第２層−
コンタクト部８０において述べた構成と同様の構成をと
ることができる。

【００９３】図１２および図１３において図示していな
いが、第４層導電層の上に、パシベーション層が形成さ
れることができる。

【００９４】３．作用効果 以下、本実施の形態に係る半導体装置の作用効果を説明
する。

【００９５】（１）第１ドレイン−ゲート配線層と、第
２ドレイン−ゲート配線層とを、同一の導電層に形成す
ることが考えられる。この場合、第１および第２ドレイ
ン−ゲート配線層が形成された導電層のパターン密度の
大きさから、セル面積を小さくするのが難しい。

【００９６】しかし、本実施の形態においては、第１ド
レイン−ゲート配線層３０は、第１層導電層に位置して
いる。また、第２ドレイン−ゲート配線層は、第２ドレ
イン−ゲート配線層の下層部３２ａと、第２ドレイン−
ゲート配線層の上層部３２ｂとに分けられて構成されて
いる。第２ドレイン−ゲート配線層の下層部３２ａは第
２層導電層に位置し、第２ドレイン−ゲート配線層の上
層部３２ｂは第３層導電層に位置している。このため、
第１ドレイン−ゲート配線層と、第２ドレイン−ゲート
配線層とは、それぞれ異なる層に形成されている。した
がって、第１ドレイン−ゲート配線層と、第２ドレイン
−ゲート配線層とが同じ層に形成されていないため、配
線層のパターン密度を小さくすることができる。その結
果、本実施の形態に係るメモリセルによれば、セル面積
を小さくすることができる。

【００９７】（２）本実施の形態では、第１活性領域１
４の端部から側方へ突出する第１突出活性領域１８が設
けられている。以下、この作用効果を述べる。

【００９８】比較例として、図１７（Ａ）に示すような
パターンを有する活性領域１１４，１１５を形成しよう
とする場合を考える。すなわち、活性領域１１４，１１
５の端部から側方へ突出する突出活性領域が形成されて
いない場合を考える。活性領域１１４，１１５を形成す
る際、そのパターンは、レジストパターンによって規定
される。一方、角部を有するレジストパターンを形成し
ようとすると、近接効果により、その角部におけるレジ
ストパターンが丸くなる場合がある。したがって、図１
７（Ｂ）に示すように、端部における角部Ｃ１０，Ｃ２
０，Ｃ３０，Ｃ４０のパターンが丸みを帯びて、活性領
域１１４，１１５が形成される場合がある。端部におけ
る角部Ｃ１０，Ｃ２０，Ｃ３０，Ｃ４０が丸まると、そ
の分だけ、活性領域１１４，１１５の面積が減少する。
このため、不純物層（たとえばドレイン領域）１１４
ｂ，１１５ｂとコンタクト部との接触面積が小さくな
る。その接触面積が小さくなると、不純物層１１４ｂ，
１１５ｂとコンタクト部との接触抵抗が大きくなる。

【００９９】しかし、本実施の形態では、第１活性領域
１４の端部から側方へ突出する第１突出活性領域１８が
設けられている。このため、近接効果により第１突出活
性領域１８は丸まるものの、第１活性領域１４が丸まる
のを抑えることができ、第１活性領域１４の面積の減少
を抑えることができる。したがって、不純物層１４ｂと
コンタクト部８０との接触面積を確実に確保できる。そ
の結果、不純物層１４ｂとコンタクト部８０との接触抵
抗が大きくなるのを抑えることができる。

【０１００】また、本実施の形態では、第２活性領域１
５の端部から側方へ突出する第２突出活性領域１９が設
けられている。このため、同様な理由で、不純物層１５
ｂとコンタクト部８０との接触抵抗が大きくなるのを抑
えることができる。

【０１０１】（３）また、本実施の形態では、第１およ
び第２突出活性領域１８，１９は、ｐウエル領域Ｗ２０
が設けられている側に対して反対側の側方へ突出するよ
うに設けることができる。すなわち、第１および第２突
出活性領域１８，１９は、駆動トランジスタＱ３，Ｑ４
が設けられている側に対して反対側の側方へ突出するよ
うに設けることができる。この場合、第１および第２突
出活性領域１８，１９がｐウエル領域Ｗ２０内に達する
のを防止することができる。また、第１および第２突出
活性領域１８，１９と、第１ドレイン−ゲート配線層３
０とのショートを防止することができる。

【０１０２】４．ＳＲＡＭの電子機器への応用例 本実施の形態にかかるＳＲＡＭは、例えば、携帯機器の
ような電子機器に応用することができる。図１４は、携
帯電話機のシステムの一部のブロック図である。ＣＰＵ
５４０、ＳＲＡＭ５５０、ＤＲＡＭ５６０はバスライン
により、相互に接続されている。さらに、ＣＰＵ５４０
は、バスラインにより、キーボード５１０およびＬＣＤ
ドライバ５２０と接続されている。ＬＣＤドライバ５２
０は、バスラインにより、液晶表示部５３０と接続され
ている。ＣＰＵ５４０、ＳＲＡＭ５５０およびＤＲＡＭ
５６０でメモリシステムを構成している。

【０１０３】図１５は、図１４に示す携帯電話機のシス
テムを備える携帯電話機６００の斜視図である。携帯電
話機６００は、キーボード６１２、液晶表示部６１４、
受話部６１６およびアンテナ部６１８を含む本体部６１
０と、送話部６２２を含む蓋部６２０と、を備える。

【０１０４】本発明は、上記の実施の形態に限定され
ず、本発明の要旨を超えない範囲で種々の変更が可能で
ある。

【０１０５】なお、上記の実施の形態においては、左側
の負荷トランジスタおよび駆動トランジスタのそれぞれ
を第１負荷トランジスタおよび第１駆動トランジスタと
定義した。しかし、右側の負荷トランジスタおよび駆動
トランジスタをそれぞれ第１負荷トランジスタおよび第
１駆動トランジスタと定義してもよい。

【図面の簡単な説明】

【図１】本実施の形態にかかるＳＲＡＭの等価回路と、
導電層との対応関係を示す図である。

【図２】本実施の形態に係るＳＲＡＭのメモリセルのフ
ィールドを模式的に示す平面図である。

【図３】本実施の形態に係るＳＲＡＭのメモリセルの第
１層導電層を模式的に示す平面図である。

【図４】本実施の形態に係るＳＲＡＭのメモリセルの第
２層導電層を模式的に示す平面図である。

【図５】本実施の形態に係るＳＲＡＭのメモリセルの第
３層導電層を模式的に示す平面図である。

【図６】本実施の形態に係るＳＲＡＭのメモリセルの第
４層導電層を模式的に示す平面図である。

【図７】本実施の形態に係るＳＲＡＭのメモリセルのフ
ィールドおよび第１層導電層を模式的に示す平面図であ
る。

【図８】本実施の形態に係るＳＲＡＭのメモリセルのフ
ィールドおよび第２層導電層を模式的に示す平面図であ
る。

【図９】本実施の形態に係るＳＲＡＭのメモリセルの第
１層導電層および第２層導電層を模式的に示す平面図で
ある。

【図１０】本実施の形態に係るＳＲＡＭのメモリセルの
第２層導電層および第３層導電層を模式的に示す平面図
である。

【図１１】本実施の形態に係るＳＲＡＭのメモリセルの
第３層導電層および第４層導電層を模式的に示す平面図
である。

【図１２】図２〜図１１のＡ−Ａ線に沿った断面を模式
的に示す断面図である。

【図１３】図２〜図１１のＢ−Ｂ線に沿った断面を模式
的に示す断面図である。

【図１４】本実施の形態にかかるＳＲＡＭを備えた、携
帯電話機のシステムの一部のブロック図である。

【図１５】図１４に示す携帯電話機のシステムを備える
携帯電話機の斜視図である。

【図１６】実施の形態に係る作用効果を説明するための
説明図である。

【図１７】図１７（Ａ）は、比較例に係る活性領域の平
面を模式的に示す平面図であり、図１７（Ｂ）は、比較
例に係る問題点を説明するための説明図である。

【符号の説明】

１０ シリコン基板 １２ 素子分離領域 １４ 第１活性領域 １４ａ，１４ｂ ｐ⁺型不純物層 １５ 第２活性領域 １５ａ，１５ｂ ｐ⁺型不純物層 １６ 第３活性領域 １６ａ，１６ｂ，１６ｃ ｎ⁺型不純物層 １６ｄ ｐ⁺型不純物層 １７ 第４活性領域 １７ａ，１７ｂ，１７ｃ ｎ⁺型不純物層 １７ｄ ｐ⁺型不純物層 １８ 第１突出活性領域 １９ 第２突出活性領域 ２０ 第１ゲート−ゲート電極層 ２２ 第２ゲート−ゲート電極層 ２４ 副ワード線 ３０ 第１ゲート−ドレイン配線層 ３２ａ 第２ゲート−ドレイン配線層の下層部 ３２ｂ 第２ゲート−ドレイン配線層の上層部 ４０ 第１ドレイン−ドレイン配線層 ４２ 第２ドレイン−ドレイン配線層 ５０ 主ワード線 ５２ Ｖｄｄ配線 ６０ ビット線 ６２ ／ビット線 ６４ Ｖｓｓ配線 ７０ａ 第１ＢＬコンタクトパッド層 ７０ｂ 第２ＢＬコンタクトパッド層 ７２ａ 第１／ＢＬコンタクトパッド層 ７２ｂ 第２／ＢＬコンタクトパッド層 ７４ａ 第１Ｖｓｓコンタクトパッド層 ７４ｂ 第２Ｖｓｓコンタクトパッド層 ７６ Ｖｄｄコンタクトパッド層 ８０ フィールド・第２層−コンタクト部 ８２ 第１層・第２層−コンタクト部 ８４ 第２層・第３層−コンタクト部 ８６ 第３層・第４層−コンタクト部 ９０ 層間絶縁層 ９０ａ スルーホール ９２ 層間絶縁層 ９２ａ スルーホール ９４ 層間絶縁層 ９４ａ スルーホール Ｑ１ 第１転送トランジスタ Ｑ２ 第２転送トランジスタ Ｑ３ 第１駆動トランジスタ Ｑ４ 第２駆動トランジスタ Ｑ５ 第１負荷トランジスタ Ｑ６ 第２負荷トランジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 27/11 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/11 H01L 21/8244 H01L 21/3205 H01L 21/768 H01L 21/822 H01L 27/04

Claims (18)

(57)【特許請求の範囲】
1. 【請求項１】 第１駆動トランジスタと、第２駆動トラ
   ンジスタと、第１転送トランジスタと、第２転送トラン
   ジスタと、第１負荷トランジスタと、第２負荷トランジ
   スタとを含むメモリセルを備える半導体装置であって、 前記第１負荷トランジスタのゲート電極と、前記第１駆
   動トランジスタのゲート電極とを含む、第１ゲート−ゲ
   ート電極層と、 前記第２負荷トランジスタのゲート電極と、前記第２駆
   動トランジスタのゲート電極とを含む、第２ゲート−ゲ
   ート電極層と、 前記第１負荷トランジスタのドレイン領域と、前記第１
   駆動トランジスタのドレイン領域とを電気的に接続する
   接続層の一部を構成する、第１ドレイン−ドレイン配線
   層と、 前記第２負荷トランジスタのドレイン領域と、前記第２
   駆動トランジスタのドレイン領域とを電気的に接続する
   接続層の一部を構成する、第２ドレイン−ドレイン配線
   層と、 前記第１ゲート−ゲート電極層と、前記第２ドレイン−
   ドレイン配線層とを電気的に接続する接続層の一部を構
   成する、第１ドレイン−ゲート配線層と、 前記第２ゲート−ゲート電極層と、前記第１ドレイン−
   ドレイン配線層とを電気的に接続する接続層の一部を構
   成する、第２ドレイン−ゲート配線層と、 前記第１負荷トランジスタが設けられた、第１活性領域
   と、 を含み、 前記第１ドレイン−ゲート配線層と、前記第２ドレイン
   −ゲート配線層とは、それぞれ異なる層に位置し、 前記第１活性領域の端部から側方へ突出するように、第
   １突出活性領域が前記第１ドレイン−ドレイン配線層と
   前記第１活性領域とのコンタクト部の近傍に設けられて
   いる、半導体装置。
2. 【請求項２】 請求項１において、 前記第１突出活性領域は、前記駆動トランジスタが設け
   られている側に対して反対側の側方へ突出するように設
   けられている、半導体装置。
3. 【請求項３】 請求項１または２において、 平面形状に関し、前記第１活性領域の一部と、前記第１
   突出活性領域とで、Ｌ字を構成している、半導体装置。
4. 【請求項４】 請求項１〜３のいずれかにおいて、 前記第２負荷トランジスタが設けられた、第２活性領域
   を含み、 前記第２活性領域の端部から側方へ突出するように、第
   ２突出活性領域が設けられている、半導体装置。
5. 【請求項５】 請求項４において、 前記第２突出活性領域は、前記駆動トランジスタが設け
   られている側に対して反対側の側方へ突出するように設
   けられている、半導体装置。
6. 【請求項６】 請求項４または５において、 平面形状に関し、前記第２活性領域の一部と、前記第２
   突出活性領域とで、Ｌ字を構成している、半導体装置。
7. 【請求項７】 請求項１〜６のいずれかにおいて、 前記第１ドレイン−ゲート配線層は、前記第２ドレイン
   −ドレイン配線層とコンタクト部を介して電気的に接続
   され、 前記第２ドレイン−ゲート配線層は、前記第２ゲート−
   ゲート電極層とコンタクト部を介して電気的に接続さ
   れ、かつ、前記第１ドレイン−ドレイン配線層とコンタ
   クト部を介して電気的に接続されている、半導体装置。
8. 【請求項８】 請求項１〜７のいずれかにおいて、 前記第１ドレイン−ゲート配線層は、前記第２ドレイン
   −ゲート配線層より下の層に位置している、半導体装
   置。
9. 【請求項９】 請求項１〜８のいずれかにおいて、 前記第１ドレイン−ゲート配線層は、前記第１ゲート−
   ゲート電極層と同じ層に位置している、半導体装置。
10. 【請求項１０】 請求項１〜９のいずれかにおいて、 前記第２ドレイン−ゲート配線層は、複数の層にわたっ
    て構成されている、半導体装置。
11. 【請求項１１】 請求項１０において、 前記第２ドレイン−ゲート配線層は、第２ドレイン−ゲ
    ート配線層の下層部と、第２ドレイン−ゲート配線層の
    上層部とを有し、 前記第２ドレイン−ゲート配線層の上層部は、第２ドレ
    イン−ゲート配線層の下層部より上の層に位置し、か
    つ、第２ドレイン−ゲート配線層の下層部と電気的に接
    続されている、半導体装置。
12. 【請求項１２】 請求項１１において、 前記第２ドレイン−ゲート配線層の上層部は、前記第２
    ドレイン−ゲート配線層の下層部と、コンタクト部を介
    して電気的に接続されている、半導体装置。
13. 【請求項１３】 請求項１１または１２において、 前記第１ゲート−ゲート電極層、前記第２ゲート−ゲー
    ト電極層および前記第１ドレイン−ゲート配線層は、前
    記第１層導電層に位置し、 前記第１ドレイン−ドレイン配線層、前記第２ドレイン
    −ドレイン配線層および前記第２ドレイン−ゲート配線
    層の下層部は、前記第２層導電層に位置し、 前記第２ドレイン−ゲート配線層の上層部は、前記第３
    層導電層に位置する、半導体装置。
14. 【請求項１４】 請求項１〜１３のいずれかにおいて、 第２層導電層は、高融点金属の窒化物層である、半導体
    装置。
15. 【請求項１５】 請求項１〜１４のいずれかにおいて、 第２層導電層の厚さは、１００〜２００ｎｍである、半
    導体装置。
16. 【請求項１６】 第１の負荷トランジスタ及び第１の駆
    動トランジスタ、第２の負荷トランジスタ及び第２の駆
    動トランジスタとを含むフリップフロップをメモリセル
    として用いた半導体装置であって、 １つのメモリセル内の前記第１及び前記第２の負荷トラ
    ンジスタは、各々のドレイン領域の間の、ゲート幅方向
    に延びる直線に対して線対称に配置され、 前記各々のドレイン領域は、ゲート幅方向にチャネル領
    域よりも突出した突出活性領域を含むことを特徴とす
    る、半導体装置。
17. 【請求項１７】 請求項１〜１６のいずれかに記載の前
    記半導体装置を備える、メモリシステム。
18. 【請求項１８】 請求項１〜１６のいずれかに記載の前
    記半導体装置を備える、電子機器。