JP3469362B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ構造の半導
体記憶装置に係わり、特に浮遊ゲート（電荷蓄積層）と
制御ゲートを有する不揮発性半導体記憶装置に関する。
体記憶装置に係わり、特に浮遊ゲート（電荷蓄積層）と
制御ゲートを有する不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】不揮発性メモリの分野で、浮遊ゲートを
有するＭＯＳＦＥＴ構造のメモリセルを用いた電気的書
替え可能な不揮発性メモリ装置は、ＥＥＰＲＯＭとして
知られている。この種のＥＥＰＲＯＭのメモリアレイ
は、互いに交差する行線と列線の各交点にメモリセルを
配置して構成される。実際のパターン上では、二つのメ
モリセルのドレインを共通にし、ここに列線がコンタク
トするようにしてコンタクト部のセル占有面積をできる
だけ小さくしている。しかし、このようにしても、二つ
のメモリセルの共通ドレイン毎に列線とのコンタクト部
を必要とし、このコンタクト部がセル占有面積の大きい
部分を占めている。
有するＭＯＳＦＥＴ構造のメモリセルを用いた電気的書
替え可能な不揮発性メモリ装置は、ＥＥＰＲＯＭとして
知られている。この種のＥＥＰＲＯＭのメモリアレイ
は、互いに交差する行線と列線の各交点にメモリセルを
配置して構成される。実際のパターン上では、二つのメ
モリセルのドレインを共通にし、ここに列線がコンタク
トするようにしてコンタクト部のセル占有面積をできる
だけ小さくしている。しかし、このようにしても、二つ
のメモリセルの共通ドレイン毎に列線とのコンタクト部
を必要とし、このコンタクト部がセル占有面積の大きい
部分を占めている。
【０００３】これに対して最近、メモリセルを直列接続
してＮＡＮＤセルを構成し、コンタクト部を大幅に減ら
すことを可能としたＥＥＰＲＯＭが提案されている。こ
のＮＡＮＤセルでは、一括して浮遊ゲートから電子を放
出する全面消去（一括消去）を行った後、選択されたメ
モリセルだけについて、浮遊ゲートに電子を注入させる
書込みを行う。全面消去時には、制御ゲートを“Ｌ”レ
ベルにして、ウエルは“Ｈ”レベルにする。選択書込み
では、ソース側のセルからドレイン側のセルへと順番に
書込んで行く。その場合、選択されたセルの電位は、ド
レインが“Ｌ”レベルから中間レベル、制御ゲートは
“Ｈ”レベルとなり、これにより浮遊ゲートに基板から
電子が注入される。
してＮＡＮＤセルを構成し、コンタクト部を大幅に減ら
すことを可能としたＥＥＰＲＯＭが提案されている。こ
のＮＡＮＤセルでは、一括して浮遊ゲートから電子を放
出する全面消去（一括消去）を行った後、選択されたメ
モリセルだけについて、浮遊ゲートに電子を注入させる
書込みを行う。全面消去時には、制御ゲートを“Ｌ”レ
ベルにして、ウエルは“Ｈ”レベルにする。選択書込み
では、ソース側のセルからドレイン側のセルへと順番に
書込んで行く。その場合、選択されたセルの電位は、ド
レインが“Ｌ”レベルから中間レベル、制御ゲートは
“Ｈ”レベルとなり、これにより浮遊ゲートに基板から
電子が注入される。
【０００４】選択されたセルよりもドレイン側にある非
選択セルでは、ドレインに印加された電位を選択された
セルまで伝達するために、制御ゲートの電位をドレイン
に印加する電位と同程度にする必要がある。何故なら、
ドレインに印加された電圧は、制御ゲートに印加された
電圧からセルのしきい値電圧を差引いた電圧までしかソ
ース側に伝達されないからである。
選択セルでは、ドレインに印加された電位を選択された
セルまで伝達するために、制御ゲートの電位をドレイン
に印加する電位と同程度にする必要がある。何故なら、
ドレインに印加された電圧は、制御ゲートに印加された
電圧からセルのしきい値電圧を差引いた電圧までしかソ
ース側に伝達されないからである。
【０００５】ところが、従来提案されているＮＡＮＤセ
ルでは、浮遊ゲートがチャネル領域を横切って配設され
ているため、セルのしきい値電圧は浮遊ゲートの電位に
よって一義的に決定される。従って、読出し時に、非選
択セルの制御ゲートに印加する電圧（通常Ｖcc）よりも
セルのしきい値電圧が高くなった場合は、非選択セルは
ＯＮせず、選択セルのデータは読出せない。
ルでは、浮遊ゲートがチャネル領域を横切って配設され
ているため、セルのしきい値電圧は浮遊ゲートの電位に
よって一義的に決定される。従って、読出し時に、非選
択セルの制御ゲートに印加する電圧（通常Ｖcc）よりも
セルのしきい値電圧が高くなった場合は、非選択セルは
ＯＮせず、選択セルのデータは読出せない。
【０００６】図１４に、この場合のメモリセルのしきい
値分布を示す。読出し時、非選択セルの制御ゲ−ト（Ｃ
Ｇ）にＶcc＝４．５〜５．５Ｖを印加し、書込み側，消
去側両方のメモリセルをＯＮさせる。もし、書込み側の
メモリセルしきい値がＶccより高くなる（例えば６Ｖ）
と、選択セルはＯＮせずに読出せない。
値分布を示す。読出し時、非選択セルの制御ゲ−ト（Ｃ
Ｇ）にＶcc＝４．５〜５．５Ｖを印加し、書込み側，消
去側両方のメモリセルをＯＮさせる。もし、書込み側の
メモリセルしきい値がＶccより高くなる（例えば６Ｖ）
と、選択セルはＯＮせずに読出せない。
【０００７】このようにメモリセルのしきい値電圧が浮
遊ゲート電位で決定されると、書込みを行った時のしき
い値電圧のバラツキの結果、あるメモリセルのしきい値
電圧が高くなり、読出しを行う時の非選択セルの制御ゲ
ート電圧ではメモリセルがＯＮできなくなる可能性が生
じる。
遊ゲート電位で決定されると、書込みを行った時のしき
い値電圧のバラツキの結果、あるメモリセルのしきい値
電圧が高くなり、読出しを行う時の非選択セルの制御ゲ
ート電圧ではメモリセルがＯＮできなくなる可能性が生
じる。
【０００８】そこで従来、図１１〜１３に平面図，等価
回路図及び断面図を示すようなＮＡＮＤセルが提案され
ている。即ち、素子分離領域２により分離された基板１
の領域には、ソ−ス・ドレインを構成する拡散層７が形
成されていると共に、第１のゲ−ト絶縁膜３2 を介して
浮遊ゲート４（４1 〜４4 ）、第２のゲ−ト絶縁膜３1
及び第３のゲ−ト絶縁膜３3 を介して制御ゲ−ト６（６
1 〜６4 ）が設けられ、層間絶縁膜８を介してビット線
９が配置されている。このＮＡＮＤセルは、浮遊ゲート
４がチャネル部の一部にかかった構造を有しており、浮
遊ゲート４がチャネル領域を完全に横切っていない状
態、即ちチャネル領域をそのチャネル幅方向に関して部
分的に覆う状態とし、覆っていない部分に図１１，１２
に示すトランジスタ（Ｔ1 〜Ｔ4 ）を形成し、メモリセ
ルの正方向のしきい値電圧がこの浮遊ゲート４が覆って
いないチャネル領域部分で決定されるようにしたことを
特徴としている。
回路図及び断面図を示すようなＮＡＮＤセルが提案され
ている。即ち、素子分離領域２により分離された基板１
の領域には、ソ−ス・ドレインを構成する拡散層７が形
成されていると共に、第１のゲ−ト絶縁膜３2 を介して
浮遊ゲート４（４1 〜４4 ）、第２のゲ−ト絶縁膜３1
及び第３のゲ−ト絶縁膜３3 を介して制御ゲ−ト６（６
1 〜６4 ）が設けられ、層間絶縁膜８を介してビット線
９が配置されている。このＮＡＮＤセルは、浮遊ゲート
４がチャネル部の一部にかかった構造を有しており、浮
遊ゲート４がチャネル領域を完全に横切っていない状
態、即ちチャネル領域をそのチャネル幅方向に関して部
分的に覆う状態とし、覆っていない部分に図１１，１２
に示すトランジスタ（Ｔ1 〜Ｔ4 ）を形成し、メモリセ
ルの正方向のしきい値電圧がこの浮遊ゲート４が覆って
いないチャネル領域部分で決定されるようにしたことを
特徴としている。
【０００９】しかしながら、このセルでは次のような問
題がある。即ち、素子領域と浮遊ゲートの合わせずれが
生じると素子特性が大きく変化するという問題がある。
図１１及び図１３（ａ）に示すように、素子領域と浮遊
ゲートの合わせずれにより浮遊ゲート４とゲート絶縁膜
３2 とのオーバーラップｘが変化してしまい、このｘの
変化により、浮遊ゲート部分のメモリセルの特性、特に
カップリング比が変化し、それによって書込み電圧，読
出し電流が大きく変化する。また、浮遊ゲートで覆って
いない部分のＴｒ（図１１，１２でＴ1 〜Ｔ4 ）の特性
もバラつき、この合わせずれのため、全体としてメモリ
セルの特性が大きく変化してしまう。
題がある。即ち、素子領域と浮遊ゲートの合わせずれが
生じると素子特性が大きく変化するという問題がある。
図１１及び図１３（ａ）に示すように、素子領域と浮遊
ゲートの合わせずれにより浮遊ゲート４とゲート絶縁膜
３2 とのオーバーラップｘが変化してしまい、このｘの
変化により、浮遊ゲート部分のメモリセルの特性、特に
カップリング比が変化し、それによって書込み電圧，読
出し電流が大きく変化する。また、浮遊ゲートで覆って
いない部分のＴｒ（図１１，１２でＴ1 〜Ｔ4 ）の特性
もバラつき、この合わせずれのため、全体としてメモリ
セルの特性が大きく変化してしまう。
【００１０】また、高集積化に伴ってチャネル幅を小さ
くすると、この合わせずれはさらに大きくなり、メモリ
セルの特性に影響を与える。このため、高集積化，微細
化すると、この合わせずれの問題はさらに顕在化し、高
集積化，微細化の妨げになっていた。
くすると、この合わせずれはさらに大きくなり、メモリ
セルの特性に影響を与える。このため、高集積化，微細
化すると、この合わせずれの問題はさらに顕在化し、高
集積化，微細化の妨げになっていた。
【００１１】
【発明が解決しようとする課題】このように、従来の浮
遊ゲートがチャネル部の一部にかかるＮＡＮＤ型メモリ
セルでは、浮遊ゲートと素子領域の合わせずれにより、
メモリセルの特性が大きく変化するという問題があっ
た。さらに、微細化に伴いこの問題は大きくなり、微細
化を妨げる大きな要因になっている。
遊ゲートがチャネル部の一部にかかるＮＡＮＤ型メモリ
セルでは、浮遊ゲートと素子領域の合わせずれにより、
メモリセルの特性が大きく変化するという問題があっ
た。さらに、微細化に伴いこの問題は大きくなり、微細
化を妨げる大きな要因になっている。
【００１２】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、合わせずれによるメモ
リセル特性のバラツキをなくし、高集積化，高信頼化を
はかり得る半導体記憶装置を提供することにある。
ので、その目的とするところは、合わせずれによるメモ
リセル特性のバラツキをなくし、高集積化，高信頼化を
はかり得る半導体記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】（概要）
上記課題を解決するために、本発明は次のような構成を
採用している。即ち本発明は、半導体基板上に第１の絶
縁膜を介して第１の導電層が、この第１の導電層上に第
２の絶縁膜を介して第２の導電層がそれぞれ形成されて
なるメモリセルを複数個ずつ直列に接続してＮＡＮＤセ
ルを構成し、このＮＡＮＤセルをマトリックス状に配設
してメモリアレイを構成してなり、前記メモリセルの分
離領域の少なくとも一部の半導体基板に素子分離用溝が
形成され、この素子分離用溝の一部が素子分離用絶縁膜
で埋め込まれ、かつ素子分離用溝の残部が前記第２の導
電層で埋め込まれた不揮発性半導体記憶装置であって、
前記第１の導電層は、基板表面の第１のチャネル領域を
チャネル幅方向に少なくとも部分的に覆い、前記第１の
導電層を電荷蓄積層、第２の導電層を制御ゲ−トとする
２準位のメモリセルを構成し、前記第２の導電層で埋め
込まれた前記素子分離用溝の側面の少なくとも一部を第
２のチャネル領域とし、前記第２の導電層をゲ−トとす
るトランジスタを構成し、前記第２の導電層をゲートと
するトランジスタのしきい値電圧を、読出し時に選択さ
れたＮＡＮＤセルの選択された前記制御ゲートに印加す
る電圧よりも高く、選択されたＮＡＮＤセルの選択され
ない制御ゲートに印加する電圧よりも低くしたことを特
徴とする不揮発性半導体記憶装置。
採用している。即ち本発明は、半導体基板上に第１の絶
縁膜を介して第１の導電層が、この第１の導電層上に第
２の絶縁膜を介して第２の導電層がそれぞれ形成されて
なるメモリセルを複数個ずつ直列に接続してＮＡＮＤセ
ルを構成し、このＮＡＮＤセルをマトリックス状に配設
してメモリアレイを構成してなり、前記メモリセルの分
離領域の少なくとも一部の半導体基板に素子分離用溝が
形成され、この素子分離用溝の一部が素子分離用絶縁膜
で埋め込まれ、かつ素子分離用溝の残部が前記第２の導
電層で埋め込まれた不揮発性半導体記憶装置であって、
前記第１の導電層は、基板表面の第１のチャネル領域を
チャネル幅方向に少なくとも部分的に覆い、前記第１の
導電層を電荷蓄積層、第２の導電層を制御ゲ−トとする
２準位のメモリセルを構成し、前記第２の導電層で埋め
込まれた前記素子分離用溝の側面の少なくとも一部を第
２のチャネル領域とし、前記第２の導電層をゲ−トとす
るトランジスタを構成し、前記第２の導電層をゲートと
するトランジスタのしきい値電圧を、読出し時に選択さ
れたＮＡＮＤセルの選択された前記制御ゲートに印加す
る電圧よりも高く、選択されたＮＡＮＤセルの選択され
ない制御ゲートに印加する電圧よりも低くしたことを特
徴とする不揮発性半導体記憶装置。
【００１４】また本発明は、半導体基板上に第１の絶縁
膜を介して第１の導電層が、この第１の導電層上に第２
の絶縁膜を介して第２の導電層がそれぞれ形成されてな
るメモリセルを複数個ずつ直列に接続してＮＡＮＤセル
を構成し、このＮＡＮＤセルをマトリックス状に配設し
てメモリアレイを構成してなり、前記メモリセルの分離
領域の少なくとも一部の半導体基板に素子分離用溝が形
成され、この素子分離用溝の一部が素子分離用絶縁膜で
埋め込まれ、かつ素子分離用溝の残部が前記第２の導電
層で埋め込まれた不揮発性半導体記憶装置であって、前
記第１の導電層は、基板表面の第１のチャネル領域をチ
ャネル幅方向に少なくとも部分的に覆い、前記第１の導
電層を電荷蓄積層、第２の導電層を制御ゲ−トとし、前
記電荷蓄積層に蓄える電荷を変えて２準位以上のｎ個の
準位を記憶するメモリセルを構成し、前記第２の導電層
で埋め込まれた前記素子分離用溝の側面の少なくとも一
部を第２のチャネル領域とし、前記第２の導電層をゲ−
トとするトランジスタを構成し、前記第２の導電層をゲ
ートとするトランジスタのしきい値電圧を、しきい値の
低い方からｎ−１番目とｎ番目の準位を判定する読出し
時に選択されたＮＡＮＤセルの選択された前記制御ゲー
トに印加する電圧よりも高く、選択されたＮＡＮＤセル
の選択されない制御ゲートに印加する電圧よりも低くし
たことを特徴とする。
膜を介して第１の導電層が、この第１の導電層上に第２
の絶縁膜を介して第２の導電層がそれぞれ形成されてな
るメモリセルを複数個ずつ直列に接続してＮＡＮＤセル
を構成し、このＮＡＮＤセルをマトリックス状に配設し
てメモリアレイを構成してなり、前記メモリセルの分離
領域の少なくとも一部の半導体基板に素子分離用溝が形
成され、この素子分離用溝の一部が素子分離用絶縁膜で
埋め込まれ、かつ素子分離用溝の残部が前記第２の導電
層で埋め込まれた不揮発性半導体記憶装置であって、前
記第１の導電層は、基板表面の第１のチャネル領域をチ
ャネル幅方向に少なくとも部分的に覆い、前記第１の導
電層を電荷蓄積層、第２の導電層を制御ゲ−トとし、前
記電荷蓄積層に蓄える電荷を変えて２準位以上のｎ個の
準位を記憶するメモリセルを構成し、前記第２の導電層
で埋め込まれた前記素子分離用溝の側面の少なくとも一
部を第２のチャネル領域とし、前記第２の導電層をゲ−
トとするトランジスタを構成し、前記第２の導電層をゲ
ートとするトランジスタのしきい値電圧を、しきい値の
低い方からｎ−１番目とｎ番目の準位を判定する読出し
時に選択されたＮＡＮＤセルの選択された前記制御ゲー
トに印加する電圧よりも高く、選択されたＮＡＮＤセル
の選択されない制御ゲートに印加する電圧よりも低くし
たことを特徴とする。
【００１５】
【００１６】
【００１７】（作用）
本発明の半導体記憶装置によれば、半導体基板に形成さ
れた素子分離溝の側面をトランジスタのチャネルとして
用い、基板表面を浮遊ゲートを介してメモリセルとして
構成しているために、基板表面の浮遊ゲートで覆われな
い部分をチャネルとする従来のメモリセルのように、合
わせずれによる特性のバラツキを生じることがなく、均
一な特性を有するメモリセルを得ることができる。
れた素子分離溝の側面をトランジスタのチャネルとして
用い、基板表面を浮遊ゲートを介してメモリセルとして
構成しているために、基板表面の浮遊ゲートで覆われな
い部分をチャネルとする従来のメモリセルのように、合
わせずれによる特性のバラツキを生じることがなく、均
一な特性を有するメモリセルを得ることができる。
【００１８】また、溝の側面をチャネルとして用いてい
るため、メモリセルの面積を増加させることなく、微細
なメモリを形成することができ、低コスト化を図ること
が可能である。
るため、メモリセルの面積を増加させることなく、微細
なメモリを形成することができ、低コスト化を図ること
が可能である。
【００１９】
【発明の実施の形態】以下、図面を参照して、本発明の
一実施形態に係わる不揮発性半導体記憶装置（ＮＡＮＤ
型ＥＥＰＲＯＭ）について説明する。図１は、２つのＮ
ＡＮＤセル部分を示す平面図、図２は図１の矢視Ａ−
Ａ′断面図（メモリセル部分）、図３は図１の矢視Ｂ−
Ｂ′断面図である。なお、図１において、Ｍ（Ｍ1 〜Ｍ
8 ）はメモリセル、Ｓ（Ｓ1 ，Ｓ2 ）は選択トランジス
タをそれぞれ示している。
一実施形態に係わる不揮発性半導体記憶装置（ＮＡＮＤ
型ＥＥＰＲＯＭ）について説明する。図１は、２つのＮ
ＡＮＤセル部分を示す平面図、図２は図１の矢視Ａ−
Ａ′断面図（メモリセル部分）、図３は図１の矢視Ｂ−
Ｂ′断面図である。なお、図１において、Ｍ（Ｍ1 〜Ｍ
8 ）はメモリセル、Ｓ（Ｓ1 ，Ｓ2 ）は選択トランジス
タをそれぞれ示している。
【００２０】図１〜３において、ｎ型シリコン基板１０
には素子分離用溝（トレンチ）１１が設けられ、この素
子分離用溝（トレンチ）１１には、絶縁膜１２が埋め込
まれている。ｎ型シリコン基板１０の表面には第１のゲ
ート絶縁膜（トンネル酸化膜）１３が形成され、このゲ
ート絶縁膜１３上には、第１層導電膜からなる第１のゲ
ート電極（浮遊ゲ−ト）３０（３０1 〜３０8 ）が形成
されている。また、更に、第２のゲート絶縁膜を介し
て、トレンチ内を埋め込むように第２層導電膜からなる
第２のゲート電極（制御ゲ−ト）２９が設けられ、その
上には層間絶縁膜２４が形成されている。なお、参照数
字１７は素子分離領域、１８は素子領域、２３はソース
・ドレイン拡散層をそれぞれ示している。
には素子分離用溝（トレンチ）１１が設けられ、この素
子分離用溝（トレンチ）１１には、絶縁膜１２が埋め込
まれている。ｎ型シリコン基板１０の表面には第１のゲ
ート絶縁膜（トンネル酸化膜）１３が形成され、このゲ
ート絶縁膜１３上には、第１層導電膜からなる第１のゲ
ート電極（浮遊ゲ−ト）３０（３０1 〜３０8 ）が形成
されている。また、更に、第２のゲート絶縁膜を介し
て、トレンチ内を埋め込むように第２層導電膜からなる
第２のゲート電極（制御ゲ−ト）２９が設けられ、その
上には層間絶縁膜２４が形成されている。なお、参照数
字１７は素子分離領域、１８は素子領域、２３はソース
・ドレイン拡散層をそれぞれ示している。
【００２１】以上のように、本実施形態では、基板表面
にトンネル酸化膜１３を介して浮遊ゲート３０、及び制
御ゲート２９が形成され、素子分離に用いている溝の側
面を覆う制御ゲート２９をゲート電極として含むトラン
スファートランジスタとしている。このような構造によ
り、合わせずれによるメモリセルの特性変化は抑制され
るようになっている。また、本実施形態に係わるメモリ
セルにおいては、浮遊ゲートの側壁部も浮遊ゲートと制
御ゲート間の容量として利用するために、カップリング
比を大きくでき、かつゲート幅との兼ね合いによりカッ
プリング比を制御することが出来るという特徴を有す
る。
にトンネル酸化膜１３を介して浮遊ゲート３０、及び制
御ゲート２９が形成され、素子分離に用いている溝の側
面を覆う制御ゲート２９をゲート電極として含むトラン
スファートランジスタとしている。このような構造によ
り、合わせずれによるメモリセルの特性変化は抑制され
るようになっている。また、本実施形態に係わるメモリ
セルにおいては、浮遊ゲートの側壁部も浮遊ゲートと制
御ゲート間の容量として利用するために、カップリング
比を大きくでき、かつゲート幅との兼ね合いによりカッ
プリング比を制御することが出来るという特徴を有す
る。
【００２２】図４に、図１〜３に示すＮＡＮＤセルの等
価回路の一例を示す。図４は、４つのセルを直列につな
いだものである。Ｔ1 〜Ｔ4 はトレンチ分離の側面をチ
ャネルとするトランスファートランジスタ、Ｍ1 〜Ｍ4
は基板上に形成したフローティングゲートを有するメモ
リセル部である。図１〜３に示すＮＡＮＤセルの各部の
動作電圧は、下記の（表１）の通りである。
価回路の一例を示す。図４は、４つのセルを直列につな
いだものである。Ｔ1 〜Ｔ4 はトレンチ分離の側面をチ
ャネルとするトランスファートランジスタ、Ｍ1 〜Ｍ4
は基板上に形成したフローティングゲートを有するメモ
リセル部である。図１〜３に示すＮＡＮＤセルの各部の
動作電圧は、下記の（表１）の通りである。
【００２３】
【表１】
【００２４】本実施形態のメモリセルのしきい値分布に
ついて、図１５に示す。メモリセルのしきい値（浮遊ゲ
−ト部のしきい値）は、非選択ゲ−トに印加するＶcc以
上になってもメモリセルのＴｒ（Ｔ1 〜Ｔ4 ）部がＯＮ
状態になるため（Ｔ1 〜Ｔ4のしきい値は０〜４Ｖ程
度）、しきい値を０．５〜３．５Ｖの範囲に入れる必要
はない。図１５では、書込み後は約１〜７Ｖの範囲に入
っている。
ついて、図１５に示す。メモリセルのしきい値（浮遊ゲ
−ト部のしきい値）は、非選択ゲ−トに印加するＶcc以
上になってもメモリセルのＴｒ（Ｔ1 〜Ｔ4 ）部がＯＮ
状態になるため（Ｔ1 〜Ｔ4のしきい値は０〜４Ｖ程
度）、しきい値を０．５〜３．５Ｖの範囲に入れる必要
はない。図１５では、書込み後は約１〜７Ｖの範囲に入
っている。
【００２５】Ｔ1 〜Ｔ4 部のしきい値は、以下のような
範囲に設定される。しきい値の下限は、読出す時の選択
された制御ゲートに印加される電圧で決まる。この場合
は０Ｖである。しきい値の上限は、読出す時の非選択の
制御ゲートに印加される電圧で決まる。この場合は４．
５〜５．５Ｖである。即ち、しきい値を０〜４．５Ｖの
範囲に設定しなければならない。
範囲に設定される。しきい値の下限は、読出す時の選択
された制御ゲートに印加される電圧で決まる。この場合
は０Ｖである。しきい値の上限は、読出す時の非選択の
制御ゲートに印加される電圧で決まる。この場合は４．
５〜５．５Ｖである。即ち、しきい値を０〜４．５Ｖの
範囲に設定しなければならない。
【００２６】次に、本実施形態のメモリセルの製造工程
について、図５を参照して説明する。なお、これらの図
は、図１の矢視Ａ−Ａ′断面に相当している。まず、図
５（ａ）に示すように、例えばｎ型シリコン基板（図示
せず）に、例えば表面硼素濃度１×１０16ｃｍ-3のｐウ
エル４０を形成し、ゲートが形成される領域にしきい値
を調節するために適当なチャネルインプラを行う。続い
て、ｐウエル４０の表面に、例えば１０ｎｍの厚さの熱
酸化膜（ゲート絶縁膜）１３を形成し、ゲート電極とし
て第１層多結晶シリコン膜３０を例えば４００ｎｍの厚
さに堆積する。次いで、多結晶シリコン膜３０上に酸化
膜（図示せず）を例えば１８ｎｍの厚さに形成した後、
その上にトレンチＲＩＥ時のマスクとなる酸化膜１９を
ＣＶＤ法により例えば３５０ｎｍの厚さに堆積する。
について、図５を参照して説明する。なお、これらの図
は、図１の矢視Ａ−Ａ′断面に相当している。まず、図
５（ａ）に示すように、例えばｎ型シリコン基板（図示
せず）に、例えば表面硼素濃度１×１０16ｃｍ-3のｐウ
エル４０を形成し、ゲートが形成される領域にしきい値
を調節するために適当なチャネルインプラを行う。続い
て、ｐウエル４０の表面に、例えば１０ｎｍの厚さの熱
酸化膜（ゲート絶縁膜）１３を形成し、ゲート電極とし
て第１層多結晶シリコン膜３０を例えば４００ｎｍの厚
さに堆積する。次いで、多結晶シリコン膜３０上に酸化
膜（図示せず）を例えば１８ｎｍの厚さに形成した後、
その上にトレンチＲＩＥ時のマスクとなる酸化膜１９を
ＣＶＤ法により例えば３５０ｎｍの厚さに堆積する。
【００２７】次いで、図５（ｂ）に示すように、フォト
リソグラフィ工程により素子分離領域形成のためのレジ
ストのパターニングを行った後、このレジストパタ−ン
（図示せず）をマスクとして用いてＣＶＤ酸化膜１９、
多結晶シリコン膜３０、ゲート酸化膜１３を異方性エッ
チングにより選択エッチングし、更にｐウエル４０表面
を異方性エッチングにより選択エッチングして、素子分
離用溝（トレンチ）１１を形成する。このときのエッチ
ングは、レジストパタ−ンをマスクとして用いてＣＶＤ
酸化膜１９からシリコン基板１０までをエッチングし、
最後にレジストパタ−ンを剥離してもよいし、レジスト
パタ−ンをマスクとして用いてＣＶＤ酸化膜１９をエッ
チングした後にレジストパタ−ンを剥離し、ＣＶＤ酸化
膜１９をマスクとして用いて多結晶シリコン膜３０、ゲ
ート酸化膜１３、シリコン基板１０をエッチングしても
よい。
リソグラフィ工程により素子分離領域形成のためのレジ
ストのパターニングを行った後、このレジストパタ−ン
（図示せず）をマスクとして用いてＣＶＤ酸化膜１９、
多結晶シリコン膜３０、ゲート酸化膜１３を異方性エッ
チングにより選択エッチングし、更にｐウエル４０表面
を異方性エッチングにより選択エッチングして、素子分
離用溝（トレンチ）１１を形成する。このときのエッチ
ングは、レジストパタ−ンをマスクとして用いてＣＶＤ
酸化膜１９からシリコン基板１０までをエッチングし、
最後にレジストパタ−ンを剥離してもよいし、レジスト
パタ−ンをマスクとして用いてＣＶＤ酸化膜１９をエッ
チングした後にレジストパタ−ンを剥離し、ＣＶＤ酸化
膜１９をマスクとして用いて多結晶シリコン膜３０、ゲ
ート酸化膜１３、シリコン基板１０をエッチングしても
よい。
【００２８】次いで、トレンチ形成時に発生したダメー
ジを除去するために、例えば窒素雰囲気或いは不活性ガ
ス雰囲気中で熱処理を行い、またゲート酸化膜１３のエ
ッジを保護する意味も含めて、例えば塩化水素或いは水
蒸気を含む酸化雰囲気中でトレンチ側壁部を熱酸化す
る。ここで、フィールド反転を防止するためにトレンチ
の側壁或いはトレンチの底に不純物を注入してもよい。
ジを除去するために、例えば窒素雰囲気或いは不活性ガ
ス雰囲気中で熱処理を行い、またゲート酸化膜１３のエ
ッジを保護する意味も含めて、例えば塩化水素或いは水
蒸気を含む酸化雰囲気中でトレンチ側壁部を熱酸化す
る。ここで、フィールド反転を防止するためにトレンチ
の側壁或いはトレンチの底に不純物を注入してもよい。
【００２９】その後、図５（ｃ）に示すように、トレン
チを埋め込むように、例えばＴＥＯＳガスを用いたＣＶ
Ｄ法により、ＳｉＯ2 膜１２を例えば１０００ｎｍの厚
さに堆積する。次いで、多結晶シリコン膜３０が露出
し、トレンチの側壁のＳｉ基板の一部が露出するまで、
酸化膜１２をＲＩＥによりエッチバックする。このと
き、多結晶シリコン膜３０がエッチバックのストッパと
して働く。このエッチバックには、レジストを用いたエ
ッチバックの技術を用いてもよいし、またポリッシング
を用いてもよい。
チを埋め込むように、例えばＴＥＯＳガスを用いたＣＶ
Ｄ法により、ＳｉＯ2 膜１２を例えば１０００ｎｍの厚
さに堆積する。次いで、多結晶シリコン膜３０が露出
し、トレンチの側壁のＳｉ基板の一部が露出するまで、
酸化膜１２をＲＩＥによりエッチバックする。このと
き、多結晶シリコン膜３０がエッチバックのストッパと
して働く。このエッチバックには、レジストを用いたエ
ッチバックの技術を用いてもよいし、またポリッシング
を用いてもよい。
【００３０】次に、多結晶シリコン膜３０に例えば燐の
ドーピングを行い、多結晶シリコン膜３０の燐濃度を１
×１０20ｃｍ-3とする。この多結晶シリコンのドーピン
グは多結晶シリコン膜３０を堆積した直後に行ってもよ
い。次いで、例えばＢ（ボロン）を３０ｋｅＶ，１×１
０13ｃｍ-2斜め６０度からイオン注入し、トレンチ側壁
部のしきい値を例えば２Ｖになるようにする。さらに、
多結晶シリコン膜３０上及びトレンチ側壁部にシリコン
酸化膜或いはＯＮＯ等の酸化膜３１を、例えば２０ｎｍ
の厚さに形成する。このとき、例えば８５０〜９００℃
のドライＯ2 中で熱酸化すると、多結晶シリコン上には
約１０〜２０ｎｍ厚形成されるが、トレンチ側壁部では
約４０ｎｍ厚の酸化膜が成長する。この膜は、浮遊ゲー
ト上では制御ゲートとの間の容量膜として働き、トレン
チ側壁部では、トランスファートランジスタのゲート絶
縁膜になる。
ドーピングを行い、多結晶シリコン膜３０の燐濃度を１
×１０20ｃｍ-3とする。この多結晶シリコンのドーピン
グは多結晶シリコン膜３０を堆積した直後に行ってもよ
い。次いで、例えばＢ（ボロン）を３０ｋｅＶ，１×１
０13ｃｍ-2斜め６０度からイオン注入し、トレンチ側壁
部のしきい値を例えば２Ｖになるようにする。さらに、
多結晶シリコン膜３０上及びトレンチ側壁部にシリコン
酸化膜或いはＯＮＯ等の酸化膜３１を、例えば２０ｎｍ
の厚さに形成する。このとき、例えば８５０〜９００℃
のドライＯ2 中で熱酸化すると、多結晶シリコン上には
約１０〜２０ｎｍ厚形成されるが、トレンチ側壁部では
約４０ｎｍ厚の酸化膜が成長する。この膜は、浮遊ゲー
ト上では制御ゲートとの間の容量膜として働き、トレン
チ側壁部では、トランスファートランジスタのゲート絶
縁膜になる。
【００３１】次いで、図６（ａ）に示すように、セル部
には制御ゲートとなる第２層多結晶シリコン膜２９を、
周辺部にはゲート電極となる第２層多結晶シリコン膜
を、例えば２００ｎｍの厚さに堆積する。
には制御ゲートとなる第２層多結晶シリコン膜２９を、
周辺部にはゲート電極となる第２層多結晶シリコン膜
を、例えば２００ｎｍの厚さに堆積する。
【００３２】次いで、図６（ｂ）に示すように、ワード
線方向のライン状レジストパターンをマスクとして用い
て、第２層多結晶シリコン膜２９（２０）、酸化膜３
１、第１層多結晶シリコン膜３０（１５）をＲＩＥによ
り選択エッチングし、ワード線方向にメモリセル及び選
択トランジスタを分離する。そして、ソース・ドレイン
拡散層を形成し、全面をＣＶＤ酸化膜で覆い、コンタク
ト孔を開けてＡｌ膜によりビット線２８を配設すること
によりメモリセルが完成する。
線方向のライン状レジストパターンをマスクとして用い
て、第２層多結晶シリコン膜２９（２０）、酸化膜３
１、第１層多結晶シリコン膜３０（１５）をＲＩＥによ
り選択エッチングし、ワード線方向にメモリセル及び選
択トランジスタを分離する。そして、ソース・ドレイン
拡散層を形成し、全面をＣＶＤ酸化膜で覆い、コンタク
ト孔を開けてＡｌ膜によりビット線２８を配設すること
によりメモリセルが完成する。
【００３３】次に、他の実施形態に係わるメモリセルに
ついて、図７を説明する。図７（ａ）に示す例では、ト
レンチ素子分離（溝）に埋め込まれたＳｉＯ2 膜を、ト
レンチ１つおきに深くエッチングし、溝の側壁Ｔｒ（ト
ランスファートランジスタ）のチャネル部を形成する。
このように制御ゲ−ト３０の片側のみＳｉＯ2 膜を深く
エッチングすることで、両側を深くエッチングする場合
に比べ、トランスファートランジスタのチャネル幅は制
御性がさらに向上する。
ついて、図７を説明する。図７（ａ）に示す例では、ト
レンチ素子分離（溝）に埋め込まれたＳｉＯ2 膜を、ト
レンチ１つおきに深くエッチングし、溝の側壁Ｔｒ（ト
ランスファートランジスタ）のチャネル部を形成する。
このように制御ゲ−ト３０の片側のみＳｉＯ2 膜を深く
エッチングすることで、両側を深くエッチングする場合
に比べ、トランスファートランジスタのチャネル幅は制
御性がさらに向上する。
【００３４】図７（ｂ）に示す例では、トレンチ素子分
離（溝）に埋め込まれたＳｉＯ2 膜の幅方向の約半分を
深くエッチングしている。図のように、ＳｉＯ2 膜の幅
方向の約半分をトレンチの底までエッチングすること
で、チャネル幅はさらに制御性が向上する。
離（溝）に埋め込まれたＳｉＯ2 膜の幅方向の約半分を
深くエッチングしている。図のように、ＳｉＯ2 膜の幅
方向の約半分をトレンチの底までエッチングすること
で、チャネル幅はさらに制御性が向上する。
【００３５】次に、本発明の更に他の実施形態について
説明する。以上の実施形態に係わるメモリセルでは、浮
遊ゲートと制御ゲートとの間の絶縁膜と、トランスファ
ートランジスタのゲート絶縁膜とを同時に形成していた
が、この実施形態では、それらを別々に形成している。
説明する。以上の実施形態に係わるメモリセルでは、浮
遊ゲートと制御ゲートとの間の絶縁膜と、トランスファ
ートランジスタのゲート絶縁膜とを同時に形成していた
が、この実施形態では、それらを別々に形成している。
【００３６】図８（ａ）（ｂ）までの工程は、図５
（ａ）（ｂ）と同じ工程であるので、説明を省略する。
本実施形態では、トレンチを埋めこんだＣＶＤＳｉＯ2
膜の１２のエッチバック工程が異なる。即ち、図８
（ｃ）に示すように、エッチバックＲＩＥを多結晶シリ
コン膜３０の側壁で止めるようにＲＩＥを調節する。
（ａ）（ｂ）と同じ工程であるので、説明を省略する。
本実施形態では、トレンチを埋めこんだＣＶＤＳｉＯ2
膜の１２のエッチバック工程が異なる。即ち、図８
（ｃ）に示すように、エッチバックＲＩＥを多結晶シリ
コン膜３０の側壁で止めるようにＲＩＥを調節する。
【００３７】次いで、図９（ａ）に示すように、浮遊ゲ
ートと制御ゲートとの間の絶縁膜となる膜、例えば２０
ｎｍの厚さのＯＮＯ膜７１を形成し、例えば多結晶シリ
コン膜７２を５０ｎｍの厚さに堆積し、次いで耐酸化性
膜である、例えばＳｉＮ膜７３を３０ｎｍの厚さに堆積
形成する。このときＳｉＮ膜７３は、浮遊ゲート３０上
は厚く、トレンチ上は薄く堆積する。
ートと制御ゲートとの間の絶縁膜となる膜、例えば２０
ｎｍの厚さのＯＮＯ膜７１を形成し、例えば多結晶シリ
コン膜７２を５０ｎｍの厚さに堆積し、次いで耐酸化性
膜である、例えばＳｉＮ膜７３を３０ｎｍの厚さに堆積
形成する。このときＳｉＮ膜７３は、浮遊ゲート３０上
は厚く、トレンチ上は薄く堆積する。
【００３８】次いで、図９（ｂ）に示すように、ＲＩＥ
によりトレンチ素子分離上のＳｉＮ膜７３を除去する。
このとき、浮遊ゲート上は厚く堆積されているため、Ｓ
ｉＮ膜７３は全部除去されずに残すことができる。次
に、トレンチ素子分離上の多結晶シリコン膜７２、ＯＮ
Ｏ膜７１、及びトレンチ上部うめこみＳｉＯ2 膜をエッ
チング除去する。
によりトレンチ素子分離上のＳｉＮ膜７３を除去する。
このとき、浮遊ゲート上は厚く堆積されているため、Ｓ
ｉＮ膜７３は全部除去されずに残すことができる。次
に、トレンチ素子分離上の多結晶シリコン膜７２、ＯＮ
Ｏ膜７１、及びトレンチ上部うめこみＳｉＯ2 膜をエッ
チング除去する。
【００３９】その後、図１０（ａ）に示すように、例え
ば熱酸化により、トランスファートランジスタのゲート
酸化膜７４を例えば５０ｎｍの厚さに形成する。さら
に、浮遊ゲート３０の側壁部のＳｉＮ膜７３を、例えば
ホットリン酸で選択的に除去する。
ば熱酸化により、トランスファートランジスタのゲート
酸化膜７４を例えば５０ｎｍの厚さに形成する。さら
に、浮遊ゲート３０の側壁部のＳｉＮ膜７３を、例えば
ホットリン酸で選択的に除去する。
【００４０】次いで、図１０（ｂ）に示すように、例え
ば多結晶シリコン膜７５を３００ｎｍの厚さに堆積し、
ドーピングを行う。このとき、先に形成した多結晶シリ
コン膜７２と多結晶シリコン膜７５とは電気的に接触
し、制御ゲートとなる。以下は、前の実施形態と同様の
工程により、メモリセル構造が得られる。
ば多結晶シリコン膜７５を３００ｎｍの厚さに堆積し、
ドーピングを行う。このとき、先に形成した多結晶シリ
コン膜７２と多結晶シリコン膜７５とは電気的に接触
し、制御ゲートとなる。以下は、前の実施形態と同様の
工程により、メモリセル構造が得られる。
【００４１】この実施形態では、浮遊ゲートと制御ゲー
トとの間の絶縁膜とトランスファーゲート絶縁膜とが別
々に形成できるため、それぞれのトランジスタの設計が
容易になるという利点がある。
トとの間の絶縁膜とトランスファーゲート絶縁膜とが別
々に形成できるため、それぞれのトランジスタの設計が
容易になるという利点がある。
【００４２】次に、図１６及び図１７を参照して本発明
の他の実施形態を示す。この実施形態では、１セルに４
つのメモリ−レベルを作る、いわゆる多値論理セルを示
している。図１６に従来の４値のメモリセルのしきい値
を示す。従来のメモリセルのＶthは、例えば“０”レベ
ルはＶth＜−１Ｖ、“１”レベルは０．５Ｖ＜Ｖth＜
１．５Ｖ、“２”レベルは２．５Ｖ＜Ｖth＜３．５Ｖ、
“３”レベルは４．５Ｖ＜Ｖth＜５．５Ｖである。これ
は、図１４で示したのと同様に、非選択セル（ＣＧ）に
印加する電圧（この場合は６．５〜７．５Ｖ）でメモリ
セルがＯＮしなければならないためである。読出し時の
電圧関係を下記の（表２）に示す。
の他の実施形態を示す。この実施形態では、１セルに４
つのメモリ−レベルを作る、いわゆる多値論理セルを示
している。図１６に従来の４値のメモリセルのしきい値
を示す。従来のメモリセルのＶthは、例えば“０”レベ
ルはＶth＜−１Ｖ、“１”レベルは０．５Ｖ＜Ｖth＜
１．５Ｖ、“２”レベルは２．５Ｖ＜Ｖth＜３．５Ｖ、
“３”レベルは４．５Ｖ＜Ｖth＜５．５Ｖである。これ
は、図１４で示したのと同様に、非選択セル（ＣＧ）に
印加する電圧（この場合は６．５〜７．５Ｖ）でメモリ
セルがＯＮしなければならないためである。読出し時の
電圧関係を下記の（表２）に示す。
【００４３】
【表２】
【００４４】図１７に、本実施形態のセルを多値論理に
適用した場合のメモリセルのしきい値を示している。メ
モリセルのしきい値が非選択ワ−ドライン電圧６．５〜
７．５Ｖより高くなっても、トランスファーＴｒ（Ｔ1
〜Ｔ4 ）がＯＮとなるため、レベル“３”のしきい値幅
を狭く制御する必要はなく、この例では５．５〜９Ｖ程
度にとれる。このため、レベル“１”、“２”のしきい
値幅を広くとることが可能となる。この例では、レベル
“１”が０．５Ｖ〜１．５Ｖ、“２”レベルは３．０Ｖ
〜４．５Ｖと従来例に比べ０．５Ｖ広くとることが可能
となる。
適用した場合のメモリセルのしきい値を示している。メ
モリセルのしきい値が非選択ワ−ドライン電圧６．５〜
７．５Ｖより高くなっても、トランスファーＴｒ（Ｔ1
〜Ｔ4 ）がＯＮとなるため、レベル“３”のしきい値幅
を狭く制御する必要はなく、この例では５．５〜９Ｖ程
度にとれる。このため、レベル“１”、“２”のしきい
値幅を広くとることが可能となる。この例では、レベル
“１”が０．５Ｖ〜１．５Ｖ、“２”レベルは３．０Ｖ
〜４．５Ｖと従来例に比べ０．５Ｖ広くとることが可能
となる。
【００４５】また、トランスファーＴｒのしきい値は、
この実施形態では５Ｖ以上、６．５Ｖ以下である。なぜ
なら、もし５Ｖ以下であれば、浮遊ゲ−トのしきい値が
“３”にあってもトランスファーゲ−トがＯＮしてしま
い、“２”以下のレベルとされる。また、もし６．５Ｖ
以上であれば、非選択時にＯＮせず、選択セルが読出せ
ない。即ち、トランスファーＴｒのしきい値は“２”と
“３”を判定する読出し時選択されたＮＡＮＤセルの選
択された制御ゲートに印加する電圧よりも高く、選択さ
れたＮＡＮＤセルの選択されていない制御ゲートに印加
する電圧よりも低くする必要がある。
この実施形態では５Ｖ以上、６．５Ｖ以下である。なぜ
なら、もし５Ｖ以下であれば、浮遊ゲ−トのしきい値が
“３”にあってもトランスファーゲ−トがＯＮしてしま
い、“２”以下のレベルとされる。また、もし６．５Ｖ
以上であれば、非選択時にＯＮせず、選択セルが読出せ
ない。即ち、トランスファーＴｒのしきい値は“２”と
“３”を判定する読出し時選択されたＮＡＮＤセルの選
択された制御ゲートに印加する電圧よりも高く、選択さ
れたＮＡＮＤセルの選択されていない制御ゲートに印加
する電圧よりも低くする必要がある。
【００４６】本実施形態では、４値の多値論理セルを示
したが、３値、８値、１６値の多値論理セルに対して
も、本発明を適用することが可能である。例えば、ｎ値
の多値論理セルを考える。この場合のトランスファーＴ
ｒのしきい値はしきい値の低い側からｎ−１番目とｎ番
目を判定する読出し時、選択されたＮＡＮＤセルの選択
された制御ゲートに印加する電圧より高く、選択された
ＮＡＮＤセルの非選択の制御ゲートに印加する電圧より
低い値に設定しなければならない。
したが、３値、８値、１６値の多値論理セルに対して
も、本発明を適用することが可能である。例えば、ｎ値
の多値論理セルを考える。この場合のトランスファーＴ
ｒのしきい値はしきい値の低い側からｎ−１番目とｎ番
目を判定する読出し時、選択されたＮＡＮＤセルの選択
された制御ゲートに印加する電圧より高く、選択された
ＮＡＮＤセルの非選択の制御ゲートに印加する電圧より
低い値に設定しなければならない。
【００４７】次に、本発明の参考例として、ＮＯＲ型の
セルの場合について示す。図１８（ａ）は上記セルを示
す平面図、図１８（ｂ）はその等価回路図、図１９
（ａ）は図１８（ａ）のＸ−Ｘ′方向断面図、図１９
（ｂ）は図１８（ａ）のＺ−Ｚ′方向の断面図である。
図２０に４値の場合のしきい値分布を示す。
セルの場合について示す。図１８（ａ）は上記セルを示
す平面図、図１８（ｂ）はその等価回路図、図１９
（ａ）は図１８（ａ）のＸ−Ｘ′方向断面図、図１９
（ｂ）は図１８（ａ）のＺ−Ｚ′方向の断面図である。
図２０に４値の場合のしきい値分布を示す。
【００４８】この場合、トランスファーＴｒのしきい値
は、“２”と“３”の準位を判定する制御ゲート電圧以
上、即ち６Ｖ以上でなければならない。６Ｖ以上である
とトランスファーＴｒがＯＮしてしまい正常な読出しが
できない。ｎ値の場合についていえば、しきい値の低い
方からｎ−１番目とｎ番目を判定する読出し動作のとき
選択された制御ゲートに印加する電圧より高いしきい値
のトランスファーＴｒにしなければならない。
は、“２”と“３”の準位を判定する制御ゲート電圧以
上、即ち６Ｖ以上でなければならない。６Ｖ以上である
とトランスファーＴｒがＯＮしてしまい正常な読出しが
できない。ｎ値の場合についていえば、しきい値の低い
方からｎ−１番目とｎ番目を判定する読出し動作のとき
選択された制御ゲートに印加する電圧より高いしきい値
のトランスファーＴｒにしなければならない。
【００４９】また、図２１（ａ）に素子構造断面図を、
（ｂ）に等価回路図を示すように、フローティングゲー
ト部のトランジスタに直列なトランジスタを、基板に形
成した溝内にゲート電極（制御ゲート）を埋め込んで形
成することも可能である。溝部に形成されたトランジス
タはメモリセル（フローティングゲートを有する）トラ
ンジスタと直列接続している。このセルは前記図１８に
示したＮＯＲ型セルに適用可能である。この場合には、
微細化の妨げになっていたソース・ドレイン間のパンチ
スルー耐性が向上し、より一層の微細化が可能になる。
（ｂ）に等価回路図を示すように、フローティングゲー
ト部のトランジスタに直列なトランジスタを、基板に形
成した溝内にゲート電極（制御ゲート）を埋め込んで形
成することも可能である。溝部に形成されたトランジス
タはメモリセル（フローティングゲートを有する）トラ
ンジスタと直列接続している。このセルは前記図１８に
示したＮＯＲ型セルに適用可能である。この場合には、
微細化の妨げになっていたソース・ドレイン間のパンチ
スルー耐性が向上し、より一層の微細化が可能になる。
【００５０】なお、図２１には溝部全体に制御ゲートの
ポリＳｉが埋められた構造を示したが、溝内の一部でも
構わない。また、フローティングゲートのポリＳｉが一
部溝内に形成されていても構わない。また、図２２にこ
のセルをＮＡＮＤ型に適用した場合の等価回路図を示
す。
ポリＳｉが埋められた構造を示したが、溝内の一部でも
構わない。また、フローティングゲートのポリＳｉが一
部溝内に形成されていても構わない。また、図２２にこ
のセルをＮＡＮＤ型に適用した場合の等価回路図を示
す。
【００５１】図２３〜２５には、フローティングゲート
トランジスタと、トランスファートランジスタが直列に
接続されたセルをソース・ドレインを共通化した、いわ
ゆるグランドアレイセルに適用した場合の参考例を示
す。図２３に平面図、図２４に等価回路図、図２５に図
２３のＡ−Ａ′断面図を示す。図２３中斜線部はフロー
ティングゲートである。図２５中８０は溝部に埋め込ま
れた制御ゲートをゲート電極とするＴｒのゲート酸化膜
である。本参考例の動作を説明する。動作電圧は下記の
（表３）に示す通りである。
トランジスタと、トランスファートランジスタが直列に
接続されたセルをソース・ドレインを共通化した、いわ
ゆるグランドアレイセルに適用した場合の参考例を示
す。図２３に平面図、図２４に等価回路図、図２５に図
２３のＡ−Ａ′断面図を示す。図２３中斜線部はフロー
ティングゲートである。図２５中８０は溝部に埋め込ま
れた制御ゲートをゲート電極とするＴｒのゲート酸化膜
である。本参考例の動作を説明する。動作電圧は下記の
（表３）に示す通りである。
【００５２】
【表３】
【００５３】図２４中の○印のセルを選択した場合であ
る。読出しはＢＬ１からセルを介してソースに電流を流
し検知する。消去はフローティングゲートに電子を注入
して行われる。書込みはＢＬ及びＷＬ２に電圧を印加
し、フローティングゲートからドレイン（図２５中のｎ
+ ）に電子を抜く。書込み時ＢＬに５Ｖ或いは０Ｖを印
加し、電子を抜きさるところ、電子を抜かずに消去状態
のままを保つ。
る。読出しはＢＬ１からセルを介してソースに電流を流
し検知する。消去はフローティングゲートに電子を注入
して行われる。書込みはＢＬ及びＷＬ２に電圧を印加
し、フローティングゲートからドレイン（図２５中のｎ
+ ）に電子を抜く。書込み時ＢＬに５Ｖ或いは０Ｖを印
加し、電子を抜きさるところ、電子を抜かずに消去状態
のままを保つ。
【００５４】図２６〜２９に更に他の参考例を示す。こ
れらのセルは図２３〜２５で示した参考例のセル部を置
き換えることで実施できる。図２６は溝底部のみにフロ
ーティングゲートを形成し、側壁部をトランジスタとし
たもの、図２７は片側のｎ+ 層をフローティングゲート
部まで延ばしたもの、図２８はフローティングゲートを
基板表面に形成したもの、図２９（ａ）（ｂ）はフロー
ティングゲートを基板表面に形成し、溝の底部にｎ+ 層
を形成したものである。
れらのセルは図２３〜２５で示した参考例のセル部を置
き換えることで実施できる。図２６は溝底部のみにフロ
ーティングゲートを形成し、側壁部をトランジスタとし
たもの、図２７は片側のｎ+ 層をフローティングゲート
部まで延ばしたもの、図２８はフローティングゲートを
基板表面に形成したもの、図２９（ａ）（ｂ）はフロー
ティングゲートを基板表面に形成し、溝の底部にｎ+ 層
を形成したものである。
【００５５】また、図３０（ａ）（ｂ）はグランドアレ
イのｎ+ 部分を隣りのセルと分離した場合の等価回路図
である。これらは図３１（ａ）（ｂ）及び図３２（ａ）
（ｂ）に示した断面構造で実施できる。即ち、溝の側面
部にｎ+ 部を形成し、ソース或いはドレインとし、溝分
離により隣りのｎ+ 層と分離する。これらの動作は前記
（表３）に示したものと同様である。
イのｎ+ 部分を隣りのセルと分離した場合の等価回路図
である。これらは図３１（ａ）（ｂ）及び図３２（ａ）
（ｂ）に示した断面構造で実施できる。即ち、溝の側面
部にｎ+ 部を形成し、ソース或いはドレインとし、溝分
離により隣りのｎ+ 層と分離する。これらの動作は前記
（表３）に示したものと同様である。
【００５６】図３３には更に他の参考例を示す。図３４
には図３３に示したセルをアレイ状に配置した図を示
す。消去ゲート（ＥＧ）はＣＧと平行に配設している。
下記の（表４）に動作電圧を示す。
には図３３に示したセルをアレイ状に配置した図を示
す。消去ゲート（ＥＧ）はＣＧと平行に配設している。
下記の（表４）に動作電圧を示す。
【００５７】
【表４】
【００５８】program はホットエレクトロン注入でフロ
ーティングゲートに電荷を注入し、Erase はフローティ
ングゲートからＥＧにエレクトロンを抜く。このセルの
場合にも、前記図２３〜２９に示したよう溝の側面ゲー
ト電極を配設することが可能である。そうすることで、
フローティングゲート部もコントロールゲート部も実効
的なゲート長を長くとることができ、微細化したときに
もソース・ドレイン間パンチスルー等の問題が回避でき
る。
ーティングゲートに電荷を注入し、Erase はフローティ
ングゲートからＥＧにエレクトロンを抜く。このセルの
場合にも、前記図２３〜２９に示したよう溝の側面ゲー
ト電極を配設することが可能である。そうすることで、
フローティングゲート部もコントロールゲート部も実効
的なゲート長を長くとることができ、微細化したときに
もソース・ドレイン間パンチスルー等の問題が回避でき
る。
【００５９】なお、本発明は上述した各実施形態に限定
されるものではない。以上の実施形態では、ＮＡＮＤセ
ル型ＥＥＰＲＯＭを例にとり説明したが、本発明はこれ
に限らず、各種のＥＥＰＯＲＯＭ及びＥＰＲＯＭに適用
することができる。具体的には、制御ゲート型ＥＥＰＲ
ＯＭに限らず、ＭＮＯＳ型のメモリセルを用いたＮＡＮ
Ｄセル型ＥＥＰＲＯＭに適用することもである。また、
ＥＥＰＲＯＭではなく、チャネルイオン注入等により情
報を固定的に書き込んだＭＯＳトランジスタをメモリセ
ルとする所謂マスクＲＯＭにおいても、ＮＡＮＤセル構
成とする場合には適用することが可能である。
されるものではない。以上の実施形態では、ＮＡＮＤセ
ル型ＥＥＰＲＯＭを例にとり説明したが、本発明はこれ
に限らず、各種のＥＥＰＯＲＯＭ及びＥＰＲＯＭに適用
することができる。具体的には、制御ゲート型ＥＥＰＲ
ＯＭに限らず、ＭＮＯＳ型のメモリセルを用いたＮＡＮ
Ｄセル型ＥＥＰＲＯＭに適用することもである。また、
ＥＥＰＲＯＭではなく、チャネルイオン注入等により情
報を固定的に書き込んだＭＯＳトランジスタをメモリセ
ルとする所謂マスクＲＯＭにおいても、ＮＡＮＤセル構
成とする場合には適用することが可能である。
【００６０】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。
で、種々変形して実施することができる。
【００６１】
【発明の効果】以上説明したように、本発明の半導体記
憶装置では、トレンチ素子分離側面をトランスファート
ランジスタとして用いているため、合わせずれによる素
子特性のバラツキ、不均一性を生じることなく、安定し
た特性のメモリセルを形成することが出来る。また、そ
のその結果、占有面積の増加もおこらず、高密度で低コ
ストのメモリの実現が可能である。
憶装置では、トレンチ素子分離側面をトランスファート
ランジスタとして用いているため、合わせずれによる素
子特性のバラツキ、不均一性を生じることなく、安定し
た特性のメモリセルを形成することが出来る。また、そ
のその結果、占有面積の増加もおこらず、高密度で低コ
ストのメモリの実現が可能である。
【図１】本発明の一実施形態に係わるメモリセルを示す
平面図。
平面図。
【図２】図１の矢視Ａ−Ａ′断面図。
【図３】図１の矢視Ｂ−Ｂ´断面図。
【図４】本発明の一実施形態に係わるメモリセルの等価
回路図。
回路図。
【図５】本発明の一実施形態に係わるメモリセルの製造
工程を示す断面図。
工程を示す断面図。
【図６】本発明の一実施形態に係わるメモリセルの製造
工程を示す断面図。
工程を示す断面図。
【図７】本発明の他の実施形態に係わるメモリセルを示
す断面図。
す断面図。
【図８】本発明の更に他の実施形態に係わるメモリセル
の製造工程を示す断面図。
の製造工程を示す断面図。
【図９】本発明の更に他の実施形態に係わるメモリセル
の製造工程を示す断面図。
の製造工程を示す断面図。
【図１０】本発明の更に他の実施形態に係わるメモリセ
ルの製造工程を示す断面図。
ルの製造工程を示す断面図。
【図１１】従来のメモリセルの平面図。
【図１２】従来のメモリセルの等価回路図。
【図１３】図１０の矢視Ａ−Ａ′、Ｂ−Ｂ′断面図。
【図１４】従来のメモリセルのしきい値分布を示す図。
【図１５】本発明の一実施形態に係わるメモリセルのし
きい値分布を示す図。
きい値分布を示す図。
【図１６】従来のメモリセルを多値論理に適用した場合
のしきい値分布を示す図。
のしきい値分布を示す図。
【図１７】本発明の一実施形態に係わるメモリセルを多
値論理に適用した場合のしきい値分布を示す図。
値論理に適用した場合のしきい値分布を示す図。
【図１８】本発明をＮＯＲ型セルに適用した場合の平面
図と等価回路図。
図と等価回路図。
【図１９】図１８（ａ）のＸ−Ｘ′方向及びＺ−Ｚ′方
向の断面図。
向の断面図。
【図２０】ＮＯＲ型セルにおける４値の場合のしきい値
分布を示す図。
分布を示す図。
【図２１】フローティングゲート部のトランジスタに直
列なトランジスタを、溝内に制御ゲートを埋め込んで形
成した例を示す素子構造断面図と等価回路図。
列なトランジスタを、溝内に制御ゲートを埋め込んで形
成した例を示す素子構造断面図と等価回路図。
【図２２】図２１の構成をＮＡＮＤ型に適用した場合の
等価回路図。
等価回路図。
【図２３】本発明をグランドアレイセルに適用した場合
の参考例を示す平面図。
の参考例を示す平面図。
【図２４】本発明をグランドアレイセルに適用した場合
の参考例を示す等価回路図。
の参考例を示す等価回路図。
【図２５】図２３のＡ−Ａ′断面図。
【図２６】本発明の更に別の参考例を示す素子構造断面
図と等価回路図。
図と等価回路図。
【図２７】本発明の更に別の参考例を示す素子構造断面
図。
図。
【図２８】本発明の更に別の参考例を示す素子構造断面
図。
図。
【図２９】本発明の更に別の参考例を示す素子構造断面
図。
図。
【図３０】グランドアレイのｎ+ 部分を隣りのセルと分
離した場合の等価回路図。
離した場合の等価回路図。
【図３１】図３０の回路を実現するための素子構造断面
図。
図。
【図３２】図３０の回路を実現するための素子構造断面
図。
図。
【図３３】本発明の更に他の参考例を示す等価回路図。
【図３４】図３３に示したセルをアレイ状に配置した
図。
図。
１，４０…ｐ型ウエル、
２，１７…素子分離領域
３…ゲート絶縁膜
３1 …ゲート絶縁膜
３2 …トンネル絶縁膜
３3 …側壁絶縁膜
４，３０…第１層導電膜からなる浮遊ゲート
６，２９…第２導電膜からなる制御ゲート
７，２３…ソース・ドレイン拡散層
８，２４…層間絶縁膜
９…ビット線
１１…素子分離用溝（トレンチ）
１２…埋め込み絶縁膜
１３…ゲート絶縁膜
２０…第２層導電膜からなるゲート電極
７２…ポリシリコン膜
７３…ＳｉＮ膜
７４…トランスファーゲート絶縁膜
７５…多結晶膜
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8247
H01L 27/115
H01L 29/788
Claims (2)
- 【請求項１】半導体基板上に第１の絶縁膜を介して第１
の導電層が、この第１の導電層上に第２の絶縁膜を介し
て第２の導電層がそれぞれ形成されてなるメモリセルを
複数個ずつ直列に接続してＮＡＮＤセルを構成し、この
ＮＡＮＤセルをマトリックス状に配設してメモリアレイ
を構成してなり、前記メモリセルの分離領域の少なくと
も一部の半導体基板に素子分離用溝が形成され、この素
子分離用溝の一部が素子分離用絶縁膜で埋め込まれ、か
つ素子分離用溝の残部が前記第２の導電層で埋め込まれ
た不揮発性半導体記憶装置であって、 前記第１の導電層は、基板表面の第１のチャネル領域を
チャネル幅方向に少なくとも部分的に覆い、前記第１の
導電層を電荷蓄積層、第２の導電層を制御ゲ−トとする
２準位のメモリセルを構成し、前記第２の導電層で埋め
込まれた前記素子分離用溝の側面の少なくとも一部を第
２のチャネル領域とし、前記第２の導電層をゲ−トとす
るトランジスタを構成し、前記第２の導電層をゲートと
するトランジスタのしきい値電圧を、読出し時に選択さ
れたＮＡＮＤセルの選択された前記制御ゲートに印加す
る電圧よりも高く、選択されたＮＡＮＤセルの選択され
ない制御ゲートに印加する電圧よりも低くしたことを特
徴とする不揮発性半導体記憶装置。 - 【請求項２】半導体基板上に第１の絶縁膜を介して第１
の導電層が、この第１の導電層上に第２の絶縁膜を介し
て第２の導電層がそれぞれ形成されてなるメモリセルを
複数個ずつ直列に接続してＮＡＮＤセルを構成し、この
ＮＡＮＤセルをマトリックス状に配設してメモリアレイ
を構成してなり、前記メモリセルの分離領域の少なくと
も一部の半導体基板に素子分離用溝が形成され、この素
子分離用溝の一部が素子分離用絶縁膜で埋め込まれ、か
つ素子分離用溝の残部が前記第２の導電層で埋め込まれ
た不揮発性半導体記憶装置であって、 前記第１の導電層は、基板表面の第１のチャネル領域を
チャネル幅方向に少なくとも部分的に覆い、前記第１の
導電層を電荷蓄積層、第２の導電層を制御ゲ−トとし、
前記電荷蓄積層に蓄える電荷を変えて２準位以上のｎ個
の準位を記憶す るメモリセルを構成し、前記第２の導電
層で埋め込まれた前記素子分離用溝の側面の少なくとも
一部を第２のチャネル領域とし、前記第２の導電層をゲ
−トとするトランジスタを構成し、前記第２の導電層を
ゲートとするトランジスタのしきい値電圧を、しきい値
の低い方からｎ−１番目とｎ番目の準位を判定する読出
し時に選択されたＮＡＮＤセルの選択された前記制御ゲ
ートに印加する電圧よりも高く、選択されたＮＡＮＤセ
ルの選択されない制御ゲートに印加する電圧よりも低く
したことを特徴とする不揮発性半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16987295A JP3469362B2 (ja) | 1994-08-31 | 1995-07-05 | 半導体記憶装置 |
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| US08/521,948 US5949101A (en) | 1994-08-31 | 1995-08-31 | Semiconductor memory device comprising multi-level logic value of the threshold voltage |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20734494 | 1994-08-31 | ||
| JP6-207344 | 1994-08-31 | ||
| JP16987295A JP3469362B2 (ja) | 1994-08-31 | 1995-07-05 | 半導体記憶装置 |
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| Application Number | Title | Priority Date | Filing Date |
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|---|---|
| JPH08125148A JPH08125148A (ja) | 1996-05-17 |
| JP3469362B2 true JP3469362B2 (ja) | 2003-11-25 |
Family
ID=26493081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16987295A Expired - Fee Related JP3469362B2 (ja) | 1994-08-31 | 1995-07-05 | 半導体記憶装置 |
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