JP3481817B2

JP3481817B2 - 半導体記憶装置

Info

Publication number: JP3481817B2
Application number: JP08798397A
Authority: JP
Inventors: 智晴田中; 寛中村; 徹丹沢
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-04-07
Filing date: 1997-04-07
Publication date: 2003-12-22
Anticipated expiration: 2017-04-07
Also published as: KR100323552B1; US7349259B2; US7535762B2; US20050146935A1; US7061807B2; US7952933B2; US8154922B2; US6208573B1; US6064611A; US20060098488A1; US20080205154A1; KR19980081145A; US20080175067A1; US20040017715A1; US7649780B2; US20100110790A1; US20010010645A1; US6621738B2; US20110222343A1; US20030076711A1

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、多値フラッシュメモリ、多値ＥＥＰＲＯ
Ｍ、多値ＥＰＲＯＭに使用される。

【０００２】

【従来の技術】半導体基板上に浮遊ゲ−ト（電荷蓄積
層）と制御ゲ−トを有するＭＯＳＦＥＴ構造は、フラッ
シュメモリのメモリセルの１つとしてよく知られてい
る。

【０００３】通常、フラッシュメモリの１つのメモリセ
ルには、１ビットデ−タ、即ち、デ−タ“０”又は
“１”が記憶される。また、メモリセルのデ−タが
“０”であるか又は“１”であるかは、浮遊ゲ−トに蓄
えられた電荷量によって識別可能である。

【０００４】これに対し、近年では、大きなデ−タ容量
を確保するため、１つのメモリセルに多ビットのデ−タ
を記憶させる多値記憶方式の開発が進められている。例
えば、４値記憶方式では、１つのメモリセルに、デ−タ
“０”、“１”、“２”又は“３”が記憶される。

【０００５】多値記憶方式のフラッシュメモリにおい
て、メモリセルにいずれのデ−タが記憶されているか
は、浮遊ゲ−トに蓄えられた電荷量によって判断する。

【０００６】以下、デ−タの記憶状態、即ち、デ−タと
浮遊ゲ−ト中の電荷量との関係について、４値記憶方式
のフラッシュメモリを例に説明する。

【０００７】まず、デ−タ“０”は、消去状態に対応す
る。

【０００８】消去状態とは、浮遊ゲ−ト中に正の電荷が
蓄えられている状態のことである。即ち、消去状態にお
いては、浮遊ゲ−トは、浮遊ゲ−ト中の電荷量が零の中
性状態に対して正に帯電している。

【０００９】消去状態は、例えば、半導体基板に高電位
（約２０Ｖ）を与え、制御ゲ−トを接地電位（０Ｖ）と
し、正の電荷を半導体基板から浮遊ゲ−トへ移動させる
ことにより得られる。

【００１０】次に、デ−タ“１”、“２”及び“３”
は、書き込み状態に対応する。

【００１１】書き込み状態とは、浮遊ゲ−ト中に負の電
荷が蓄えられている状態のことである。但し、デ−タ
“２”の状態の浮遊ゲ−ト中の負の電荷量は、デ−タ
“１”の状態の浮遊ゲ−ト中の負の電荷量よりも多く、
デ−タ“３”の状態の浮遊ゲ−ト中の負の電荷量は、デ
−タ“２”の状態の浮遊ゲ−ト中の負の電荷量よりも多
くなるように設定される。

【００１２】書き込み状態においては、浮遊ゲ−トは、
浮遊ゲ−ト中の電荷量が零の中性状態に対して負に帯電
している。

【００１３】書き込み状態は、例えば、半導体基板、ソ
−ス、ドレインをそれぞれ接地電位（０Ｖ）に設定し、
制御ゲ−トに高電位（約１６Ｖ）を与え、負の電荷を半
導体基板から浮遊ゲ−トに移動させることにより得られ
る。

【００１４】書き込み動作中、デ−タ“０”を維持した
いメモリセルでは、ソ−ス、ドレイン及びチャネルが５
Ｖに設定される。この場合、制御ゲ−トに高電位（約１
６Ｖ）が与えられ、基板が接地電位（０Ｖ）に設定され
ても、正の電荷は浮遊ゲ−ト中に保持されるため、デ−
タ“０”が維持される。

【００１５】以上より、１つのメモリセルにより、４種
類の書き込み状態（“０”，“１”，“２”，“３”）
が実現できる。

【００１６】フラッシュメモリには、ＮＡＮＤ型メモリ
セルユニットを有するものが知られている。

【００１７】このメモリセルユニットは、複数（例え
ば、４個）のメモリセルから構成されるメモリセル列
と、メモリセル列の一端とビット線の間に接続される第
１選択トランジスタと、メモリセル列の他端とソ−ス線
の間に接続される第２選択トランジスタとから構成され
る。

【００１８】なお、ソ−ス線は、全てのメモリセルユニ
ットに対して共通となっている。

【００１９】ＮＡＮＤ型メモリセルユニットを有するフ
ラッシュメモリでは、デ−タ“０”の書き込み時におい
ては、ビット線を電源電位ＶＣＣ（例えば、３Ｖ）、第
１選択トランジスタのゲ−トを電源電位ＶＣＣ、選択メ
モリセルの制御ゲ−トを第１高電位（例えば、１６
Ｖ）、非選択メモリセルの制御ゲ−トを第２高電位（例
えば、１０Ｖ）に設定し、選択メモリセルの浮遊ゲ−ト
に蓄えられている電荷を保持する。

【００２０】この時、ＮＡＮＤ型メモリセルユニットの
各メモリセルのチャネルは、第１選択トランジスタを経
由してビット線に接続されているため、各メモリセルの
チャネルの電位は、第１選択トランジスタのいわゆる閾
値落ちを考慮すると、当初は、電源電位ＶＣＣ（例え
ば、３Ｖ）以下の所定電位となる。

【００２１】この後、第１選択トランジスタが非導通と
なると、ＮＡＮＤ型メモリセルユニットの各メモリセル
のチャネルの電位は、制御ゲ−トとチャネルの間に生じ
る静電容量によって上昇する。例えば、静電容量の結合
比が５０％であれば、チャネルの電位は、約５Ｖとな
る。

【００２２】然るに、メモリセルの浮遊ゲ−トに負の電
荷が蓄積されていると、メモリセルの閾値は、高くな
る。これに伴い、デ−タ“０”の書き込み動作中の各メ
モリセルのチャネル電位は、メモリセルの閾値が高くな
ればなる程、低くなり、デ−タ“０”を維持するうえで
の信頼性は低下する。

【００２３】ところが、メモリセルの閾値が−１Ｖの場
合には、制御ゲ−トの電位が約０Ｖのとき、チャネルの
電位は、約１Ｖとなり、制御ゲ−トの電位が約１０Ｖの
とき、チャネルの電位は約６Ｖとなる（結合比５０
％）。

【００２４】また、メモリセルの閾値が３Ｖの場合に
は、制御ゲ−トの電位が約１Ｖのとき、チャネルの電位
は、約０Ｖとなり、制御ゲ−トの電位が約１０Ｖのと
き、チャネルの電位は約４．５Ｖとなる（結合比５０
％）。

【００２５】ＮＡＮＤ型メモリセルユニットを有するフ
ラッシュメモリにおいては、メモリセルのデ−タは、制
御ゲ−トに所定の読み出し電位を与え、メモリセルのデ
−タに応じて当該メモリセルをオン又はオフ状態にする
ようにし、このときにメモリセルのチャネルに流れるセ
ル電流を検出することにより読み出せる。

【００２６】ここで、読み出し電位を３種類用意すれ
ば、４種類の書き込み状態（浮遊ゲ−ト中の電荷の種類
及び量、即ち、閾値が異なる状態）を判別できる。

【００２７】また、ＮＡＮＤ型メモリセルユニットは、
複数のメモリセルが直列接続された構成を有しているた
め、読み出し動作時におけるセル電流が少ない（例え
ば、１μＡ程度である）点に特徴がある。

【００２８】読み出し時間については、例えば、選択メ
モリセルに繋がるビット線容量を約５ｐＦとすると、ビ
ット線の電位がセル電流によって１Ｖ変動するまでに、
約５μｓｅｃの時間が必要である。

【００２９】メモリセルのデ−タを少ないセル電流で高
速に読み出すために、例えば、ビット線と読み出し回路
の間にＮチャネルＭＯＳトランジスタを接続し、このＭ
ＯＳトランジスタのゲ−トに約２Ｖの電位を与えて、ビ
ット線をプリチャ−ジする。

【００３０】この場合、ＮチャネルＭＯＳトランジスタ
の閾値を約１Ｖとすると、ビット線は、当該ＭＯＳトラ
ンジスタのいわゆる閾値落ちを考慮すると、約１Ｖにプ
リチャ−ジされる。

【００３１】ビット線がプリチャ−ジされると、Ｎチャ
ネルＭＯＳトランジスタは、次第に高抵抗となり、その
後、非導通状態となる。但し、ビット線のプリチャ−ジ
は、実効的なプリチャ−ジ時間を考慮すると、Ｎチャネ
ルＭＯＳトランジスタが完全に非導通状態になるまで継
続されない。

【００３２】読み出し動作時、選択メモリセルにセル電
流が流れ、ビット線の電位が低下すると、ビット線に繋
がるＮチャネルＭＯＳトランジスタのチャネル抵抗が低
抵抗化するため、この状態を検出すれば、高速にビット
線の電位の変化（メモリセルのデ−タ）をセンスするこ
とが可能となる。

【００３３】ＮチャネルＭＯＳトランジスタのチャネル
抵抗の変化は、当該ＭＯＳトランジスタのチャネル抵抗
の抵抗値といわゆる参照抵抗の抵抗値を比較することに
より検出できる。このため、参照抵抗、ＮチャネルＭＯ
Ｓトランジスタ、メモリセルに電流パスを設ける。

【００３４】しかしながら、このような読み出し動作で
は、複数の選択メモリセルのデ−タを同時に読み出す場
合、各選択メモリセルの閾値に応じて、全てのセルユニ
ットに共通となるソ−ス線に大きな電流が流れたり、逆
に、全く流れなかったりする。

【００３５】例えば、ほとんどの選択メモリセルにセル
電流が流れるような場合、即ち、ほとんどの選択メモリ
セルのデ−タが“０”であるような場合には、ソ−ス線
に大きな電流が流れ、ソ−ス線の電位が変動する。ソ−
ス線の電位の変動は、選択メモリセルのデ−タを正確に
読み出せない状態を作り出す。

【００３６】

【発明が解決しようとする課題】以上のように、例え
ば、デ−タ“０”の書き込み時において、メモリセルユ
ニット中のメモリセルの閾値が高いと、メモリセルのチ
ャネル電位が十分に上昇しないため、選択メモリセル
に、デ−タ“０”でなく、デ−タ“１”が書き込まれて
しまうという恐れがある。

【００３７】また、読み出し時において、セル電流の少
ないメモリセルの状態を検出するのに非常に時間がかか
る反面、高速にメモリセルの状態を検出しようとすると
正確にメモリセルの状態を検出できないという欠点があ
る。

【００３８】本発明は、このような課題のうちの一つを
解決するためになされたもので、その目的は、読み出し
時に、高速かつ正確にメモリセルの状態を検出すること
にある。

【００３９】

【課題を解決するための手段】上記課題を解決すべく、
本発明の半導体記憶装置は、メモリセルと、前記メモリ
セルに接続されるビット線と、プリチャ−ジ回路を含む
読み出し回路と、前記ビット線と前記読み出し回路の間
に接続される第１トランジスタとを備え、前記ビット線
は、前記第１トランジスタのゲ−トに第１電位が印加さ
れているときに前記プリチャ−ジ回路によってプリチャ
−ジされ、前記読み出し回路は、前記第１トランジスタ
のゲ−トに前記第１電位よりも低い第２電位が印加され
ているときに前記ビット線の電位の変化をセンスする。

【００４０】前記プリチャ−ジ回路は、前記第１トラン
ジスタと電源端子の間に接続される第２トランジスタに
より構成され、前記第２トランジスタは、前記第１トラ
ンジスタのゲ−トに前記第２電位が印加されている間、
非導通状態に設定される。

【００４１】本発明の望ましい実施様態としては、前記
第１及び第２トランジスタがｎチャネルＭＯＳトランジ
スタで、前記ビット線の静電容量は、前記第１トランジ
スタと前記読み出し回路の接続部の静電容量よりも大き
い場合である。

【００４２】本発明の半導体記憶装置によれば、ビット
線と読み出し回路の間にＭＯＳトランジスタを接続し、
ビット線のプリチャ−ジ時にはＭＯＳトランジスタのゲ
−トに第１電位を印加し、読み出し時にはＭＯＳトラン
ジスタのゲ−トに第１電位よりも低い第２電位を印加し
ている。

【００４３】よって、ビット線をプリチャ−ジした後、
ＭＯＳトランジスタを短時間で非導通にすることができ
るため、参照抵抗などを用いずにビット線の電位変化を
センスできるようになり、高速かつ精度よく、メモリセ
ルの書き込み状態を検出できる。

【００４４】

【００４５】

【００４６】

【００４７】

【００４８】

【００４９】

【００５０】

【００５１】

【００５２】

【００５３】

【００５４】

【００５５】

【００５６】

【発明の実施の形態】以下、図面を参照しながら、本発
明の半導体記憶装置について詳細に説明する。

【００５７】図１は、本発明の実施の形態に関わる多値
記憶方式のＮＡＮＤ型フラッシュメモリの構成を示して
いる。

【００５８】メモリセルアレイ１は、複数のＮＡＮＤ型
メモリセルユニット、複数のビット線、複数のワ−ド
線、及びソ−ス線を含んでいる。ＮＡＮＤ型メモリセル
ユニットは、直列接続された複数のメモリセルからなる
メモリセル列と、メモリセル列の両端にそれぞれ接続さ
れる選択トランジスタとから構成される。ソ−ス線は、
全てのメモリセルユニットに共通となっている。

【００５９】ビット線制御回路２は、メモリセルアレイ
１のビット線を介してメモリセルのデ−タを読み出した
り、ビット線を介してメモリセルの状態を検出したり、
ビット線を介してメモリセルに書き込み制御電圧を印加
してメモリセルに書き込みを行う。

【００６０】ビット線制御回路２は、複数のデ−タ記憶
回路を含んでいる。デ−タ記憶回路は、メモリセルアレ
イ１のカラムに対して設けられる。カラムデコ−ダ３に
より選択されたデ−タ記憶回路によって読み出されたメ
モリセルのデ−タは、デ−タ入出力バッファ４を経由し
て、デ−タ入出力端子５から外部へ読み出される。

【００６１】また、外部からデ−タ入出力端子５に入力
された書き込みデ−タは、デ−タ入出力バッファ４を経
由して、カラムデコ−ダ３により選択されたデ−タ記憶
回路に初期的な制御デ−タとしてラッチされる。デ−タ
記憶回路の制御デ−タは、ビット線を経由してメモリセ
ルアレイ１の選択メモリセルに印加される書き込み制御
電圧を制御する。

【００６２】ワ−ド線制御回路６は、メモリセルアレイ
１の複数本のワ−ド線のうちの１本を選択し、その１本
のワ−ド線に、読み出し動作、書き込み動作、又は消去
動作に必要な所定電位を与える。

【００６３】メモリセルアレイ１、ビット線制御回路
２、カラムデコ−ダ３、デ−タ入出力バッファ４及びワ
−ド線制御回路６の動作は、それぞれ制御信号および制
御電位発生回路７によって制御される。

【００６４】また、制御信号および制御電位発生回路７
は、外部から制御信号入力端子８に印加される制御信号
に基づいて動作する。

【００６５】図２は、図１のメモリセルアレイ１及びビ
ット線制御回路２の構成の一例を示している。

【００６６】ＮＡＮＤ型メモリセルユニットは、互いに
直列接続された４個のメモリセルＭからなるメモリセル
列と、メモリセル列の一端とビット線ＢＬの間に接続さ
れる選択トランジスタＳと、メモリセル列の他端とソ−
ス線ＳＲＣとの間に接続される選択トランジスタＳとか
ら構成される。

【００６７】メモリセルＭの制御ゲ−トは、ワ−ド線Ｗ
Ｌｍ（ｍは、１〜４のいずれか１つ）に接続され、ビッ
ト線側の選択トランジスタＳは、選択ゲ−トＳＧ１に接
続され、ソ−ス線側の選択トランジスタＳは、選択ゲ−
トＳＧ２に接続される。

【００６８】１本のワ−ド線ＷＬｍを共有する複数のメ
モリセルＭは、ペ−ジと呼ばれる単位を構成し、本例の
場合、１ブロックは、４ペ−ジから構成される。また、
本例では、２ブロック分のみを示しているが、実際は、
メモリセルアレイ１は、任意の数のブロック（例えば、
１０２４ブロック）から構成される。また、ビット線Ｂ
Ｌ０，ＢＬ１，…ＢＬ４２２３の本数は、本例では、４
２２４本であるが、任意の本数（例えば２１１２本）で
よい。

【００６９】ビット線制御回路２は、複数のデ−タ記憶
回路１０を含んでいる。本例では、デ−タ記憶回路１０
は、２本のビット線ＢＬｉ，ＢＬｉ＋１（ｉは、０又は
偶数）に対して１つ設けられているが、任意の本数、例
えば、１本、４本、６本、又は９本のビット線に対して
１つ設けてもよい。

【００７０】カラム選択信号ＣＳＬ０，ＣＳＬ１，…Ｃ
ＳＬ４２２３は、カラムデコ−ダの出力信号である。カ
ラム選択信号ＣＳＬｉ，ＣＳＬｉ＋１は、ビット線ＢＬ
ｉ，ＢＬｉ＋１に接続されるデ−タ記憶回路１０に入力
される。

【００７１】読み出し時、カラム選択信号ＣＳＬｉ，Ｃ
ＳＬｉ＋１によって選択されたデ−タ記憶回路１０にラ
ッチされているメモリセルのデ−タは、読み出しデ−タ
としてデ−タ入出力バッファに導かれる。

【００７２】また、書き込みに先だって、カラム選択信
号ＣＳＬｉ，ＣＳＬｉ＋１に基づき、ビット線ＢＬｉ，
ＢＬｉ＋１のいずれか一方に、書き込み時、メモリセル
に印加される書き込み制御電圧を制御するための制御デ
−タが初期的に転送される。

【００７３】書き込み状態を検出する際には、ビット線
ＢＬｉ，ＢＬｉ＋１のいずれか一方に接続されるメモリ
セルの書き込み状態を検出する。

【００７４】図３は、図２のメモリセルＭと選択トラン
ジスタＳの構造を示している。

【００７５】ｐ型の半導体基板１１の表面には、ソ−ス
又はドレインとなるｎ型の拡散層１２が形成されてい
る。

【００７６】メモリセルＭは、半導体基板１１中のｎ型
の拡散層１２、半導体基板１１上のゲ−ト絶縁膜１３、
ゲ−ト絶縁膜１３上の浮遊ゲ−ト１４、浮遊ゲ−ト１４
上の絶縁膜１５、絶縁膜１５上の制御ゲ−ト（ワ−ド
線）１６を含んでいる。選択トランジスタＳは、半導体
基板１１中のｎ型の拡散層１２、半導体基板１１上のゲ
−ト絶縁膜１７、ゲ−ト絶縁膜１７上の選択ゲ−ト１８
を含んでいる。

【００７７】メモリセルＭの制御ゲ−ト１６にメモリセ
ルＭの閾値以上の電位を与えると、浮遊ゲ−ト１４直下
の半導体基板１１の表面にはチャネルが形成される。

【００７８】例えば、制御ゲ−ト１６と浮遊ゲ−ト１４
の間の容量が１ｆＦ、浮遊ゲ−ト１４とチャネルの間の
容量が１ｆＦ、チャネルと半導体基板１１の間の容量が
０．２５ｆＦ、ｎ型拡散層１２と半導体基板１１の間の
容量が０．２５ｆＦと仮定した場合、制御ゲ−ト１６と
チャネルの容量結合比及び制御ゲ−ト１６とｎ型拡散層
１２の容量結合比は、それぞれ５０％である。

【００７９】この場合、チャネルとｎ型拡散層１２が浮
遊状態であると、制御ゲ−ト１６が１Ｖ上昇すると、チ
ャネル及びｎ型拡散層１２の電位は、０．５Ｖ上昇す
る。

【００８０】図４は、図２のＮＡＮＤ型メモリセルユニ
ットの構造を示している。

【００８１】４つのメモリセルＭによりメモリセル列が
構成され、メモリセル列の一端は、選択トランジスタＳ
を経由してソ−ス線ＳＲＣに接続され、メモリセル列の
他端は、選択トランジスタＳを経由してビット線ＢＬに
接続される。

【００８２】消去動作では、半導体基板の電位Ｖsub を
約２０Ｖに設定し、選択ゲ−トＳＧ１，ＳＧ２、ソ−ス
線ＳＲＣ、ビット線ＢＬの電位を約２０Ｖに設定し、ブ
ロック消去（ブロック内の全メモリセルのデ−タを同時
に消去すること）を行う選択ブロックのワ−ド線ＷＬ１
〜ＷＬ４の電位を０Ｖに設定する。

【００８３】この時、負の電荷（電子）が浮遊ゲ−トか
らチャネルに移動し、浮遊ゲ−トは、中性状態（電荷が
存在しない状態）に対して正に帯電するため、選択ブロ
ック内の全メモリセルＭの閾値は、負になる（デ−タ
“０”の状態）。

【００８４】なお、ブロック消去を行わない非選択ブロ
ックでは、ワ−ド線ＷＬ１〜ＷＬ４の電位を約２０Ｖに
設定しておく。これにより、各メモリセルのデ−タは、
消去動作を実行する前の状態を保持することになる。

【００８５】書き込み動作では、一括に、選択ブロック
の１つの選択ワ−ド線の電位を約１６Ｖに設定し、選択
ブロツクの３つの非選択ワ−ド線の電位を書き込み電位
未満の電位に設定し、選択ゲ−トＳＧ１を電源電位ＶＣ
Ｃに設定し、選択ゲ−トＳＧ２を０Ｖに設定し、非選択
ブロックの全ワ−ド線と全選択ゲ−トの電位を０Ｖに設
定する。

【００８６】例えば、４値記憶方式の場合について説明
すると、デ−タ“１”，“２”，“３”の書き込み時に
は、ビット線ＢＬの電位は、０Ｖに設定される。この
時、選択メモリセルでは、浮遊ゲ−トに電子が注入さ
れ、閾値が正になる。

【００８７】デ−タ“０”の書き込み時には、ビット線
ＢＬは、電源電位ＶＣＣに設定される。この時、選択ゲ
−トＳＧ１の電位は、電源電位ＶＣＣであるため、ビッ
ト線側の選択ゲ−トＳは、非導通状態になり、メモリセ
ルのチャネルとｎ型拡散層は、フロ−ティング状態とな
る。

【００８８】チャネルの電位は、チャネルと制御ゲ−ト
の容量結合により上昇する。各制御ゲ−トに印加される
書き込み電位未満の電位を約１０Ｖとすると、容量結合
の結合比が５０％であれば、チャネルの電位は、約５Ｖ
となる。しかし、メモリセルの閾値が高くなればなる
程、デ−タ“０”の書き込み時におけるメモリセルのチ
ャネル電位は、低くなる。

【００８９】これは、例えば、メモリセルの閾値が約１
Ｖであると、制御ゲ−トの電位が約１Ｖになるまで、チ
ャネルが形成されないためである。

【００９０】つまり、メモリセルの閾値が約１Ｖの場
合、制御ゲ−トの電位が約１Ｖのときにチャネルの電位
が約０Ｖであるため、制御ゲ−トの電位が約１０Ｖのと
き、チャネルの電位は、約４．５Ｖとなる（結合比５０
％）。

【００９１】これに対し、メモリセルの閾値が約−１Ｖ
の場合、制御ゲ−トの電位が約０Ｖであっても、チャネ
ルの電位は、約１Ｖに充電できる。つまり、制御ゲ−ト
が約１０Ｖになると、チャネル電位は、約６Ｖとなる。

【００９２】本発明においては、デ−タ“０”の書き込
み時において、選択ブロック内の選択ワ−ド線（例え
ば、ＷＬ２）に対してソ−ス線側に隣接する非選択ワ−
ド線（例えば、ＷＬ３）の電位を、特に約０Ｖに設定
し、選択ブロック内の残りの非選択ワ−ド線（例えば、
ＷＬ１，ＷＬ４）には、約１０Ｖの電位を与える。

【００９３】また、メモリセルユニット内におけるデ−
タ“０”の書き込みの順序は、最初が最もソ−ス線寄り
のワ−ド線ＷＬ４に繋がるメモリセルであり、ビット線
側のワ−ド線に繋がるメモリセルに順次移り変わり、最
後が最もビット線寄りのワ−ド線ＷＬ１に繋がるメモリ
セルとなる。

【００９４】つまり、メモリセルユニットにおいて、選
択ワ−ド線に繋がるメモリセルよりもビット線側に存在
するメモリセルのデ−タは、全て消去されている、即
ち、デ−タ“０”が書き込まれている。言い換えれば、
選択ワ−ド線に繋がるメモリセルよりもビット線側に存
在するメモリセルの閾値は、負の状態となっている。

【００９５】一方、選択ワ−ド線に繋がる選択メモリセ
ルに対してソ−ス線側に隣接するメモリセルの制御ゲ−
トは、０Ｖであるため、この隣接するメモリセルのソ−
スとドレインの電位がメモリセルの制御ゲ−トとチャネ
ルの容量結合により上昇すると、その隣接するメモリセ
ルは、非導通となる。

【００９６】よって、選択メモリセルのチャネル電位
は、選択メモリセルと、選択メモリセルよりもビット線
側に存在する消去されているメモリセルが一体となって
上昇する。このため、選択メモリセルのチャネル電位
は、例えば、常に、約６Ｖ以上に確保される。つまり、
浮遊ゲ−トには電子が注入されず、デ−タ“０”の書き
込みが行える。

【００９７】例えば、選択ワ−ド線がＷＬ４の場合、非
選択ワ−ド線ＷＬ１〜３の電位は、約１０Ｖに設定され
る。選択ワ−ド線がＷＬ３の場合、非選択ワ−ド線ＷＬ
１，２の電位は、約１０Ｖに設定され、非選択ワ−ド線
ＷＬ４の電位は、０Ｖに設定される。

【００９８】但し、選択ワ−ド線がＷＬ３の場合、非選
択ワ−ド線ＷＬ４に繋がるメモリセルは、それよりソ−
ス線側にメモリセルが存在しないため、非選択ワ−ド線
ＷＬ４に繋がるメモリセルを非導通にできないこともあ
る。しかし、非選択ワ−ド線ＷＬ４に繋がるメモリセル
よりビット線側のメモリセルの数が多いので問題ない。

【００９９】なお、選択ワ−ド線がＷＬ３の場合、非選
択ワ−ド線ＷＬ４の電位を約１０Ｖに設定してもよい。
選択ワ−ド線がＷＬ１の場合、非選択ワ−ド線ＷＬ３，
４の電位は、約１０Ｖ、非選択ワ−ド線ＷＬ２の電位
は、約０Ｖである。

【０１００】ここで注意する点は、選択ワ−ド線に対し
ビット線側に存在する非選択ワ−ド線を０Ｖにしてはい
けないことである。例えば、ワ−ド線ＷＬ２を選択した
とき、ワ−ド線ＷＬ１を０Ｖにしてはいけない。ワ−ド
線ＷＬ１を０Ｖにすると、ワ−ド線ＷＬ１に繋がるメモ
リセルが非導通になるからである。

【０１０１】また、デ−タ“１”，“２”，“３”を書
くときのビット線の電位は、０Ｖでなくてもよい。例え
ば、デ−タ“１”を書くときビット線の電位を１．２Ｖ
にして、デ−タ“２”，“３”を書くときのビット線の
電位を０Ｖとしてもよい。

【０１０２】これは、デ−タ“１”を記憶させるために
メモリセルＭの浮遊ゲ−トに注入する電子量は、デ−タ
“２”，“３”を記憶させるためにメモリセルＭの浮遊
ゲ−トに注入する電子量よりも少なくてよいためであ
る。

【０１０３】また、デ−タ“１”，“２”，“３”を書
き込むときのビット線の電位は、それぞれ異なっていて
もよい。例えば、デ−タ“１”を書き込むときのビット
線の電位は、約２．４Ｖ、デ−タ“２”を書き込むとき
のビット線の電位は、約１．２Ｖ、デ−タ“３”を書き
込むときのビット線の電位は、０Ｖとしてもよい。

【０１０４】４値記憶方式の場合、例えば、デ−タ
“０”に対応するメモリセルの閾値を０Ｖ以下、デ−タ
“１”に対応するメモリセルの閾値を０．４Ｖ〜０．８
Ｖ、デ−タ“２”に対応するメモリセルの閾値を１．６
Ｖ〜２．０Ｖ、デ−タ“３”に対応するメモリセルの閾
値を２．８Ｖ〜３．２Ｖに設定する。

【０１０５】読み出し時は、選択ブロックの選択ワ−ド
線ＷＬ２の電位をＶreadにする。選択ブロックの非選択
ワ−ド線ＷＬ１，ＷＬ３，ＷＬ４の電位は、例えば、約
４Ｖに設定する。選択ブロックの選択ゲ−トＳＧ１とＳ
Ｇ２の電位も、例えば、約４Ｖに設定する。非選択ブロ
ックの全ワ−ド線および全選択ゲ−トＳＧの電位は、０
Ｖである。ソ−ス線ＳＲＣは、寄生抵抗を介して接地点
に接続される。

【０１０６】なお、ソ−ス線の電位が寄生抵抗によって
上昇しなければ、（１）選択ワ−ド線の電位Ｖreadが０Ｖのとき、選択
メモリセルがデ−タ“１”、“２”又は“３”を記憶し
ていれば、ビット線は、１Ｖにプリチャ−ジされると共
に、フロ−ティング状態になった後も、１Ｖのままであ
る。選択メモリセルがデ−タ“０”を記憶していれば、
ビット線は、１Ｖにプリチャ−ジされ、フロ−ティング
状態になった後に、０．５Ｖに下がる。

【０１０７】（２）選択ワ−ド線の電位Ｖreadが１．
２Ｖのとき、選択メモリセルがデ−タ“２”又は“３”
を記憶していれば、ビット線は、１Ｖにプリチャ−ジさ
れると共に、フロ−ティング状態になった後も、１Ｖの
ままである。選択メモリセルがデ−タ“０”又は“１”
を記憶していれば、ビット線は、１Ｖにプリチャ−ジさ
れ、フロ−ティング状態になった後に、０．５Ｖに下が
る。

【０１０８】（３）選択ワ−ド線の電位Ｖreadが２．
４Ｖのとき、選択メモリセルがデ−タ“３”を記憶して
いれば、ビット線は、１Ｖにプリチャ−ジされると共
に、フロ−ティング状態になった後も、１Ｖのままであ
る。選択メモリセルがデ−タ“０”、“１”又は“２”
を記憶していれば、ビット線は、１Ｖにプリチャ−ジさ
れ、フロ−ティング状態になった後に、０．５Ｖに下が
る。

【０１０９】以上、３種類の読み出し電位を用いて、メ
モリセルＭに記憶されているデ−タが読み出される。

【０１１０】図５は、図２に示されるメモリセルアレイ
１とデ−タ記憶回路１０のより具体的な構成例を示して
いる。ここでは、例として４値記憶フラッシュメモリの
構成例を示す。

【０１１１】クロック同期式インバ−タＣＩ１とＣＩ
２、及びｎチャネルＭＯＳトランジスタＱｎ４，Ｑｎ
５，Ｑｎ６で第１のサブデ−タ回路を構成する。また、
クロック同期式インバ−タＣＩ３とＣＩ４、及びｎチャ
ネルＭＯＳトランジスタＱｎ１０，Ｑｎ１１，Ｑｎ１２
で第２のサブデ−タ回路を構成する。

【０１１２】第１及び第２のサブデ−タ回路は、それぞ
れ書き込み時に第１および第２のサブデ−タを記憶す
る。第１及び第２のサブデ−タ回路は、それぞれ読み出
し時に第１および第２の読み出しサブデ−タを記憶す
る。

【０１１３】第１のサブデ−タ回路内のノ−ドＮａi が
“Ｈ”レベルである状態は第１のサブデ−タ回路が
“１”の第１の読み出しサブデ−タあるいは“１”の第
１のサブデ−タを記憶している状態である。

【０１１４】また、第２のサブデ−タ回路内のノ−ドＮ
ａi+1 が“Ｈ”レベルである状態は第２のサブデ−タ回
路が“１”の第２の読み出しサブデ−タあるいは“１”
の第２のサブデ−タを記憶している状態である。

【０１１５】第１のサブデ−タ回路内のノ−ドＮａi が
“Ｌ”レベルの状態は、第１のサブデ−タ回路が“０”
の第１の読み出しサブデ−タあるいは“０”の第１のサ
ブデ−タを記憶している状態である。

【０１１６】第２のサブデ−タ回路内のノ−ドＮａi+1
が“Ｌ”レベルの状態は、第２のサブデ−タ回路が
“０”の第２の読み出しサブデ−タあるいは“０”の第
２のサブデ−タを記憶している状態である。

【０１１７】ｎチャネルＭＯＳトランジスタＱｎ１およ
びＱｎ７は、信号ＰＲＳＴが“Ｈ”となって第１および
第２のサブデ−タ回路に“０”のサブデ−タを設定する
ためのものである。

【０１１８】ｎチャネルＭＯＳトランジスタＱｎ２およ
びＱｎ８は第１および第２のサブデ−タ回路とそれぞれ
デ−タ入出力線ＩＯＬ，ＩＯＵを電気的に接続するため
のものである。それぞれのゲ−ト電極には、カラムデコ
−ダ３からの出力ＣＳＬi およびＣＳＬi+1 がそれぞれ
与えられる。

【０１１９】例えば、ＣＳＬi が“Ｈ”になると、ビッ
ト線ＢＬi とＢＬi+1 に設けられたデ−タ記憶回路１０
の第１のサブデ−タ回路とデ−タ入出力線ＩＯＬが電気
的に接続される。デ−タ入出力線ＩＯＬ，ＩＯＵはデ−
タ入出力バッファ４に接続されていて、この第１あるい
は第２のサブデ−タ回路にサブデ−タを設定することが
できる。あるいは、この第１あるいは第２のサブデ−タ
回路の読み出しサブデ−タをデ−タ入出力バッファ４に
出力することができる。

【０１２０】ｎチャネルＭＯＳトランジスタＱｎ３およ
びＱｎ９は、第１のサブデ−タ回路および第２のサブデ
−タ回路のサブデ−タが全て“０”か否かを検出する。
テ−タ記憶回路１０はこの例では２１１２個あるので、
２１１２個の第１のサブデ−タと２１１２個の第２のサ
ブデ−タが全て“０”であれば、共通信号線ＰＴと接地
線が非導通となって検出される。

【０１２１】キャパシタＣ１は、ｎチャネルＭＯＳトラ
ンジスタＱｎ１３およびＱｎ１４とともに、ビット線電
位の変化を増幅するためのものである。後ほど詳しく述
べるが、信号ＰＲＥＣが電源電位ＶＣＣ（例えば３Ｖ）
で、信号ＢＩＡＳが２Ｖとされ、ビット線を充電する。

【０１２２】ｎチャネルＭＯＳトランジスタの閾値を１
Ｖとすると、ビット線は１Ｖ近くまで充電される。ｎチ
ャネルＭＯＳトランジスタＱｎ１４が非導通になるまで
ビット線の充電をすると時間がかかるので所定の時間経
った後、信号ＰＲＥＣとＢＩＡＳを０Ｖとする。

【０１２３】ビット線電位を検出する際は、信号ＢＩＡ
Ｓを例えば１．８Ｖとする。ビット線電位に変化が無か
ったら、ｎチャネルＭＯＳトランジスタＱｎ１４が非導
通となるように、この１．８Ｖという電位は設定されて
いる。もしビット線電位に変化があって、０．８Ｖとな
っていると、ｎチャネルＭＯＳトランジスタＱｎ１４は
導通する。

【０１２４】導通するとノ−ドＮsense の電位が下が
る。例えば、ビット線容量を５ｐＦとすると、キャパシ
タＣ１をそれより小さい例えば０．５ｐＦにしておく
と、ビット線電位の変化はノ−ドＮsense の変化に大き
く影響を及ぼす。よって、感度よくビット線電位を増幅
できる。

【０１２５】例えば、ビット線が１Ｖから０．７Ｖにな
ると、ノ−ドＮsense は２Ｖから約０．７３Ｖとなる。
ビット線が１Ｖから０．９Ｖに変化しても、Ｎsense は
２Ｖのままである。よって、ビット線の変化０．２Ｖに
対して、Ｎsense の変化は約１．２７Ｖとなる。

【０１２６】ｎチャネルＭＯＳトランジスタＱｎ１５お
よびＱｎ１７は、第１および第２のサブデ−タ回路とビ
ット線ＢＬi あるいはＢＬi+1 の電気的接続を制御す
る。信号ＢＬＣ１が“Ｈ”でＢＬＣ２が“Ｌ”であれ
ば、第１および第２のサブデ−タ回路とビット線ＢＬi
が電気的に接続される。

【０１２７】信号ＢＬＣ１が“Ｌ”でＢＬＣ２が“Ｈ”
であれば、第１および第２のサブデ−タ回路とビット線
ＢＬi+1 が電気的に接続される。ｎチャネルＭＯＳトラ
ンジスタＱｎ１６およびＱｎ１８は、ビット線ＢＬi と
電位ＶＢＬ１の電気的接続、ビット線ＢＬi+1 と電位Ｖ
ＢＬ２の電気的接続を制御する。

【０１２８】信号ＰＲＥ１が“Ｈ”であれば、ビット線
ＢＬi と電位ＶＢＬ１が電気的に接続される。信号ＰＲ
Ｅ２が“Ｈ”であれば、ビット線ＢＬi+1 と電位ＶＢＬ
２が電気的に接続される。

【０１２９】ビット線ＢＬi あるいはＢＬi+1 を介して
メモリセルＭのデ−タあるいは書き込み状態を示す信号
が転送される。第１のサブデ−タ回路ではクロック同期
式インバ−タＣＩ１が、第２のサブデ−タ回路ではクロ
ック同期式インバ−タＣＩ３が、ビット線ＢＬの信号の
論理レベルをセンスするセンスアンプとしても働く。

【０１３０】この例では、クロック同期式インバ−タが
ビット線ＢＬの電位の絶対値を論理レベルとしてセンス
するが、差動型（ディファレンシャル）センスアンプな
どを用いてもよく、その場合は、参照（リファランス）
電位との差を論理レベルとして検出する。

【０１３１】クロック同期式インバ−タＣＩの具体的な
構成は、図６に示されている。

【０１３２】ｎチャネルＭＯＳトランジスタＱｎ１９と
ｐチャネルＭＯＳトランジスタＱｐ２で構成されるイン
バ−タ回路の入力端子がＩＮで出力端子ＯＵＴである。
このインバ−タ回路を信号ＣＬＯＣＫとその反転信号Ｃ
ＬＯＣＫＢによって活性化したり非活性化するためｎチ
ャネルＭＯＳトランジスタＱｎ２０とｐチャネルＭＯＳ
トランジスタＱｐ１が設けられている。信号ＣＬＯＣＫ
が“Ｈ”、ＣＬＯＣＫＢが“Ｌ”で活性化され、信号Ｃ
ＬＯＣＫが“Ｌ”、ＣＬＯＣＫＢが“Ｈ”で非活性化さ
れる。

【０１３３】信号ＳＥＮ１，ＬＡＴ１，ＳＥＮ２，ＬＡ
Ｔ２，ＰＲＯ１，ＰＲＯ２，ＢＬＣ１，ＢＬＣ２，ＰＲ
Ｅ１，ＰＲＥ２，ＶＲＦＹ１，ＶＲＦＹ２，ＰＲＳＴ，
電位ＶＢＬ１，ＶＢＬ２，ＶＲＥＧ，ＢＩＡＳ，ＰＲＥ
Ｃ，ＰＴは、制御信号および制御電位発生回路７の出力
信号で、図２にみられるデ−タ記憶回路１０の全てに共
通である。電位ＶＣＣは電源電位で例えば３Ｖである。

【０１３４】第１及び第２サブデ−タ回路は、“０”あ
るいは“１”のサブデ−タを記憶し、各々、ビット線信
号の“Ｈ”レベルに応答して記憶されている“１”のサ
ブデ−タを“０”のサブデ−タに変更し、“０”のサブ
デ−タを保持するよう構成されている。

【０１３５】この実施例の具体的な構成によらず、上記
の機能を有する種々様々な回路を用いて同様に実施でき
る。この実施例のサブデ−タ回路では、信号ＰＲＯ１あ
るいはＰＲＯ２が“Ｈ”となってビット線ＢＬの電位レ
ベルがクロック同期式インバ−タＣＩ１あるいはＣＩ３
でセンスされる前に、第１あるいは第２のサブデ−タに
応じて、ビット線ＢＬの電位レベルがｎチャネルＭＯＳ
トランジスタＱｎ５，６あるいはＱｎ１１，１２によっ
て調整される。

【０１３６】第１あるいは第２のサブデ−タが“０”の
場合のみ、ビット線ＢＬの電位レベルは“Ｈ”にされ
る。信号ＰＲＯ１あるいはＰＲＯ２が“Ｈ”となって、
このときビット線の“Ｈ”レベルがクロック同期式イン
バ−タＣＩ１あるいはＣＩ３の入力端子に転送される
と、ノ−ドＮａi あるいはＮａi+1 が“Ｌ”レベルにさ
れる。

【０１３７】さらに、クロック同期式インバ−タＣＩ２
あるいはＣＩ４によって、“０”のサブデ−タが記憶さ
れる。よって、もともと記憶されている“０”のサブデ
−タは変更されない。もともと記憶されているサブデ−
タが“１”の場合は、ビット線ＢＬのレベルが“Ｈ”の
時“０”のサブデ−タに変更され記憶され、ビット線Ｂ
Ｌのレベルが“Ｌ”の時“１”のサブデ−タを保持す
る。

【０１３８】図７，８，９は、メモリセルに記憶されて
いる４値デ−タの読み出し動作を示している。

【０１３９】ここでは、ビット線ＢＬ０，ＢＬ２，…，
ＢＬi ，…，ＢＬ４２２２が選択され（代表としてＢＬ
i を示す）、ワ−ド線ＷＬ２が選択されている場合であ
って、４値記憶方式の例である。

【０１４０】記憶レベルを３レベルに限定すれば容易に
３値記憶が実施できる。またここでは、電位ＶＢＬ１と
ＶＢＬ２は０Ｖ、ＢＬＣ２は“Ｌ”、ＰＲＥ２は
“Ｈ”、ＰＲＳＴは“Ｌ”、ビット線ＢＬi+1 は０Ｖ、
ＣＳＬi とＣＳＬi+1 は０Ｖ、電位ＶＲＥＧは０Ｖのま
まなので図７，８，９への表示を省略している。

【０１４１】まず、信号ＰＲＥ１が“Ｌ”、ＢＬＣ１が
“Ｈ”となってビット線ＢＬi が選択される。信号ＰＲ
ＥＣがＶＣＣと、信号ＢＩＡＳが２Ｖとなってビット線
ＢＬi が１Ｖに充電される（ｔ２）。ｎチャネルＭＯＳ
トランジスタＱｎの閾値は断らない限り１Ｖとする。

【０１４２】信号ＢＩＡＳが０Ｖとなってビット線ＢＬ
i の充電は終了する（ｔ３）。ついで、信号ＰＲＥＣが
０Ｖとなって、ノ−ドＮsense の充電が終了する（ｔ
４）。選択されたブロックの選択ゲ−トＳＧ１とＳＧ
２、および非選択ワ−ド線ＷＬ１，３，４が４Ｖにさ
れ、選択ワ−ド線ＷＬ２が２．４Ｖにされる（ｔ４）。

【０１４３】表１は、メモリセルＭに記憶されているデ
−タと閾値との関係を示している。

【０１４４】

【表１】

【０１４５】選択ワ−ド線ＷＬ２が２．４Ｖになると、
メモリセルが“３”デ−タを記憶している場合のみビッ
ト線ＢＬi は１Ｖのままである。それ以外の場合はビッ
ト線ＢＬi は０．７Ｖ以下となる。一定期間（ｔ４〜ｔ
５）経った後、信号ＢＩＡＳを１．８Ｖにする。メモリ
セルが“３”デ−タを記憶している場合のみノ−ドＮse
nse は２Ｖのままである。

【０１４６】それ以外の場合は、Ｎsense は０．８Ｖ以
下になる。再び信号ＢＩＡＳが０Ｖとなってビット線Ｂ
Ｌi とＮsense が切り放された後、信号ＳＥＮ２とＬＡ
Ｔ２が“Ｌ”になってクロック同期式インバ−タＣＩ３
とＣＩ４は非活性化される（ｔ６）。

【０１４７】信号ＰＲＯ２が“Ｈ”になって（ｔ７）、
信号ＳＥＮ２が“Ｈ”になる（ｔ８）とクロック同期式
インバ−タＣＩ３が活性化され、ノ−ドＮsense の電位
がセンスされる。信号ＬＡＴ２が“Ｈ”になる（ｔ９）
とクロック同期式インバ−タＣＩ４が活性化され、セン
スされた信号の論理レベルがラッチされる。

【０１４８】選択ゲ−トＳＧ１，ＳＧ２，ワ−ド線ＷＬ
１〜ＷＬ４は時間ｔ５で０Ｖにリセットされる。信号Ｂ
ＬＣ１が時間ｔ６で“Ｌ”、信号ＰＲＥ１が時間ｔ７で
“Ｈ”となって、ビット線ＢＬi は時間ｔ７で０Ｖにリ
セットされる。

【０１４９】信号ＰＲＯ２が“Ｌ”となって（ｔ１０）
メモリセルＭの閾値が２．４Ｖ以上かどうかを検出する
動作が終わる。メモリセルが“３”デ−タを記憶してい
る場合のみ、第２のサブデ−タ回路の第２の読み出しサ
ブデ−タは“０”となる。それ以外の場合は、第２の読
み出しサブデ−タは“１”である。

【０１５０】続いて、メモリセルＭの閾値が０．０Ｖ以
上かどうかを検出する動作に入る。まず、信号ＰＲＥ１
が“Ｌ”、ＢＬＣ１が“Ｈ”となってビット線ＢＬi が
選択される。

【０１５１】信号ＰＲＥＣがＶＣＣと、信号ＢＩＡＳが
２Ｖとなってビット線ＢＬi が１Ｖに充電される（ｔ１
３）。信号ＢＩＡＳが０Ｖとなってビット線ＢＬi の充
電は終了する（ｔ１４）。

【０１５２】ついで、信号ＰＲＥＣが０Ｖとなって、ノ
−ドＮsense の充電が終了する（ｔ１５）。選択された
ブロックの選択ゲ−トＳＧ１とＳＧ２、および非選択ワ
−ド線ＷＬ１，３，４が４Ｖにされ、選択ワ−ド線ＷＬ
２は０．０Ｖのままにされる（ｔ１５）。

【０１５３】選択ワ−ド線ＷＬ２が０．０Ｖであると、
メモリセルが“１”，“２”あるいは“３”デ−タを記
憶している場合はビット線ＢＬi は１Ｖのままである。
メモリセルが“０”デ−タを記憶している場合はビット
線ＢＬi は０．７Ｖ以下となる。

【０１５４】一定期間（ｔ１５〜ｔ１６）経った後、信
号ＢＩＡＳを１．８Ｖにする。メモリセルが“１”，
“２”あるいは“３”デ−タを記憶している場合、ノ−
ドＮsense は２Ｖのままである。メモリセルが“０”デ
−タを記憶している場合は、Ｎsense は０．８Ｖ以下に
なる。

【０１５５】再び、信号ＢＩＡＳが０Ｖとなってビット
線ＢＬi とＮsense が切り放された後、信号ＳＥＮ１と
ＬＡＴ１が“Ｌ”になってクロック同期式インバ−タＣ
Ｉ１とＣＩ２は非活性化される（ｔ１７）。

【０１５６】同時に、信号ＶＲＦＹ２がＶＣＣとなっ
て、第２のサブデ−タ回路の第２の読み出しサブデ−タ
が“０”の場合のみ、ノ−ドＮsense は０Ｖにされる
（ｔ１７）。信号ＰＲＯ１が“Ｈ”になって（ｔ１
８）、信号ＳＥＮ１が“Ｈ”になる（ｔ１９）とクロッ
ク同期式インバ−タＣＩ１が活性化され、ノ−ドＮsens
e の電位がセンスされる。信号ＬＡＴ１が“Ｈ”になる
（ｔ２０）とクロック同期式インバ−タＣＩ２が活性化
され、センスされた信号の論理レベルがラッチされる。

【０１５７】選択ゲ−トＳＧ１，ＳＧ２，ワ−ド線ＷＬ
１〜ＷＬ４は時間ｔ１６で０Ｖにリセットされる。信号
ＢＬＣ１が時間ｔ１７で“Ｌ”、信号ＰＲＥ１が時間ｔ
１８で“Ｈ”となって、ビット線ＢＬi は時間ｔ１８で
０Ｖにリセットされる。

【０１５８】信号ＰＲＯ１が“Ｌ”となって（ｔ２１）
メモリセルＭの閾値が０．０Ｖ以上かどうかを検出する
動作が終わる。メモリセルが“０”あるいは“３”デ−
タを記憶している場合のみ、第１のサブデ−タ回路の第
１の読み出しサブデ−タは“１”となる。それ以外の場
合は、第１の読み出しサブデ−タは“０”である。

【０１５９】続いて、メモリセルＭの閾値が１．２Ｖ以
上かどうかを検出する動作に入る。まず、信号ＰＲＥ１
が“Ｌ”、ＢＬＣ１が“Ｈ”となってビット線ＢＬi が
選択される。

【０１６０】信号ＰＲＥＣがＶＣＣと、信号ＢＩＡＳが
２Ｖとなってビット線ＢＬi が１Ｖに充電される（ｔ２
４）。信号ＢＩＡＳが０Ｖとなってビット線ＢＬi の充
電は終了する（ｔ２５）。

【０１６１】ついで、信号ＰＲＥＣが０Ｖとなって、ノ
−ドＮsense の充電が終了する（ｔ２６）。選択された
ブロックの選択ゲ−トＳＧ１とＳＧ２、および非選択ワ
−ド線ＷＬ１，３，４が４Ｖにされ、選択ワ−ド線ＷＬ
２が１．２Ｖにされる（ｔ２６）。

【０１６２】選択ワ−ド線ＷＬ２が１．２Ｖになると、
メモリセルが“２”あるいは“３”デ−タを記憶してい
る場合はビット線ＢＬi は１Ｖのままである。メモリセ
ルが“０”あるいは“１”デ−タを記憶している場合は
ビット線ＢＬi は０．７Ｖ以下となる。

【０１６３】一定期間（ｔ２６〜ｔ２７）経った後、信
号ＢＩＡＳを１．８Ｖにする。メモリセルが“２”ある
いは“３”デ−タを記憶している場合、ノ−ドＮsense
は２Ｖのままである。メモリセルが“０”あるいは
“１”デ−タを記憶している場合は、Ｎsense は０．８
Ｖ以下になる。

【０１６４】再び、信号ＢＩＡＳが０Ｖとなってビット
線ＢＬi とＮsense が切り放された後、信号ＳＥＮ２と
ＬＡＴ２が“Ｌ”になってクロック同期式インバ−タＣ
Ｉ３とＣＩ４は非活性化される（ｔ２８）。

【０１６５】信号ＰＲＯ２が“Ｈ”になって（ｔ２
９）、信号ＳＥＮ２が“Ｈ”になる（ｔ３０）とクロッ
ク同期式インバ−タＣＩ３が活性化され、ノ−ドＮsens
e の電位がセンスされる。信号ＬＡＴ２が“Ｈ”になる
（ｔ３１）とクロック同期式インバ−タＣＩ４が活性化
され、センスされた信号の論理レベルがラッチされる。

【０１６６】選択ゲ−トＳＧ１，ＳＧ２，ワ−ド線ＷＬ
１〜ＷＬ４は時間ｔ２７で０Ｖにリセットされる。信号
ＢＬＣ１が時間ｔ２８で“Ｌ”、信号ＰＲＥ１が時間ｔ
２９で“Ｈ”となって、ビット線ＢＬi は時間ｔ２９で
０Ｖにリセットされる。

【０１６７】信号ＰＲＯ２が“Ｌ”となって（ｔ３２）
メモリセルＭの閾値が１．２Ｖ以上かどうかを検出する
動作が終わる。メモリセルが“０”あるいは“１”デ−
タを記憶している場合のみ、第２のサブデ−タ回路の第
２の読み出しサブデ−タは“１”となる。それ以外の場
合は、第２の読み出しサブデ−タは“０”である。

【０１６８】以上、図７〜９に示した順序で、デ−タ記
憶回路１０へメモリセルＭのデ−タが読み出しデ−タと
して記憶される動作が終わる。

【０１６９】この後、信号ＣＳＬi 、ＣＳＬi+1 が
“Ｈ”になると、第１の読み出しサブデ−タは、デ−タ
入出力線ＩＯＬに、第２の読み出しサブデ−タは、デ−
タ入出力線ＩＯＵに出力されてデ−タ出力バッファ４を
介してデ−タ入出力端子５から、外部へ出力される。

【０１７０】表２は、メモリセルの４値デ−タと第１お
よび第２の読み出しサブデ−タの関係を示している。

【０１７１】

【表２】

【０１７２】図１０は、書き込み動作を示している。こ
こでは、ビット線ＢＬ０，ＢＬ２，…，ＢＬi ，…，Ｂ
Ｌ４２２２が選択され（代表としてＢＬi を示す）、ワ
−ド線ＷＬ２が選択されている場合を示す。ここでは、
４値記憶の例である。記憶レベルを３レベルに限定すれ
ば容易に３値記憶が実施できる。

【０１７３】書き込みに先だって、デ−タ記憶回路１０
への制御デ−タの初期設定が行われる。ビット線ＢＬi
に備えられたデ−タ記憶回路１０への制御デ−タの初期
設定は次のように行われる。

【０１７４】第１のサブデ−タ回路の初期サブデ−タが
デ−タ入出力線ＩＯＬに第２のサブデ−タ回路の初期サ
ブデ−タがデ−タ入出力線ＩＯＵに転送され、信号ＣＳ
ＬiとＣＳＬi+1 が“Ｈ”になって、第１および第２の
サブデ−タ回路に初期サブデ−タが記憶される。

【０１７５】信号ＣＳＬの選択を変えて、任意の数のデ
−タ記憶回路１０に初期制御デ−タは設定される。この
とき、初期制御デ−タと初期サブデ−タの関係は、以下
の表３に示される。

【０１７６】

【表３】

【０１７７】ここで、全ての初期制御デ−タ設定以前
に、信号ＰＲＳＴを“Ｈ”にして全てのデ−タ記憶回路
１０の制御デ−タを“０”にプリセットしておくことが
望ましい。後ほど説明するように制御デ−タ“０”によ
ってメモリセルＭの状態は変化させられないので、２１
１２個のデ−タ記憶回路１０の内、所望のデ−タ記憶回
路１０のみに外部から初期制御デ−タを設定すればよ
い。

【０１７８】もちろん、２１１２個全部のデ−タ記憶回
路１０に初期制御デ−タを外部から設定してもよい。信
号ＳＥＮ１は“Ｈ”、ＬＡＴ１は“Ｈ”、ＶＲＦＹ１は
“Ｌ”、ＳＥＮ２は“Ｈ”、ＬＡＴ２は“Ｈ”、ＶＲＦ
Ｙ２は“Ｌ”、電位ＶＲＥＧは０Ｖ、ＰＲＥＣは０Ｖの
ままなので図１０への表示は省略してある。

【０１７９】書き込み動作では、まず、信号ＰＲＥ１が
“Ｌ”となってビット線ＢＬi と電位ＶＢＬ１が切り離
される（ｔ２）。同時に信号ＢＬＣ１が６Ｖとなってビ
ット線ＢＬi は選択される（ｔ２）。

【０１８０】また、信号ＢＩＡＳとＰＲＥ２も６Ｖとな
る（ｔ２）。電位ＶＢＬ２がＶＣＣ（ここでは３Ｖ）と
なって、ｎチャネルＭＯＳトランジスタＱｎ１８を介し
て、非選択ビット線ＢＬi+1 をＶＣＣに充電する（ｔ３
〜ｔ４）。

【０１８１】また、信号ＰＲＯ１が３Ｖとなって、第１
のサブデ−タに従って選択ビット線ＢＬi は充電される
（ｔ３〜ｔ４）。このときビット線ＢＬi は、制御デ−
タが“０”または“３”の場合ＶＣＣに充電され、制御
デ−タが“１”または“２”の場合０Ｖにされる。

【０１８２】また、選択ゲ−トＳＧ１とワ−ド線ＷＬ４
が６Ｖにされる（ｔ３〜ｔ４）、選択ゲ−トＳＧ１はビ
ット線の電位ＶＣＣを転送したらＶＣＣにされる（ｔ
４）。ワ−ド線ＷＬ３は０Ｖのままである。ワ−ド線Ｗ
Ｌ１と２はＶＣＣにされる。選択ゲ−トＳＧ２は０Ｖの
ままである。

【０１８３】この後、信号ＰＲＯ２が２．２Ｖとなっ
て、第２のサブデ−タに従って選択ビット線ＢＬi の電
位は変更される（ｔ５）。第２のサブデ−タが“０”の
場合、予め０Ｖであったビット線ＢＬi は２．２Ｖより
ｎチャネルＭＯＳトランジスタＱｎ１０のしきい値（１
Ｖ）分低い１．２Ｖに充電される。

【０１８４】第２のサブデ−タが“０”の場合、予めＶ
ＣＣであったビット線ＢＬi はｎチャネルＭＯＳトラン
ジスタＱｎ１０が非導通なのでＶＣＣのままである。第
２のサブデ−タが“１”の場合、ｎチャネルＭＯＳトラ
ンジスタＱｎ１０が導通なのでビット線ＢＬi は０Ｖで
ある。

【０１８５】この結果、ビット線ＢＬi は、制御デ−タ
が“０”の場合にＶＣＣに、制御デ−タが“１”場合
１．２Ｖに、制御デ−タが“２”の場合０Ｖに、制御デ
−タが“３”の場合０Ｖになる。

【０１８６】選択ワ−ド線ＷＬ２が１．６Ｖ、非選択ワ
−ド線のうちＷＬ１と４が１０Ｖにされてメモリセルの
浮遊ゲ−トへの電子注入が制御デ−タに応じて始まる
（ｔ６〜ｔ７）。

【０１８７】ビット線ＢＬが０Ｖの場合、メモリセルの
チャネルとワ−ド線間の電位差が１６Ｖで電子注入が起
こる。ビット線ＢＬが１．２Ｖの場合、メモリセルのチ
ャネルとワ−ド線間の電位差が１４．８Ｖで電子注入が
起こるが、メモリセルのチャネルとワ−ド線間の電位差
が１６Ｖの場合より少ない。

【０１８８】ビット線ＢＬがＶＣＣの場合、ワ−ド線Ｗ
Ｌ１が１０Ｖ、ＷＬ２が１６Ｖになることによって選択
メモリセルのチャネルがＶＣＣ以上（例えば６Ｖ）に上
昇し、メモリセルのチャネルとワ−ド線間の電位差が小
さいため電子注入が実質的に起こらない。

【０１８９】信号ＰＲＯ２が０Ｖにリセットされた後
（ｔ７）、ワ−ド線ＷＬ１〜４が０Ｖ、電位ＶＢＬ２が
０Ｖ、信号ＰＲＥ１が“Ｈ”、信号ＰＲＥ２が“Ｈ”、
信号ＢＬＣ１が“Ｌ”、信号ＢＩＡＳが“Ｌ”にリセッ
トされて（ｔ８）、書き込み動作が終了する。

【０１９０】図１１に示すように、時間ｔ３〜ｔ６の間
の選択ワ−ド線ＷＬ２の電位はＶＣＣでなく、非選択ワ
−ド線ＷＬ４と同じ６Ｖにしてもよい。選択メモリセル
のしきい値が高くても、チャネルが形成されるからであ
る。また、選択メモリセルより共通ソ−ス側のメモリセ
ルにビット線電位を確実に転送できるからである。

【０１９１】図１２は、図１０に示した書き込み動作の
変形例である。ここでは、選択されたワ−ド線ＷＬ２よ
り共通ソ−ス側の隣接してないワ−ド線ＷＬ４が１０Ｖ
にされるタイミングがｔ５にされている。これは、選択
メモリセルの隣接する共通ソ−ス側に位置するメモリセ
ルを確実に非導通にするためである。

【０１９２】図１３は、図１１に示した書き込み動作の
変形例である。ここでは、選択されたワ−ド線ＷＬ２よ
り共通ソ−ス側の隣接してないワ−ド線ＷＬ４が１０Ｖ
にされるタイミングがｔ５にされている。これは、図１
２の場合と同様に、選択メモリセルの隣接する共通ソ−
ス側に位置するメモリセルを確実に非導通にするためで
ある。

【０１９３】図１４，１５，１６は、図１０，１１，１
２あるいは１３に示される書き込み動作後の、メモリセ
ルの書き込み状態を検出する書き込みベリファイ動作を
示している。

【０１９４】ここでは、ビット線ＢＬ０，ＢＬ２，…，
ＢＬi ，…，ＢＬ４２２２が選択され（代表としてＢＬ
i を示す）、ワ−ド線ＷＬ２が選択されている場合を示
す。ここでは、４値記憶の例である。記憶レベルを３レ
ベルに限定すれば容易に３値記憶が実施できる。

【０１９５】また、電位ＶＢＬ１，ＶＢＬ２は０Ｖ、信
号ＢＬＣ２は“Ｌ”、ＰＲＥ２は“Ｈ”のままで、ビッ
ト線ＢＬi+1 が０Ｖのままなので図１４〜１６への表示
を省略している。また、信号ＰＲＳＴが“Ｌ”、ＣＳＬ
i が“Ｌ”、ＣＳＬi+1 が“Ｌ”のままなので、図１４
〜１６への表示を省略している。

【０１９６】まず、信号ＰＲＥ１が“Ｌ”、ＢＬＣ１が
“Ｈ”となってビット線ＢＬi が選択される。信号ＰＲ
ＥＣがＶＣＣと、信号ＢＩＡＳが２Ｖとなってビット線
ＢＬi が１Ｖに充電される（ｔ２）。信号ＢＩＡＳが０
Ｖとなってビット線ＢＬi の充電は終了する（ｔ３）。

【０１９７】ついで、信号ＰＲＥＣが０Ｖとなって、ノ
−ドＮsense の充電が終了する（ｔ４）。選択されたブ
ロックの選択ゲ−トＳＧ１とＳＧ２、および非選択ワ−
ド線ＷＬ１，３，４が４Ｖにされ、選択ワ−ド線ＷＬ２
が２．８Ｖにされる（ｔ４）。

【０１９８】選択ワ−ド線ＷＬ２が２．８Ｖになると、
“３”の制御デ−タを記憶しているデ−タ記憶回路に対
応するメモリセルが“３”デ−タを記憶している状態に
達していればビット線ＢＬi は１Ｖのままである。

【０１９９】“３”の制御デ−タを記憶しているデ−タ
記憶回路に対応するメモリセルが“３”デ−タを記憶し
ている状態に達していなければビット線ＢＬi は０．７
Ｖ以下になる。

【０２００】“２”あるいは“１”の制御デ−タを記憶
しているデ−タ記憶回路に対応するメモリセルは“３”
デ−タを記憶している状態に達しないのでビット線ＢＬ
i は０．７Ｖ以下になる。

【０２０１】一定期間（ｔ４〜ｔ５）経った後、信号Ｂ
ＩＡＳを１．８Ｖにする。“３”の制御デ−タを記憶し
ているデ−タ記憶回路に対応するメモリセルが“３”デ
−タを記憶している状態に達していれば、ノ−ドＮsens
e は２Ｖのままである。メモリセルが“３”デ−タを記
憶している状態でなければ、Ｎsense は０．８Ｖ以下に
なる。

【０２０２】再び、信号ＢＩＡＳが０Ｖとなってビット
線ＢＬi とＮsense が切り放された後、信号ＶＲＦＹ２
がＶＣＣとなる（ｔ６）。第２のサブデ−タ回路の第２
のサブデ−タが“０”の場合のみ、ｎチャネルＭＯＳト
ランジスタＱｎ１１とＱｎ１２によってＮsense は２Ｖ
となる。このとき電位ＶＲＥＧはＶＣＣである（ｔ５〜
ｔ８）。

【０２０３】信号ＳＥＮ２とＬＡＴ２が“Ｌ”になって
クロック同期式インバ−タＣＩ３とＣＩ４は非活性化さ
れる（ｔ８）。信号ＰＲＯ２が“Ｈ”になって（ｔ
９）。信号ＳＥＮ２が“Ｈ”になる（ｔ１０）とクロッ
ク同期式インバ−タＣＩ３が活性化され、ノ−ドＮsens
e の電位がセンスされる。

【０２０４】信号ＬＡＴ２が“Ｈ”になる（ｔ１１）と
クロック同期式インバ−タＣＩ４が活性化され、センス
された信号の論理レベルがラッチされる。

【０２０５】選択ゲ−トＳＧ１，ＳＧ２，ワ−ド線ＷＬ
１〜ＷＬ４は時間ｔ５で０Ｖにリセットされる。信号Ｂ
ＬＣ１が時間ｔ６で“Ｌ”、信号ＰＲＥ１が時間ｔ７で
“Ｈ”となって、ビット線ＢＬi は時間ｔ７で０Ｖにリ
セットされる。

【０２０６】信号ＰＲＯ２が“Ｌ”となって（ｔ１
２）、“３”の制御デ−タを記憶しているデ−タ記憶回
路１０に対応するメモリセルが“３”デ−タを記憶して
いる状態に達しているか否かの検出（デ−タ“３”のベ
リファイ読み出し）が終了する。

【０２０７】この時点で、“３”の制御デ−タを記憶し
ているデ−タ記憶回路に対応するメモリセルが“３”デ
−タを記憶している状態に達していると検出された場合
のみ、“３”の制御デ−タを記憶しているデ−タ記憶回
路の制御デ−タは“０”デ−タに変更され、そのほかの
場合は、制御デ−タは保持される（変更されない）。

【０２０８】続いて、“２”の制御デ−タを記憶してい
るデ−タ記憶回路に対応するメモリセルが“２”デ−タ
を記憶している状態に達しているか否かを検出する動作
に入る。

【０２０９】まず、信号ＰＲＥ１が“Ｌ”、ＢＬＣ１が
“Ｈ”となってビット線ＢＬi が選択される。信号ＰＲ
ＥＣがＶＣＣと、信号ＢＩＡＳが２Ｖとなってビット線
ＢＬi が１Ｖに充電される（ｔ１５）。信号ＢＩＡＳが
０Ｖとなってビット線ＢＬiの充電は終了する（ｔ１
６）。

【０２１０】ついで、信号ＰＲＥＣが０Ｖとなって、ノ
−ドＮsense の充電が終了する（ｔ１７）。選択された
ブロックの選択ゲ−トＳＧ１とＳＧ２、および非選択ワ
−ド線ＷＬ１，３，４が４Ｖにされ、選択ワ−ド線ＷＬ
２が１．６Ｖにされる（ｔ１７）。

【０２１１】選択ワ−ド線ＷＬ２が１．６Ｖになると、
“２”の制御デ−タを記憶しているデ−タ記憶回路に対
応するメモリセルが“２”デ−タを記憶している状態に
達していればビット線ＢＬi は１Ｖのままである。
“２”の制御デ−タを記憶しているデ−タ記憶回路に対
応するメモリセルが“２”デ−タを記憶している状態に
達していなければビット線ＢＬi は０．７Ｖ以下にな
る。

【０２１２】“１”の制御デ−タを記憶しているデ−タ
記憶回路に対応するメモリセルは“２”デ−タを記憶し
ている状態に達しないのでビット線ＢＬi は０．７Ｖ以
下になる。一定期間（ｔ７〜ｔ１８）経った後、信号Ｂ
ＩＡＳを１．８Ｖにする。“２”の制御デ−タを記憶し
ているデ−タ記憶回路に対応するメモリセルが“２”デ
−タを記憶している状態に達していれば、ノ−ドＮsens
e は２Ｖのままである。

【０２１３】“２”の制御デ−タを記憶しているデ−タ
記憶回路に対応するメモリセルが“２”デ−タを記憶し
ている状態に達していなければノ−ドＮsense は０．８
Ｖ以下になる。“１”の制御デ−タを記憶しているデ−
タ記憶回路に対応するメモリセルは“２”デ−タを記憶
している状態に達しないのでノ−ドＮsense は０．８Ｖ
以下になる。

【０２１４】再び、信号ＢＩＡＳが０Ｖとなってビット
線ＢＬi とＮsense が切り放された後、信号ＶＲＦＹ１
がＶＣＣとなる（ｔ１９）。このとき電位ＶＲＥＧは０
Ｖなので、第１のサブデ−タが“０”のとき、ｎチャネ
ルＭＯＳトランジスタＱｎ５，Ｑｎ６によってノ−ドＮ
sense は０Ｖにされる。

【０２１５】この後、信号ＶＲＦＹ２がＶＣＣとなる
（ｔ２１）。第２のサブデ−タ回路の第２のサブデ−タ
が“０”の場合のみ、ｎチャネルＭＯＳトランジスタＱ
ｎ１１とＱｎ１２によってＮsense は２Ｖとなる。この
とき電位ＶＲＥＧはＶＣＣである（ｔ２１〜ｔ２３）。

【０２１６】信号ＳＥＮ２とＬＡＴ２が“Ｌ”になって
クロック同期式インバ−タＣＩ３とＣＩ４は非活性化さ
れる（ｔ２３）。信号ＰＲＯ２が“Ｈ”になって（ｔ２
４）。信号ＳＥＮ２が“Ｈ”になる（ｔ２５）とクロッ
ク同期式インバ−タＣＩ３が活性化され、ノ−ドＮsens
e の電位がセンスされる。信号ＬＡＴ２が“Ｈ”になる
（ｔ２６）とクロック同期式インバ−タＣＩ４が活性化
され、センスされた信号の論理レベルがラッチされる。

【０２１７】選択ゲ−トＳＧ１，ＳＧ２，ワ−ド線ＷＬ
１〜ＷＬ４は時間ｔ１８で０Ｖにリセットされる。信号
ＢＬＣ１が時間ｔ１９で“Ｌ”、信号ＰＲＥ１が時間ｔ
２０で“Ｈ”となって、ビット線ＢＬi は時間ｔ２０で
０Ｖにリセットされる。

【０２１８】信号ＰＲＯ２が“Ｌ”となって（ｔ２
７）、“２”の制御デ−タを記憶しているデ−タ記憶回
路に対応するメモリセルが“２”デ−タを記憶している
状態に達しているか否かの検出（デ−タ“２”のベリフ
ァイ読み出し）が終了する。この時点で、“３”の制
御デ−タを記憶しているデ−タ記憶回路に対応するメモ
リセルが“３”デ−タを記憶している状態に達している
と検出された場合、デ−タ記憶回路１０の制御デ−タは
“０”デ−タに変更されている。

【０２１９】“２”の制御デ−タを記憶しているデ−タ
記憶回路に対応するメモリセルが“２”デ−タを記憶し
ている状態に達していると検出された場合のみ、デ−タ
記憶回路１０の制御デ−タは“１”デ−タに変更されて
いる。そのほかの場合は、制御デ−タは保持される（変
更されない）。

【０２２０】つづいて“１”の制御デ−タを記憶してい
るデ−タ記憶回路に対応するメモリセルが“１”デ−タ
を記憶している状態に達しているか否かを検出する動作
に入る。

【０２２１】まず、信号ＰＲＥ１が“Ｌ”、ＢＬＣ１が
“Ｈ”となってビット線ＢＬi が選択される。信号ＰＲ
ＥＣがＶＣＣと、信号ＢＩＡＳが２Ｖとなってビット線
ＢＬi が１Ｖに充電される（ｔ３０）。信号ＢＩＡＳが
０Ｖとなってビット線ＢＬiの充電は終了する（ｔ３
１）。

【０２２２】ついで、信号ＰＲＥＣが０Ｖとなって、ノ
−ドＮsense の充電が終了する（ｔ３２）。選択された
ブロックの選択ゲ−トＳＧ１とＳＧ２、および非選択ワ
−ド線ＷＬ１，３，４が４Ｖにされ、選択ワ−ド線ＷＬ
２が０．４Ｖにされる（ｔ３２）。

【０２２３】選択ワ−ド線ＷＬ２が０．４Ｖになると、
“１”の制御デ−タを記憶しているデ−タ記憶回路に対
応するメモリセルが“１”デ−タを記憶している状態に
達していればビット線ＢＬi は１Ｖのままである。
“１”の制御デ−タを記憶しているデ−タ記憶回路に対
応するメモリセルが“１”デ−タを記憶している状態に
達していなければビット線ＢＬi は０．７Ｖ以下にな
る。

【０２２４】一定期間（ｔ７〜ｔ１８）経った後、信号
ＢＩＡＳを１．８Ｖにする。“１”の制御デ−タを記憶
しているデ−タ記憶回路に対応するメモリセルが“１”
デ−タを記憶している状態に達していればノ−ドＮsens
e は２Ｖのままである。

【０２２５】“１”の制御デ−タを記憶しているデ−タ
記憶回路に対応するメモリセルが“１”デ−タを記憶し
ている状態に達していなければノ−ドＮsense は０．８
Ｖ以下になる。再び信号ＢＩＡＳが０Ｖとなってビット
線ＢＬi とＮsense が切り放された後、信号ＰＲＯ２が
１．３Ｖとなる（ｔ３４）。

【０２２６】このとき、第２のサブデ−タが“１”の場
合、ｎチャネルＭＯＳトランジスタＱｎ１０によってノ
−ドＮsense は０Ｖにされる。このとき、第２のサブデ
−タが“０”の場合、ｎチャネルＭＯＳトランジスタＱ
ｎ１０によってノ−ドＮsense は高々０．３Ｖにされる
のみである。

【０２２７】もともと、Ｎsense が０．３Ｖ以上の場
合、Ｑｎ１０が非導通なので、Ｎsense の電位は変化し
ない。この後、信号ＶＲＦＹ１がＶＣＣとなる（ｔ３
６）。第１のサブデ−タ回路の第１のサブデ−タが
“０”の場合のみ、ｎチャネルＭＯＳトランジスタＱｎ
５とＱｎ６によってＮsense は２Ｖとなる。このとき電
位ＶＲＥＧはＶＣＣである（ｔ３６〜ｔ３８）。

【０２２８】信号ＳＥＮ１とＬＡＴ１が“Ｌ”になって
クロック同期式インバ−タＣＩ１とＣＩ２は非活性化さ
れる（ｔ３８）。信号ＰＲＯ１が“Ｈ”になって（ｔ３
９）、信号ＳＥＮ１が“Ｈ”になる（ｔ４０）とクロッ
ク同期式インバ−タＣＩ１が活性化され、ノ−ドＮsens
e の電位がセンスされる。

【０２２９】信号ＬＡＴ１が“Ｈ”になる（ｔ４１）と
クロック同期式インバ−タＣＩ２が活性化され、センス
された信号の論理レベルがラッチされる。

【０２３０】選択ゲ−トＳＧ１，ＳＧ２，ワ−ド線ＷＬ
１〜ＷＬ４は時間ｔ３３で０Ｖにリセットされる。信号
ＢＬＣ１が時間ｔ３４で“Ｌ”、信号ＰＲＥ１が時間ｔ
３５で“Ｈ”となって、ビット線ＢＬi は時間ｔ３５で
０Ｖにリセットされる。

【０２３１】信号ＰＲＯ１が“Ｌ”となって（ｔ４
２）、“１”の制御デ−タを記憶しているデ−タ記憶回
路に対応するメモリセルが“１”デ−タを記憶している
状態に達しているか否かを検出する動作（デ−タ“１”
のベリファイ読み出し）は終わる。

【０２３２】この時点で、“３”の制御デ−タを記憶し
ているデ−タ記憶回路に対応するメモリセルが“３”デ
−タを記憶している状態に達していると検出された場合
と、“２”の制御デ−タを記憶しているデ−タ記憶回路
に対応するメモリセルが“２”デ−タを記憶している状
態に達していると検出された場合と、“１”の制御デ−
タを記憶しているデ−タ記憶回路に対応するメモリセル
が“１”デ−タを記憶している状態に達していると検出
された場合のみ、デ−タ記憶回路の制御デ−タは“０”
デ−タに変更され、そのほかの場合は、制御デ−タは保
持される（変更されない）。

【０２３３】図１４，１５，１６に示された順序で書き
込みベリファイ動作は行われる。

【０２３４】書き込みベリファイ動作で、メモリセルの
書き込み状態からデ−タ記憶回路１０に記憶されている
制御デ−タが表４のように変更される。

【０２３５】

【表４】

【０２３６】図１０，１１，１２あるいは１３に示され
る書き込み動作と、図１４〜１６に示される書き込みベ
リファイ動作を、全ての制御デ−タが“０”になるまで
繰り返し、メモリセルＭへのデ−タ書き込み（プログラ
ム）は行われる。全ての制御デ−タが“０”になったか
否かは、信号ＰＴが接地レベルと導通しているか否かを
検出すればわかる。

【０２３７】即ち、本発明における半導体記憶装置は、
メモリセルＭと、メモリセルＭに接続されるビット線Ｂ
Ｌと、ゲ−ト電極、ソ−ス電極およびドレイン電極を有
し、ソ−ス電極においてビット線に接続されるＭＩＳト
ランジスタＱｎ１４と、ドレイン電極に接続されるスイ
ッチ素子Ｑｎ１３と、を備え、ビット線ＢＬは、スイッ
チ素子Ｑｎ１３が導通し、ゲ−ト電極に第１電位が印加
されて充電され、その後、ゲ−ト電極は、第１電位とは
異なる第２電位にされてメモリセルＭのデ−タに従って
変動するビット線ＢＬの電位を増幅する。

【０２３８】さらに、本発明の望ましい実施様態として
は、次のものがあげられる。

【０２３９】スイッチ素子Ｑｎ１３は、ＭＩＳトランジ
スタＱｎ１４のゲ−ト電極に第２電位が印加されている
間、非導通にされる。ＭＩＳトランジスタＱｎ１４は、
ｎチャネルＭＩＳトランジスタであって、第１電位は、
第２の電位より高い。ビット線ＢＬの静電容量は、ドレ
イン電極に繋がる静電容量より大きい。

【０２４０】また、本発明における半導体記憶装置は、
ＭＩＳトランジスタ構造を有する第１および第２選択ト
ランジスタＳの間に所定個のＭＩＳトランジスタ構造を
有するメモリセルＭが直列に接続されたＮＡＮＤ型メモ
リセルユニットにおいて、選択メモリセルＭのゲ−ト電
極には第１電位を印加し、第２選択トランジスタ側で選
択メモリセルに隣接するメモリセルＭのゲ−ト電極には
第２電位を印加し、残りのメモリセルＭのゲ−ト電極に
は第３の電位を印加して、書き込みを行い、ここでの第
１電位は、第３電位よりも高く、第３電位は、第２電位
よりも高く設定されている。

【０２４１】さらに、本発明の望ましい実施様態として
は、次のものがあげられる。

【０２４２】第１選択トランジスタＳは、ビット線ＢＬ
に接続され、第２選択トランジスタＳは、ソ−ス線ＳＲ
Ｃに接続される。書き込みは、第２選択トランジスタＳ
に隣接するメモリセル側から第１選択トランジスタＳに
隣接するメモリセル側へ順次行われる。

【０２４３】残りのメモリセルＭのうち、選択メモリセ
ルＭより第２選択トランジスタＳ側のメモリセルＭのゲ
−ト電極に第４の電位を印加し、残りのメモリセルＭの
うち、選択メモリセルＭより第１選択トランジスタＳ側
のメモリセルＭのゲ−ト電極に第５電位を印加して、メ
モリセルＭのチャネルを事前に充電してから書き込みを
行う。

【０２４４】残りのメモリセルＭのうち、選択メモリセ
ルＭより第２選択トランジスタＳ側のメモリセルＭのゲ
−ト電極に第４の電位を印加し、残りのメモリセルＭの
うち、選択メモリセルＭより第１選択トランジスタＳ側
のメモリセルＭのゲ−ト電極に第５の電位を印加し、選
択メモリセルＭのゲ−ト電極に第４電位を印加して、メ
モリセルＭのチャネルを事前に充電してから書き込みを
行う。

【０２４５】残りのメモリセルＭのうち、選択メモリセ
ルＭより第２選択トランジスタＳ側のメモリセルＭのゲ
−ト電極に第４電位を印加し、残りのメモリセルＭのう
ち、選択メモリセルＭより第１選択トランジスタＳ側の
メモリセルのゲ−ト電極に第５電位を印加し、選択メモ
リセルＭのゲ−ト電極に第５電位を印加して、メモリセ
ルＭのチャネルを事前に充電してから書き込みを行う。

【０２４６】メモリセルＭは、ｎチャネル型ＭＩＳトラ
ンジスタ構造を有する。第４及び第５電位は、第３電位
より低く、第４電位は、第５電位より高い。

【０２４７】残りのメモリセルＭのうち、選択メモリセ
ルＭより第２選択トランジスタＳ側のメモリセルＭのゲ
−ト電極に第３電位が印加されてから、残りのメモリセ
ルＭのうち、選択メモリセルＭより第１選択トランジス
タＳ側のメモリセルＭのゲ−ト電極に第３電位を印加す
る。

【０２４８】残りのメモリセルＭのうち、選択メモリセ
ルＭより第２選択トランジスタＳ側のメモリセルＭのゲ
−ト電極に第３電位が印加されてから、残りのメモリセ
ルＭのうち、選択メモリセルＭより第１選択トランジス
タＳ側のメモリセルＭのゲ−ト電極に第３電位を印加
し、選択メモリセルＭのゲ−ト電極に第１電位を印加す
る。

【０２４９】以上のようにして本発明に係わる半導体記
憶装置は、デ−タが書き込まれたメモリセルのしきい値
に依存せず“０”デ−タ書き込み時のメモリセルのチャ
ネル電位を発生する。これによって、“０”デ−タ書き
込み時のメモリセルのチャネル電位を十分に安定して発
生できる半導体記憶装置を実現することができる。

【０２５０】また、本発明に係わる半導体記憶装置は、
ＭＯＳトランジスタでビット線を充電した後、そのＭＯ
Ｓトランジスタのゲ−ト電位を変化させる。これによっ
てビット線を充電した後に、ＭＯＳトランジスタを短時
間で非導通にすることができる。よって、高速に精度よ
くメモリセルの書き込み状態を検出できる半導体記憶装
置を実現することができる。

【０２５１】なお、本発明は上述した実施形態に限定さ
れるものではない。その他、本発明の要旨を逸脱しない
範囲で、種々変型して実施することができる。

【０２５２】

【発明の効果】本発明に係わる半導体記憶装置は、デ−
タが書き込まれたメモリセルのしきい値に依存せず
“０”デ−タ書き込み時のメモリセルのチャネル電位を
発生する。これによって、“０”デ−タ書き込み時のメ
モリセルのチャネル電位を十分に安定して発生できる半
導体記憶装置を実現することができる。

【０２５３】また、本発明に係わる半導体記憶装置は、
ＭＯＳトランジスタでビット線を充電した後、そのＭＯ
Ｓトランジスタのゲ−ト電位を変化させる。これによっ
てビット線を充電した後に、ＭＯＳトランジスタを短時
間で非導通にすることができる。よって、高速に精度よ
くメモリセルの書き込み状態を検出できる半導体記憶装
置を実現することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態に関わる半導体記憶装置を
示す図。

【図２】図１のメモリセルアレイとデ−タ記憶回路の構
成を示す図。

【図３】図２のメモリセルと選択トランジスタの構造を
示す図。

【図４】メモリセルユニットの構成を示す図。

【図５】本発明の実施の形態に関わるデ−タ記憶回路の
具体的な構成例を示す図。

【図６】クロック同期式インバ−タの具体的な構成を示
す図。

【図７】本発明の実施の形態の半導体記憶装置の読み出
し動作を示す図。

【図８】本発明の実施の形態の半導体記憶装置の読み出
し動作を示す図。

【図９】本発明の実施の形態の半導体記憶装置の読み出
し動作を示す図。

【図１０】本発明の実施の形態の半導体記憶装置の第１
の書き込み動作を示す図。

【図１１】本発明の実施の形態の半導体記憶装置の第２
の書き込み動作を示す図。

【図１２】本発明の実施の形態の半導体記憶装置の第３
の書き込み動作を示す図。

【図１３】本発明の実施の形態の半導体記憶装置の第４
の書き込み動作を示す図。

【図１４】本発明の実施の形態の半導体記憶装置の書き
込みベリファイ動作を示す図。

【図１５】本発明の実施の形態の半導体記憶装置の書き
込みベリファイ動作を示す図。

【図１６】本発明の実施の形態の半導体記憶装置の書き
込みベリファイ動作を示す図。

【符号の説明】

１：メモリセルアレイ、２：ビット線制御回路、３：カラムデコ−ダ、４：デ−タ入出力バッファ、５：デ−タ入出力端子、６：ワ−ド線制御回路、７：制御信号および制御電位発生回
路、８：制御信号入出力端子、１０：デ−タ記憶回路、１１：ｐ型半導体基板、１２：ｎ型の拡散層、１３，１７：ゲ−ト絶縁膜、１４：浮遊ゲ−ト、１５：絶縁膜、１６：制御ゲ−ト、１８：選択ゲ−ト、Ｍ：メモリセル、Ｓ：選択トランジスタ、ＷＬ：ワ−ド線、ＢＬ：ビット線、ＳＧ：選択ゲ−ト、ＳＲＣ：ソ−ス線、Ｑｎ：ｎチャネルＭＯＳトランジス
タ、Ｑｐ：ｐチャネルＭＯＳトランジス
タ、ＶＣＣ：電源電位、ＣＩ：クロック同期式インバ−タ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者丹沢徹神奈川県川崎市幸区堀川町580番１号株式会社東芝半導体システム技術センター内 (56)参考文献特開平８−279297（ＪＰ，Ａ) 特開平７−230695（ＪＰ，Ａ) 特開平８−77785（ＪＰ，Ａ) 特開平８−63981（ＪＰ，Ａ) 特開平７−287984（ＪＰ，Ａ) 特開平８−115987（ＪＰ，Ａ) 特開平９−251786（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/00 - 16/34

Claims

(57)【特許請求の範囲】

【請求項１】メモリセルと、前記メモリセルに接続さ
れるビット線と、プリチャ−ジ回路を含む読み出し回路
と、前記ビット線と前記読み出し回路の間に接続される
第１トランジスタとを具備し、前記ビット線は、前記第
１トランジスタのゲ−トに第１電位が印加されていると
きに前記プリチャ−ジ回路によってプリチャ−ジされ、
前記読み出し回路は、前記第１トランジスタのゲ−トに
前記第１電位よりも低い第２電位が印加されているとき
に前記ビット線の電位の変化をセンスすることを特徴と
する半導体記憶装置。
【請求項２】前記プリチャ−ジ回路は、前記第１トラ
ンジスタと電源端子の間に接続される第２トランジスタ
により構成され、前記第２トランジスタは、前記第１ト
ランジスタのゲ−トに前記第２電位が印加されている
間、非導通状態に設定されることを特徴とする請求項１
記載の半導体記憶装置。
【請求項３】前記第１トランジスタは、ｎチャネルＭ
ＯＳトランジスタであることを特徴とする請求項１記載
の半導体記憶装置。
【請求項４】前記第２トランジスタは、ｎチャネルＭ
ＯＳトランジスタであることを特徴とする請求項１記載
の半導体記憶装置。
【請求項５】前記ビット線の静電容量は、前記第１ト
ランジスタと前記読み出し回路の接続部の静電容量より
も大きいことを特徴とする請求項１記載の半導体記憶装
置。
【請求項６】複数のメモリセルと、前記複数のメモリ
セルに接続されるビット線と、前記ビット線に転送トラ
ンジスタを介して接続されるキャパシタ素子と、前記キ
ャパシタ素子内に格納された電荷の量をセンスするため
のセンス回路とを具備し、前記ビット線は、前記転送ト
ランジスタのゲ−トに第１電位が印加されているときに
前記転送トランジスタを介してプリチャ−ジされ、前記
転送トランジスタのゲートに前記第１電位とは異なる第
２電位が印加されると、前記ビット線の電位変化は、前
記キャパシタ素子内に格納される電荷の量として前記キ
ャパシタ素子に転送されることを特徴とする半導体記憶
装置。
【請求項７】前記転送トランジスタは、ｎチャネルＭ
ＯＳトランジスタであり、前記第１電位は、前記第２電
位よりも大きいことを特徴とする請求項６記載の半導体
記憶装置。
【請求項８】前記ビット線の静電容量は、前記キャパ
シタ素子の静電容量よりも大きいことを特徴とする請求
項６記載の半導体記憶装置。
【請求項９】複数のメモリセルと、前記複数のメモリ
セルに接続されるビット線と、第１及び第２電極を有
し、前記第１電極がＭＯＳ構造の転送トランジスタを介
して前記ビット線に接続されるキャパシタ素子と、前記
第１電極に接続され、プリチャージ動作時に前記第１電
極に第１電位を印加するためのプリチャージ回路と、前
記第１電極に接続され、センス動作時に前記キャパシタ
素子内に格納された電荷の量をセンスするためのセンス
回路と、前記プリチャージ動作の間、前記転送トランジ
スタのゲートに第２電位を印加し、前記センス動作の
間、前記転送トランジスタのゲートに前記第２電位とは
異なる第３電位を印加するコントローラとを具備するこ
とを特徴とする半導体記憶装置。
【請求項１０】前記転送トランジスタは、ｎチャネル
ＭＯＳトランジスタであり、前記第２電位は、前記プリ
チャージ動作時における前記ビット線の電位又は前記転
送トランジスタの閾値よりも小さいことを特徴とする請
求項９記載の半導体記憶装置。
【請求項１１】前記第２電位は、前記第３電位よりも
大きいことを特徴とする請求項１０記載の半導体記憶装
置。
【請求項１２】前記ビット線の静電容量は、前記キャ
パシタ素子の静電容量よりも大きいことを特徴とする請
求項９記載の半導体記憶装置。