JP3526432B2 - 定電流回路 - Google Patents
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
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- G05F3/265—Current mirrors using bipolar transistors only
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Description
【０００１】
【発明の属する技術分野】この発明は、定電流回路に関
するもので、特に、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉ
ｎｇ Ｄｉｏｄｅ）用の定電流ドライバなどに用いられ
る、ソースタイプ定電流ドライバ回路およびシンクタイ
プ定電流ドライバ回路に関するものである。
するもので、特に、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉ
ｎｇ Ｄｉｏｄｅ）用の定電流ドライバなどに用いられ
る、ソースタイプ定電流ドライバ回路およびシンクタイ
プ定電流ドライバ回路に関するものである。
【０００２】
【従来の技術】従来、カレントミラー回路を用いた定電
流回路としては、たとえば、ＬＥＤ用のソースタイプ定
電流ドライバ回路が知られている。
流回路としては、たとえば、ＬＥＤ用のソースタイプ定
電流ドライバ回路が知られている。
【０００３】図６は、従来の、ソースタイプ定電流ドラ
イバ回路の概略構成を示すものである。なお、ここで
は、ビット数が８の場合を例に説明する。
イバ回路の概略構成を示すものである。なお、ここで
は、ビット数が８の場合を例に説明する。
【０００４】このソースタイプ定電流ドライバ回路は、
たとえば、基準電圧を供給するための基準電圧源１０１
が、アンプ（Ａｍｐ．）１０２の一方の入力端に接続さ
れている。このアンプ１０２の出力端には、基準電流を
発生するためのＮＰＮ型トランジスタ（×１０）Ｑ１の
ベースが接続されている。
たとえば、基準電圧を供給するための基準電圧源１０１
が、アンプ（Ａｍｐ．）１０２の一方の入力端に接続さ
れている。このアンプ１０２の出力端には、基準電流を
発生するためのＮＰＮ型トランジスタ（×１０）Ｑ１の
ベースが接続されている。
【０００５】このトランジスタＱ１のエミッタは、上記
アンプ１０２の他方の入力端に接続されるとともに、端
子（ＲＥＸＴ）１０３を介して、出力電流制御用の外付
け抵抗Ｒの一端に接続されている。この抵抗Ｒの他端に
は、端子（ＧＮＤ）１０４が接続されている。
アンプ１０２の他方の入力端に接続されるとともに、端
子（ＲＥＸＴ）１０３を介して、出力電流制御用の外付
け抵抗Ｒの一端に接続されている。この抵抗Ｒの他端に
は、端子（ＧＮＤ）１０４が接続されている。
【０００６】また、上記トランジスタＱ１のコレクタ
は、ＰＮＰ型トランジスタ（×１０）Ｑ２のベース、お
よび、電流比が１対１に設定された、カレントミラー回
路１０５を構成する一対のＰＮＰ型トランジスタ（×５
０，×５０）Ｑ３ａ，Ｑ３ｂの、一方のトランジスタＱ
３ａのコレクタに接続されている。
は、ＰＮＰ型トランジスタ（×１０）Ｑ２のベース、お
よび、電流比が１対１に設定された、カレントミラー回
路１０５を構成する一対のＰＮＰ型トランジスタ（×５
０，×５０）Ｑ３ａ，Ｑ３ｂの、一方のトランジスタＱ
３ａのコレクタに接続されている。
【０００７】上記トランジスタＱ２は、コレクタが接地
されるとともに、エミッタが上記トランジスタＱ３ａ，
Ｑ３ｂの両ベースの接続点に接続されている。
されるとともに、エミッタが上記トランジスタＱ３ａ，
Ｑ３ｂの両ベースの接続点に接続されている。
【０００８】上記トランジスタＱ３ｂのコレクタは、Ｎ
ＰＮ型トランジスタ（×１０）Ｑ４のコレクタ、およ
び、ＮＰＮ型トランジスタ（×５）Ｑ５のベースに、そ
れぞれ接続されている。
ＰＮ型トランジスタ（×１０）Ｑ４のコレクタ、およ
び、ＮＰＮ型トランジスタ（×５）Ｑ５のベースに、そ
れぞれ接続されている。
【０００９】一方、電源電圧（たとえば、５Ｖ）ＶＤＤ
を供給するための端子１０６には、上記トランジスタＱ
３ａ，Ｑ３ｂの各エミッタ、および、上記トランジスタ
Ｑ５のコレクタが、それぞれ接続されている。
を供給するための端子１０６には、上記トランジスタＱ
３ａ，Ｑ３ｂの各エミッタ、および、上記トランジスタ
Ｑ５のコレクタが、それぞれ接続されている。
【００１０】上記トランジスタＱ４のエミッタは、ビッ
ト数に応じて設けられ、それぞれに電流比が１対１に設
定されたカレントミラー回路を構成する、対のＮＰＮ型
トランジスタ（×１０，…）Ｑ６ａ〜Ｑ６ｈの各エミッ
タ、および、上記端子（ＧＮＤ）１０４に接続されてい
る。
ト数に応じて設けられ、それぞれに電流比が１対１に設
定されたカレントミラー回路を構成する、対のＮＰＮ型
トランジスタ（×１０，…）Ｑ６ａ〜Ｑ６ｈの各エミッ
タ、および、上記端子（ＧＮＤ）１０４に接続されてい
る。
【００１１】また、このトランジスタＱ４のベースは、
上記トランジスタＱ５のエミッタ、および、出力オン／
オフ用のスイッチ１０７ａ〜１０７ｈをそれぞれ介し
て、上記トランジスタＱ６ａ〜Ｑ６ｈの各ベースに接続
されている。
上記トランジスタＱ５のエミッタ、および、出力オン／
オフ用のスイッチ１０７ａ〜１０７ｈをそれぞれ介し
て、上記トランジスタＱ６ａ〜Ｑ６ｈの各ベースに接続
されている。
【００１２】そして、上記トランジスタＱ６ａ〜Ｑ６ｈ
の各コレクタは、それぞれ、ＰＮＰ型トランジスタ（×
１０）Ｑ７のベース、および、電流比が１対１に設定さ
れた、カレントミラー回路１０８を構成する一対のＰＮ
Ｐ型トランジスタ（×５０，×５０）Ｑ８ａ，Ｑ８ｂ
の、一方のトランジスタＱ８ａのコレクタに接続されて
いる。
の各コレクタは、それぞれ、ＰＮＰ型トランジスタ（×
１０）Ｑ７のベース、および、電流比が１対１に設定さ
れた、カレントミラー回路１０８を構成する一対のＰＮ
Ｐ型トランジスタ（×５０，×５０）Ｑ８ａ，Ｑ８ｂ
の、一方のトランジスタＱ８ａのコレクタに接続されて
いる。
【００１３】上記トランジスタＱ７は、コレクタが接地
されるとともに、エミッタが上記トランジスタＱ８ａ，
Ｑ８ｂの両ベースの接続点に接続されている。
されるとともに、エミッタが上記トランジスタＱ８ａ，
Ｑ８ｂの両ベースの接続点に接続されている。
【００１４】上記トランジスタＱ８ｂのコレクタは、電
流比が１対１５に設定された、カレントミラー回路１０
９を構成する一対のＮＰＮ型トランジスタ（×１０，×
１５０）Ｑ９ａ，Ｑ９ｂの、一方のトランジスタＱ９ａ
のコレクタ、および、上記トランジスタＱ９ａ，Ｑ９ｂ
の両ベースの接続点に接続されている。
流比が１対１５に設定された、カレントミラー回路１０
９を構成する一対のＮＰＮ型トランジスタ（×１０，×
１５０）Ｑ９ａ，Ｑ９ｂの、一方のトランジスタＱ９ａ
のコレクタ、および、上記トランジスタＱ９ａ，Ｑ９ｂ
の両ベースの接続点に接続されている。
【００１５】さらに、電源電圧（たとえば、１７Ｖ）Ｖ
ＣＣを供給するための端子１１０には、上記トランジス
タＱ８ａ，Ｑ８ｂの各エミッタ、および、上記トランジ
スタＱ９ｂのコレクタが、それぞれ接続されている。
ＣＣを供給するための端子１１０には、上記トランジス
タＱ８ａ，Ｑ８ｂの各エミッタ、および、上記トランジ
スタＱ９ｂのコレクタが、それぞれ接続されている。
【００１６】また、上記トランジスタＱ９ａ，Ｑ９ｂの
各エミッタは、それぞれ、端子（Ｏｕｔ）１１１に接続
されている。
各エミッタは、それぞれ、端子（Ｏｕｔ）１１１に接続
されている。
【００１７】このような構成のソースタイプ定電流ドラ
イバ回路によれば、ビットごとに、基準電流（この場
合、１０ｍＡ）をカレントミラー回路１０９の増幅率
（電流比）に応じてｎ倍した大電流出力（この場合、１
６０ｍＡ）が得られる。
イバ回路によれば、ビットごとに、基準電流（この場
合、１０ｍＡ）をカレントミラー回路１０９の増幅率
（電流比）に応じてｎ倍した大電流出力（この場合、１
６０ｍＡ）が得られる。
【００１８】しかしながら、上記した従来のソースタイ
プ定電流ドライバ回路においては、出力として１６０ｍ
Ａの大電流を必要とする場合、その出力電流の１／１２
〜１／２０程度の無駄な回路電流（消費電流）ｉが流れ
る。
プ定電流ドライバ回路においては、出力として１６０ｍ
Ａの大電流を必要とする場合、その出力電流の１／１２
〜１／２０程度の無駄な回路電流（消費電流）ｉが流れ
る。
【００１９】特に、出力のビット数が多い場合、この回
路電流ｉにより、下式にしたがって回路の消費電力が上
昇するため、小型のパッケージには不向きであるという
不具合があった。
路電流ｉにより、下式にしたがって回路の消費電力が上
昇するため、小型のパッケージには不向きであるという
不具合があった。
【００２０】無駄な消費電力＝ＶＣＣ電圧＊出力電流／
回路電流ｉの割合＊ビット数たとえば、出力に１６０ｍ
Ａの大電流を必要とする場合の、その出力電流の１／１
６の回路電流ｉが無駄に流れたとすると、この回路の無
駄な消費電力は、上記式より、 ＝１７Ｖ＊１６０ｍＡ／１６＊８ ＝１．３６Ｗ となる。
回路電流ｉの割合＊ビット数たとえば、出力に１６０ｍ
Ａの大電流を必要とする場合の、その出力電流の１／１
６の回路電流ｉが無駄に流れたとすると、この回路の無
駄な消費電力は、上記式より、 ＝１７Ｖ＊１６０ｍＡ／１６＊８ ＝１．３６Ｗ となる。
【００２１】また、回路電流ｉが大きいため、各トラン
ジスタのサイズを大きくしないと所望の出力特性を得る
ことができず、チップサイズの大型化やコストの高騰を
招くものとなっていた。
ジスタのサイズを大きくしないと所望の出力特性を得る
ことができず、チップサイズの大型化やコストの高騰を
招くものとなっていた。
【００２２】
【発明が解決しようとする課題】上記したように、従来
においては、定電流の安定した出力が可能であるもの
の、出力に大電流を流した時の無駄な回路電流が大きい
ため、消費電力が大きくなりやすく、また、チップサイ
ズの大型化やコストの高騰を招くという問題があった。
においては、定電流の安定した出力が可能であるもの
の、出力に大電流を流した時の無駄な回路電流が大きい
ため、消費電力が大きくなりやすく、また、チップサイ
ズの大型化やコストの高騰を招くという問題があった。
【００２３】そこで、この発明は、消費電力を低減でき
るとともに、小型化および低コスト化することが可能な
定電流回路を提供することを目的としている。
るとともに、小型化および低コスト化することが可能な
定電流回路を提供することを目的としている。
【００２４】
【課題を解決するための手段】本願発明の一態様によれ
ば、基準電圧をもとに基準電流を発生するための第１の
トランジスタと、この第１のトランジスタのベース電流
となる、前記基準電流の１／β倍の電流を生成する生成
回路と、この生成回路で生成された、前記基準電流の１
／β倍の電流をｎ倍に増幅する複数のトランジスタ対
と、この複数のトランジスタ対によって増幅されたｎ倍
の電流がそれぞれベース電流として供給される複数の第
２のトランジスタとを具備したことを特徴とする定電流
回路が提供される。
ば、基準電圧をもとに基準電流を発生するための第１の
トランジスタと、この第１のトランジスタのベース電流
となる、前記基準電流の１／β倍の電流を生成する生成
回路と、この生成回路で生成された、前記基準電流の１
／β倍の電流をｎ倍に増幅する複数のトランジスタ対
と、この複数のトランジスタ対によって増幅されたｎ倍
の電流がそれぞれベース電流として供給される複数の第
２のトランジスタとを具備したことを特徴とする定電流
回路が提供される。
【００２５】上記の構成によって、出力として大電流が
必要な場合にも、回路により消費される無駄な回路電流
を小さくできるようになる。これにより、サイズの小さ
なトランジスタによる低消費電流回路として構成するこ
とが可能となるものである。
必要な場合にも、回路により消費される無駄な回路電流
を小さくできるようになる。これにより、サイズの小さ
なトランジスタによる低消費電流回路として構成するこ
とが可能となるものである。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２７】図１は、この発明の第一の実施形態にかか
る定電流回路を、ＬＥＤ用のソースタイプ定電流ドライ
バ回路に適用した場合を例に示すものである。なお、こ
こでは、ビット数を８とした場合を例に説明する。
る定電流回路を、ＬＥＤ用のソースタイプ定電流ドライ
バ回路に適用した場合を例に示すものである。なお、こ
こでは、ビット数を８とした場合を例に説明する。
【００２８】このソースタイプ定電流ドライバ回路は、
たとえば、基準電圧を供給するための基準電圧源１１
が、アンプ（Ａｍｐ．）１２の一方の入力端に接続され
ている。このアンプ１２の出力端には、電流比（ミラー
比）が１対１に設定された、ウィルソン型のカレントミ
ラー回路１３を構成する、生成回路としての一対のＰＮ
Ｐ型トランジスタ（×１，×１）Ｑ１ａ，Ｑ１ｂの各エ
ミッタが接続されている。
たとえば、基準電圧を供給するための基準電圧源１１
が、アンプ（Ａｍｐ．）１２の一方の入力端に接続され
ている。このアンプ１２の出力端には、電流比（ミラー
比）が１対１に設定された、ウィルソン型のカレントミ
ラー回路１３を構成する、生成回路としての一対のＰＮ
Ｐ型トランジスタ（×１，×１）Ｑ１ａ，Ｑ１ｂの各エ
ミッタが接続されている。
【００２９】上記トランジスタＱ１ａ，Ｑ１ｂは、両ベ
ースの相互が接続されるとともに、その接続点には該ト
ランジスタＱ１ａのコレクタが接続されている。また、
上記トランジスタＱ１ａのコレクタは、基準電流（この
場合、１０ｍＡ）を発生するための、第１のトランジス
タとしてのＮＰＮ型トランジスタ（×１０）Ｑ２のベー
スに接続されている。
ースの相互が接続されるとともに、その接続点には該ト
ランジスタＱ１ａのコレクタが接続されている。また、
上記トランジスタＱ１ａのコレクタは、基準電流（この
場合、１０ｍＡ）を発生するための、第１のトランジス
タとしてのＮＰＮ型トランジスタ（×１０）Ｑ２のベー
スに接続されている。
【００３０】一方、上記トランジスタＱ１ｂのコレクタ
は、トランジスタ対の一方をなすＮＰＮ型トランジスタ
（×１）Ｑ３のコレクタ、および、ＮＰＮ型トランジス
タ（×１）Ｑ４のベースに、それぞれ接続されている。
は、トランジスタ対の一方をなすＮＰＮ型トランジスタ
（×１）Ｑ３のコレクタ、および、ＮＰＮ型トランジス
タ（×１）Ｑ４のベースに、それぞれ接続されている。
【００３１】上記トランジスタＱ２は、コレクタが、電
源電圧（たとえば、５Ｖ）ＶＤＤを供給するための端子
１４に接続されている。また、このトランジスタＱ２の
エミッタは、上記アンプ１２の他方の入力端に接続され
るとともに、端子（ＲＥＸＴ）１５を介して、出力電流
制御用の外付け抵抗Ｒの一端に接続されている。この抵
抗Ｒの他端には、端子（ＧＮＤ）１６が接続されてい
る。
源電圧（たとえば、５Ｖ）ＶＤＤを供給するための端子
１４に接続されている。また、このトランジスタＱ２の
エミッタは、上記アンプ１２の他方の入力端に接続され
るとともに、端子（ＲＥＸＴ）１５を介して、出力電流
制御用の外付け抵抗Ｒの一端に接続されている。この抵
抗Ｒの他端には、端子（ＧＮＤ）１６が接続されてい
る。
【００３２】上記トランジスタＱ３のエミッタは、ビッ
ト数に応じて設けられ、それぞれにトランジスタ対の他
方をなす、電流比が１対１６に設定された、カレントミ
ラー回路を構成する対のＮＰＮ型トランジスタ（×１
６，…）Ｑ５ａ〜Ｑ５ｈの各エミッタ、および、上記端
子（ＧＮＤ）１６に接続されている。
ト数に応じて設けられ、それぞれにトランジスタ対の他
方をなす、電流比が１対１６に設定された、カレントミ
ラー回路を構成する対のＮＰＮ型トランジスタ（×１
６，…）Ｑ５ａ〜Ｑ５ｈの各エミッタ、および、上記端
子（ＧＮＤ）１６に接続されている。
【００３３】また、このトランジスタＱ３のベースは、
上記トランジスタＱ４のエミッタ、および、出力オン／
オフ用のスイッチ１７ａ〜１７ｈをそれぞれ介して、上
記トランジスタＱ５ａ〜Ｑ５ｈの各ベースに接続されて
いる。
上記トランジスタＱ４のエミッタ、および、出力オン／
オフ用のスイッチ１７ａ〜１７ｈをそれぞれ介して、上
記トランジスタＱ５ａ〜Ｑ５ｈの各ベースに接続されて
いる。
【００３４】上記トランジスタＱ４のコレクタは、上記
ＶＤＤ電圧供給用の端子１４に接続されている。
ＶＤＤ電圧供給用の端子１４に接続されている。
【００３５】そして、上記トランジスタＱ５ａ〜Ｑ５ｈ
は、各コレクタが、それぞれ、ＰＮＰ型トランジスタ
（×１）Ｑ６のベース、および、電流比が１対１に設定
された、ウィルソン型のカレントミラー回路１８を構成
する一対のＰＮＰ型トランジスタ（×５，×５）Ｑ７
ａ，Ｑ７ｂの、一方のトランジスタＱ７ａのコレクタに
接続されている。
は、各コレクタが、それぞれ、ＰＮＰ型トランジスタ
（×１）Ｑ６のベース、および、電流比が１対１に設定
された、ウィルソン型のカレントミラー回路１８を構成
する一対のＰＮＰ型トランジスタ（×５，×５）Ｑ７
ａ，Ｑ７ｂの、一方のトランジスタＱ７ａのコレクタに
接続されている。
【００３６】上記トランジスタＱ６は、コレクタが接地
されるとともに、エミッタが上記トランジスタＱ７ａ，
Ｑ７ｂの両ベースの接続点に接続されている。上記トラ
ンジスタＱ７ａ，Ｑ７ｂの各エミッタは、それぞれ、電
源電圧（たとえば、１７Ｖ）ＶＣＣを供給するための端
子１９に接続されている。
されるとともに、エミッタが上記トランジスタＱ７ａ，
Ｑ７ｂの両ベースの接続点に接続されている。上記トラ
ンジスタＱ７ａ，Ｑ７ｂの各エミッタは、それぞれ、電
源電圧（たとえば、１７Ｖ）ＶＣＣを供給するための端
子１９に接続されている。
【００３７】また、上記トランジスタＱ７ｂのコレクタ
は、最終段における、第２のトランジスタとしてのＮＰ
Ｎ型トランジスタ（×１６０）Ｑ８のベースに接続され
ている。このトランジスタＱ８は、コレクタが上記ＶＣ
Ｃ電圧供給用の端子１９に接続され、エミッタが端子
（Ｏｕｔ）２０に接続されている。
は、最終段における、第２のトランジスタとしてのＮＰ
Ｎ型トランジスタ（×１６０）Ｑ８のベースに接続され
ている。このトランジスタＱ８は、コレクタが上記ＶＣ
Ｃ電圧供給用の端子１９に接続され、エミッタが端子
（Ｏｕｔ）２０に接続されている。
【００３８】このような構成のソースタイプ定電流ドラ
イバ回路の場合、基準電流を発生するためのトランジス
タＱ２のベース電流から、カレントミラー回路１３によ
って基準電流の１／β（この場合、β＝１６０）倍の電
流（１／１６ｍＡ）を生成するとともに、この電流をｎ
倍（この場合、１６倍）に増幅して、最終段の出力用ト
ランジスタＱ８のベース電流（１ｍＡ）として供給する
ことによって、基準電流のｎ倍の大電流出力（１６０ｍ
Ａ）を得るようにしている。
イバ回路の場合、基準電流を発生するためのトランジス
タＱ２のベース電流から、カレントミラー回路１３によ
って基準電流の１／β（この場合、β＝１６０）倍の電
流（１／１６ｍＡ）を生成するとともに、この電流をｎ
倍（この場合、１６倍）に増幅して、最終段の出力用ト
ランジスタＱ８のベース電流（１ｍＡ）として供給する
ことによって、基準電流のｎ倍の大電流出力（１６０ｍ
Ａ）を得るようにしている。
【００３９】この回路における、出力に１６０ｍＡの大
電流を必要とする場合の消費電流（回路電流）ｉは、出
力電流の１／βとなる。
電流を必要とする場合の消費電流（回路電流）ｉは、出
力電流の１／βとなる。
【００４０】したがって、この回路電流ｉによる本回路
の消費電力は、下記式の如く、 無駄な消費電力＝ＶＣＣ電圧＊出力電流／β＊ビット数 ＝１７Ｖ＊１６０ｍＡ／１６０＊８ ＝０．１３６Ｗ となり、従来の回路（図６参照）のそれよりも小さくで
きる。
の消費電力は、下記式の如く、 無駄な消費電力＝ＶＣＣ電圧＊出力電流／β＊ビット数 ＝１７Ｖ＊１６０ｍＡ／１６０＊８ ＝０．１３６Ｗ となり、従来の回路（図６参照）のそれよりも小さくで
きる。
【００４１】なお、上記βはカレントミラー回路１３の
増幅率であり、トランジスタＱ１ａ，Ｑ１ｂの製造プロ
セスなどに依存して変動する。
増幅率であり、トランジスタＱ１ａ，Ｑ１ｂの製造プロ
セスなどに依存して変動する。
【００４２】このように、出力として大電流が必要な場
合にも、回路により消費される無駄な回路電流を小さく
できるようになるため、低消費電流で、かつ、β依存性
の小さい定電流回路とすることが可能となる。
合にも、回路により消費される無駄な回路電流を小さく
できるようになるため、低消費電流で、かつ、β依存性
の小さい定電流回路とすることが可能となる。
【００４３】すなわち、回路電流を小さくできるように
なる結果、消費電力の上昇を抑えることができ、小型の
パッケージとしても好適である。しかも、回路電流が小
さいので、サイズの小さなトランジスタで済み、チップ
サイズの小型化やコストの低廉化にとっても有用であ
る。
なる結果、消費電力の上昇を抑えることができ、小型の
パッケージとしても好適である。しかも、回路電流が小
さいので、サイズの小さなトランジスタで済み、チップ
サイズの小型化やコストの低廉化にとっても有用であ
る。
【００４４】なお、上記した第一の実施形態において
は、ソースタイプ定電流ドライバ回路を例に説明した
が、これに限らず、たとえばシンクタイプ定電流ドライ
バ回路にも同様に適用できる。
は、ソースタイプ定電流ドライバ回路を例に説明した
が、これに限らず、たとえばシンクタイプ定電流ドライ
バ回路にも同様に適用できる。
【００４５】図２は、この発明の第二の実施形態にかか
る定電流回路を、ＬＥＤ用のシンクタイプ定電流ドライ
バ回路に適用した場合を例に示すものである。なお、こ
こでは、ビット数を８とした場合を例に説明する。
る定電流回路を、ＬＥＤ用のシンクタイプ定電流ドライ
バ回路に適用した場合を例に示すものである。なお、こ
こでは、ビット数を８とした場合を例に説明する。
【００４６】このシンクタイプ定電流ドライバ回路は、
たとえば、基準電圧を供給するための基準電圧源３１
が、アンプ（Ａｍｐ．）３２の一方の入力端に接続され
ている。このアンプ３２の出力端には、電流比（ミラー
比）が１対１に設定された、ウィルソン型のカレントミ
ラー回路３３を構成する、生成回路としての一対のＮＰ
Ｎ型トランジスタ（×１，×１）Ｑ１１ａ，Ｑ１１ｂ
の、一方のトランジスタＱ１１ａのコレクタ、および、
上記トランジスタＱ１１ａ，Ｑ１１ｂの両ベースの接続
点が接続されている。
たとえば、基準電圧を供給するための基準電圧源３１
が、アンプ（Ａｍｐ．）３２の一方の入力端に接続され
ている。このアンプ３２の出力端には、電流比（ミラー
比）が１対１に設定された、ウィルソン型のカレントミ
ラー回路３３を構成する、生成回路としての一対のＮＰ
Ｎ型トランジスタ（×１，×１）Ｑ１１ａ，Ｑ１１ｂ
の、一方のトランジスタＱ１１ａのコレクタ、および、
上記トランジスタＱ１１ａ，Ｑ１１ｂの両ベースの接続
点が接続されている。
【００４７】上記トランジスタＱ１１ａ，Ｑ１１ｂの各
エミッタは、基準電流（この場合、１０ｍＡ）を発生す
るための、第１のトランジスタとしてのＮＰＮ型トラン
ジスタ（×１０）Ｑ１２のベースに接続されている。
エミッタは、基準電流（この場合、１０ｍＡ）を発生す
るための、第１のトランジスタとしてのＮＰＮ型トラン
ジスタ（×１０）Ｑ１２のベースに接続されている。
【００４８】一方、上記トランジスタＱ１１ｂのコレク
タは、トランジスタ対の一方をなすＰＮＰ型トランジス
タ（×１）Ｑ１３のコレクタ、および、ＰＮＰ型トラン
ジスタ（×１）Ｑ１４のベースに、それぞれ接続されて
いる。
タは、トランジスタ対の一方をなすＰＮＰ型トランジス
タ（×１）Ｑ１３のコレクタ、および、ＰＮＰ型トラン
ジスタ（×１）Ｑ１４のベースに、それぞれ接続されて
いる。
【００４９】上記トランジスタＱ１２は、コレクタが、
電源電圧（たとえば、５Ｖ）ＶＤＤを供給するための端
子３４に接続されている。また、このトランジスタＱ１
２のエミッタは、上記アンプ３２の他方の入力端に接続
されるとともに、端子（ＲＥＸＴ）３５に接続されてい
る。
電源電圧（たとえば、５Ｖ）ＶＤＤを供給するための端
子３４に接続されている。また、このトランジスタＱ１
２のエミッタは、上記アンプ３２の他方の入力端に接続
されるとともに、端子（ＲＥＸＴ）３５に接続されてい
る。
【００５０】上記トランジスタＱ１３のエミッタは、ビ
ット数に応じて設けられ、それぞれにトランジスタ対の
他方をなす、電流比が１対３２に設定された、カレント
ミラー回路を構成する対のＰＮＰ型トランジスタ（×３
２，…）Ｑ１５ａ〜Ｑ１５ｈの各エミッタ、および、上
記端子（ＶＤＤ）３４に接続されている。
ット数に応じて設けられ、それぞれにトランジスタ対の
他方をなす、電流比が１対３２に設定された、カレント
ミラー回路を構成する対のＰＮＰ型トランジスタ（×３
２，…）Ｑ１５ａ〜Ｑ１５ｈの各エミッタ、および、上
記端子（ＶＤＤ）３４に接続されている。
【００５１】また、このトランジスタＱ１３のベース
は、上記トランジスタＱ１４のエミッタ、および、出力
オン／オフ用のスイッチ３６ａ〜３６ｈをそれぞれ介し
て、上記トランジスタＱ１５ａ〜Ｑ１５ｈの各ベースに
接続されている。
は、上記トランジスタＱ１４のエミッタ、および、出力
オン／オフ用のスイッチ３６ａ〜３６ｈをそれぞれ介し
て、上記トランジスタＱ１５ａ〜Ｑ１５ｈの各ベースに
接続されている。
【００５２】上記トランジスタＱ１４のコレクタは、接
地されている。
地されている。
【００５３】そして、上記トランジスタＱ１５ａ〜Ｑ１
５ｈは、各コレクタが、それぞれ、最終段における、第
２のトランジスタとしてのＮＰＮ型トランジスタ（×１
６０）Ｑ１６のベースに接続されている。このトランジ
スタＱ１６は、エミッタが接地されるとともに、コレク
タが端子（Ｏｕｔ）３７に接続されている。
５ｈは、各コレクタが、それぞれ、最終段における、第
２のトランジスタとしてのＮＰＮ型トランジスタ（×１
６０）Ｑ１６のベースに接続されている。このトランジ
スタＱ１６は、エミッタが接地されるとともに、コレク
タが端子（Ｏｕｔ）３７に接続されている。
【００５４】このような構成のシンクタイプ定電流ドラ
イバ回路の場合、基準電流を発生するためのトランジス
タＱ１２のベース電流から、カレントミラー回路３３に
よって基準電流の１／２β（この場合、β＝１６０）倍
の電流（１／３２ｍＡ）を生成するとともに、この電流
をｎ倍（この場合、３２倍）に増幅して、最終段の出力
用トランジスタＱ１６のベース電流（１ｍＡ）として供
給することによって、基準電流のｎ倍の大電流出力（１
６０ｍＡ）を得るようにしている。
イバ回路の場合、基準電流を発生するためのトランジス
タＱ１２のベース電流から、カレントミラー回路３３に
よって基準電流の１／２β（この場合、β＝１６０）倍
の電流（１／３２ｍＡ）を生成するとともに、この電流
をｎ倍（この場合、３２倍）に増幅して、最終段の出力
用トランジスタＱ１６のベース電流（１ｍＡ）として供
給することによって、基準電流のｎ倍の大電流出力（１
６０ｍＡ）を得るようにしている。
【００５５】この回路における、出力に１６０ｍＡの大
電流を必要とする場合の消費電流（回路電流）ｉは、出
力電流の１／βとなる。したがって、この回路電流ｉに
よる本回路の消費電力も、従来の回路（図６参照）のそ
れよりも小さくできる。
電流を必要とする場合の消費電流（回路電流）ｉは、出
力電流の１／βとなる。したがって、この回路電流ｉに
よる本回路の消費電力も、従来の回路（図６参照）のそ
れよりも小さくできる。
【００５６】なお、上記βはカレントミラー回路３３の
増幅率であり、トランジスタＱ１１ａ，Ｑ１１ｂの製造
プロセスなどに依存して変動する。
増幅率であり、トランジスタＱ１１ａ，Ｑ１１ｂの製造
プロセスなどに依存して変動する。
【００５７】ここで、図２に示した構成のシンクタイプ
定電流ドライバ回路において、ビット間における出力電
流の誤差の削減効果について説明する。
定電流ドライバ回路において、ビット間における出力電
流の誤差の削減効果について説明する。
【００５８】図３，図４は、上記した従来のソースタイ
プ定電流ドライバ回路（図６参照）を例に、出力電流の
ビット間誤差をシミュレーションした際の結果を示すも
のである。なお、図３はＧＮＤ用の端子数を「１」とし
た場合の例であり、図４はＧＮＤ用の端子数を複数（た
とえば、「３」）とした場合の例であり、各図とも、図
（ａ）は１ビットごとに電圧（Ｖｃｅ）を印加した時の
ビット間誤差をシミュレーションにて検証した結果であ
り、図（ｂ）は全ビットに電圧を印加した時のビット間
誤差をシミュレーションにて検証した結果である。
プ定電流ドライバ回路（図６参照）を例に、出力電流の
ビット間誤差をシミュレーションした際の結果を示すも
のである。なお、図３はＧＮＤ用の端子数を「１」とし
た場合の例であり、図４はＧＮＤ用の端子数を複数（た
とえば、「３」）とした場合の例であり、各図とも、図
（ａ）は１ビットごとに電圧（Ｖｃｅ）を印加した時の
ビット間誤差をシミュレーションにて検証した結果であ
り、図（ｂ）は全ビットに電圧を印加した時のビット間
誤差をシミュレーションにて検証した結果である。
【００５９】図３および図４から明らかなように、出力
電流のビット間誤差は、ＧＮＤ用の端子数を増やすこと
によって削減できる。
電流のビット間誤差は、ＧＮＤ用の端子数を増やすこと
によって削減できる。
【００６０】すなわち、トランジスタＱ４のベース電圧
を固定することによって、その出力電流を制御するソー
スタイプ定電流ドライバ回路の場合、たとえば、各トラ
ンジスタＱ６ａ〜Ｑ６ｈのエミッタからＧＮＤ用の端子
（図６の１０４）までのグランド用のＡｌ（アルミニウ
ム）ラインにＡｌインピーダンスがある。そのため、各
トランジスタＱ６ａ〜Ｑ６ｈのエミッタ電圧に電圧差が
発生し、ベース−エミッタ間電圧（Ｖｂｅ）にばらつき
が生じる（Ａｌインピーダンスは数十ｍΩ程度だが、そ
こに１００ｍＡの電流が流れると、数ｍＶの電圧差が発
生する。この問題は、ビット数が増加するにつれて大き
くなる）。
を固定することによって、その出力電流を制御するソー
スタイプ定電流ドライバ回路の場合、たとえば、各トラ
ンジスタＱ６ａ〜Ｑ６ｈのエミッタからＧＮＤ用の端子
（図６の１０４）までのグランド用のＡｌ（アルミニウ
ム）ラインにＡｌインピーダンスがある。そのため、各
トランジスタＱ６ａ〜Ｑ６ｈのエミッタ電圧に電圧差が
発生し、ベース−エミッタ間電圧（Ｖｂｅ）にばらつき
が生じる（Ａｌインピーダンスは数十ｍΩ程度だが、そ
こに１００ｍＡの電流が流れると、数ｍＶの電圧差が発
生する。この問題は、ビット数が増加するにつれて大き
くなる）。
【００６１】したがって、このＡｌインピーダンスによ
るベース−エミッタ間電圧（Ｖｂｅ）のばらつきが、シ
ミュレーションを実施した際に、各ビット間に出力電流
の誤差となって現れる（図３（ａ））。このような出力
電流の誤差は、ＧＮＤ用の端子数を増やし、見かけ上の
ＧＮＤインピーダンスをなくす（見えないようにする）
ことで、削減できる（図４（ａ））。
るベース−エミッタ間電圧（Ｖｂｅ）のばらつきが、シ
ミュレーションを実施した際に、各ビット間に出力電流
の誤差となって現れる（図３（ａ））。このような出力
電流の誤差は、ＧＮＤ用の端子数を増やし、見かけ上の
ＧＮＤインピーダンスをなくす（見えないようにする）
ことで、削減できる（図４（ａ））。
【００６２】しかし、ＧＮＤ用の端子数を増やすという
ことは、チップサイズが大型化し、また、外囲器のピン
数を増加させることになるため、小型のパッケージには
不向きであった。
ことは、チップサイズが大型化し、また、外囲器のピン
数を増加させることになるため、小型のパッケージには
不向きであった。
【００６３】また、図３（ｂ）および図４（ｂ）に示す
ように、出力電流のビット間誤差は、ＧＮＤ用の端子を
設ける場所（たとえば、出力用トランジスタとの相対的
な位置）によっても大きく左右される。
ように、出力電流のビット間誤差は、ＧＮＤ用の端子を
設ける場所（たとえば、出力用トランジスタとの相対的
な位置）によっても大きく左右される。
【００６４】図５は、トランジスタのベース電流を制御
するタイプの制御回路の構成を、ベース電圧を制御する
タイプの制御回路と対比して示すものである。なお、こ
の場合、同図（ａ）は図２に示したシンクタイプ定電流
ドライバ回路の最終段（２ビット分）に対応したもので
あり、同図（ｂ）は図６に示した従来のソースタイプ定
電流ドライバ回路の最終段（２ビット分）に対応したも
のである。
するタイプの制御回路の構成を、ベース電圧を制御する
タイプの制御回路と対比して示すものである。なお、こ
の場合、同図（ａ）は図２に示したシンクタイプ定電流
ドライバ回路の最終段（２ビット分）に対応したもので
あり、同図（ｂ）は図６に示した従来のソースタイプ定
電流ドライバ回路の最終段（２ビット分）に対応したも
のである。
【００６５】すなわち、同図（ａ）に示すように、ベー
ス電流制御タイプの制御回路の場合、トランジスタＱ
ａ，Ｑｂが、図２に示したシンクタイプ定電流ドライバ
回路のトランジスタＱ１６に相当する。
ス電流制御タイプの制御回路の場合、トランジスタＱ
ａ，Ｑｂが、図２に示したシンクタイプ定電流ドライバ
回路のトランジスタＱ１６に相当する。
【００６６】Ｖｂｅインピーダンスが小さいトランジス
タ（×３２）Ｑａのベースには、Ａｌインピーダンスと
なる抵抗（たとえば、２ｍΩ）Ｒａを介して、ベース電
流を供給するための定電流源Ｉａが接続されている。こ
のトランジスタＱａのコレクタは定電圧源Ｖａに、エミ
ッタはＡｌインピーダンスとなる抵抗（たとえば、２ｍ
Ω）Ｒｂを介して接地されている。
タ（×３２）Ｑａのベースには、Ａｌインピーダンスと
なる抵抗（たとえば、２ｍΩ）Ｒａを介して、ベース電
流を供給するための定電流源Ｉａが接続されている。こ
のトランジスタＱａのコレクタは定電圧源Ｖａに、エミ
ッタはＡｌインピーダンスとなる抵抗（たとえば、２ｍ
Ω）Ｒｂを介して接地されている。
【００６７】また、Ｖｂｅインピーダンスが大きいトラ
ンジスタ（×３２）Ｑｂのベースには、Ａｌインピーダ
ンスとなる抵抗（たとえば、２０ｍΩ）Ｒｃを介して、
ベース電流を供給するための定電流源Ｉｂが接続されて
いる。このトランジスタＱｂのコレクタは定電圧源Ｖａ
に、エミッタはＡｌインピーダンスとなる抵抗（たとえ
ば、２０ｍΩ）Ｒｄを介して接地されている。
ンジスタ（×３２）Ｑｂのベースには、Ａｌインピーダ
ンスとなる抵抗（たとえば、２０ｍΩ）Ｒｃを介して、
ベース電流を供給するための定電流源Ｉｂが接続されて
いる。このトランジスタＱｂのコレクタは定電圧源Ｖａ
に、エミッタはＡｌインピーダンスとなる抵抗（たとえ
ば、２０ｍΩ）Ｒｄを介して接地されている。
【００６８】一方、同図（ｂ）に示すように、ベース電
圧制御タイプの制御回路の場合、Ｖｂｅインピーダンス
が小さいトランジスタ（×３２）Ｑａ’のベースには、
Ａｌインピーダンスとなる抵抗（たとえば、２ｍΩ）Ｒ
ａ’を介して、ベース電圧を供給するための定電圧源Ｖ
ｂ’が接続されている。このトランジスタＱａ’のコレ
クタは定電圧源Ｖａ’に、エミッタはＡｌインピーダン
スとなる抵抗（たとえば、２ｍΩ）Ｒｂ’を介して接地
されている。
圧制御タイプの制御回路の場合、Ｖｂｅインピーダンス
が小さいトランジスタ（×３２）Ｑａ’のベースには、
Ａｌインピーダンスとなる抵抗（たとえば、２ｍΩ）Ｒ
ａ’を介して、ベース電圧を供給するための定電圧源Ｖ
ｂ’が接続されている。このトランジスタＱａ’のコレ
クタは定電圧源Ｖａ’に、エミッタはＡｌインピーダン
スとなる抵抗（たとえば、２ｍΩ）Ｒｂ’を介して接地
されている。
【００６９】また、Ｖｂｅインピーダンスが大きいトラ
ンジスタ（×３２）Ｑｂ’のベースには、Ａｌインピー
ダンスとなる抵抗（たとえば、２０ｍΩ）Ｒｃ’を介し
て、ベース電圧を供給するための定電圧源Ｖｂ’が接続
されている。このトランジスタＱｂ’のコレクタは定電
圧源Ｖａ’に、エミッタはＡｌインピーダンスとなる抵
抗（たとえば、２０ｍΩ）Ｒｄ’を介して接地されてい
る。
ンジスタ（×３２）Ｑｂ’のベースには、Ａｌインピー
ダンスとなる抵抗（たとえば、２０ｍΩ）Ｒｃ’を介し
て、ベース電圧を供給するための定電圧源Ｖｂ’が接続
されている。このトランジスタＱｂ’のコレクタは定電
圧源Ｖａ’に、エミッタはＡｌインピーダンスとなる抵
抗（たとえば、２０ｍΩ）Ｒｄ’を介して接地されてい
る。
【００７０】表１に、図５（ａ）に示したベース電流制
御タイプの制御回路と、図５（ｂ）に示したベース電圧
制御タイプの制御回路とを用いて、各トランジスタＱ
ａ，Ｑｂ，Ｑａ’，Ｑｂ’の出力電流をシミュレーショ
ンした際の結果を示す。
御タイプの制御回路と、図５（ｂ）に示したベース電圧
制御タイプの制御回路とを用いて、各トランジスタＱ
ａ，Ｑｂ，Ｑａ’，Ｑｂ’の出力電流をシミュレーショ
ンした際の結果を示す。
【００７１】
【表１】
表１に示す通り、ベース電流制御タイプの制御回路の場
合、トランジスタＱａ，Ｑｂのベース−エミッタ間電圧
（Ｖｂｅ）はベース電流で決まり、エミッタ電圧の電圧
差（Ａｌインピーダンス）はコレクタ−エミッタ間電圧
（Ｖｃｅ）にしか影響しないため、出力電流には誤差が
ない。
合、トランジスタＱａ，Ｑｂのベース−エミッタ間電圧
（Ｖｂｅ）はベース電流で決まり、エミッタ電圧の電圧
差（Ａｌインピーダンス）はコレクタ−エミッタ間電圧
（Ｖｃｅ）にしか影響しないため、出力電流には誤差が
ない。
【００７２】ちなみに、ベース電流を１％ずらしてシミ
ュレーションしたところ、 トランジスタＱｂ（ベース電流３８５．００μＡ）＝４
０．０１ｍＡ トランジスタＱｂ（ベース電流３８８．８５μＡ）＝４
０．３９ｍＡ となり、誤差０．９５％が得られた。
ュレーションしたところ、 トランジスタＱｂ（ベース電流３８５．００μＡ）＝４
０．０１ｍＡ トランジスタＱｂ（ベース電流３８８．８５μＡ）＝４
０．３９ｍＡ となり、誤差０．９５％が得られた。
【００７３】また、ベース電流制御タイプの制御回路の
場合、出力電流は、レイアウトに左右されないため、そ
のレイアウトよりＡｌラインの抵抗成分（Ａｌインピー
ダンス）を算出してシミュレーションを実施した。
場合、出力電流は、レイアウトに左右されないため、そ
のレイアウトよりＡｌラインの抵抗成分（Ａｌインピー
ダンス）を算出してシミュレーションを実施した。
【００７４】その出力電流特性として得られた出力電流
の誤差は、Ａｌラインの抵抗成分を考慮しても最大で−
０．０５％程度であった（ただし、Ｉｒｅｆ電流＝６ｍ
Ａ）。
の誤差は、Ａｌラインの抵抗成分を考慮しても最大で−
０．０５％程度であった（ただし、Ｉｒｅｆ電流＝６ｍ
Ａ）。
【００７５】以上のことから、図２に示した構成のシン
クタイプ定電流ドライバ回路によれば、トランジスタの
ベース−エミッタ間電圧（Ｖｂｅ）がベース電流で決ま
るため、ＡｌインピーダンスによるＶｂｅ電圧のばらつ
きを防止でき、その結果、ＧＮＤ用の端子数を増やすこ
となしに、ビット間における出力電流の誤差を削減する
ことが可能である。
クタイプ定電流ドライバ回路によれば、トランジスタの
ベース−エミッタ間電圧（Ｖｂｅ）がベース電流で決ま
るため、ＡｌインピーダンスによるＶｂｅ電圧のばらつ
きを防止でき、その結果、ＧＮＤ用の端子数を増やすこ
となしに、ビット間における出力電流の誤差を削減する
ことが可能である。
【００７６】特に、出力電流のビット間誤差を削減する
場合においては、ＡｌインピーダンスはＶｃｅ電圧にし
か影響しないので、従来のソースタイプ定電流ドライバ
回路のように、ＧＮＤ用の端子数の増加にともなってチ
ップサイズが大型化するなどの問題もない。
場合においては、ＡｌインピーダンスはＶｃｅ電圧にし
か影響しないので、従来のソースタイプ定電流ドライバ
回路のように、ＧＮＤ用の端子数の増加にともなってチ
ップサイズが大型化するなどの問題もない。
【００７７】その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。
おいて、種々変形実施可能なことは勿論である。
【００７８】
【発明の効果】以上、詳述したようにこの発明によれ
ば、消費電力を低減できるとともに、小型化および低コ
スト化することが可能な定電流回路を提供できる。
ば、消費電力を低減できるとともに、小型化および低コ
スト化することが可能な定電流回路を提供できる。
【図１】この発明の第一の実施形態にかかる、ソースタ
イプ定電流ドライバ回路の構成を概略的に示す回路ブロ
ック図。
イプ定電流ドライバ回路の構成を概略的に示す回路ブロ
ック図。
【図２】この発明の第二の実施形態にかかる、シンクタ
イプ定電流ドライバ回路の構成を概略的に示す回路ブロ
ック図。
イプ定電流ドライバ回路の構成を概略的に示す回路ブロ
ック図。
【図３】図２に示したシンクタイプ定電流ドライバ回路
の、出力電流のビット間誤差の削減効果について説明す
るために、従来のソースタイプ定電流ドライバ回路を例
にシミュレーションした際の結果を示す概略図。
の、出力電流のビット間誤差の削減効果について説明す
るために、従来のソースタイプ定電流ドライバ回路を例
にシミュレーションした際の結果を示す概略図。
【図４】図２に示したシンクタイプ定電流ドライバ回路
の、出力電流のビット間誤差の削減効果について説明す
るために、従来のソースタイプ定電流ドライバ回路を例
にシミュレーションした際の他の結果を示す概略図。
の、出力電流のビット間誤差の削減効果について説明す
るために、従来のソースタイプ定電流ドライバ回路を例
にシミュレーションした際の他の結果を示す概略図。
【図５】図２に示したシンクタイプ定電流ドライバ回路
の、出力電流のビット間誤差の削減効果について説明す
るために、ベース電流制御タイプの制御回路とベース電
圧制御タイプの制御回路とを対比して示す概略構成図。
の、出力電流のビット間誤差の削減効果について説明す
るために、ベース電流制御タイプの制御回路とベース電
圧制御タイプの制御回路とを対比して示す概略構成図。
【図６】従来技術とその問題点を説明するために示す、
ソースタイプ定電流ドライバ回路の回路ブロック図。
ソースタイプ定電流ドライバ回路の回路ブロック図。
１１…基準電圧源
１２…アンプ
１３…カレントミラー回路
１４…端子（ＶＤＤ電圧供給用）
１５…端子（ＲＥＸＴ用）
１６…端子（ＧＮＤ用）
１７ａ〜１７ｈ…出力オン／オフ用のスイッチ
１８…カレントミラー回路
１９…端子（ＶＣＣ電圧供給用）
２０…端子（Ｏｕｔ用）
Ｑ１ａ，Ｑ１ｂ，Ｑ６，Ｑ７ａ，Ｑ７ｂ…ＰＮＰ型トラ
ンジスタ Ｑ２，Ｑ３，Ｑ４，Ｑ５ａ〜Ｑ５ｈ，Ｑ８…ＮＰＮ型ト
ランジスタ Ｒ…出力電流制御用外付け抵抗 ３１…基準電圧源 ３２…アンプ ３３…カレントミラー回路 ３４…端子（ＶＤＤ電圧供給用） ３５…端子（ＲＥＸＴ用） ３６ａ〜３６ｈ…出力オン／オフ用のスイッチ ３７…端子（Ｏｕｔ用） Ｑ１１ａ，Ｑ１１ｂ，Ｑ１２，Ｑ１６…ＮＰＮ型トラン
ジスタ Ｑ１３，Ｑ１４，Ｑ１５ａ〜Ｑ１５ｈ…ＰＮＰ型トラン
ジスタ
ンジスタ Ｑ２，Ｑ３，Ｑ４，Ｑ５ａ〜Ｑ５ｈ，Ｑ８…ＮＰＮ型ト
ランジスタ Ｒ…出力電流制御用外付け抵抗 ３１…基準電圧源 ３２…アンプ ３３…カレントミラー回路 ３４…端子（ＶＤＤ電圧供給用） ３５…端子（ＲＥＸＴ用） ３６ａ〜３６ｈ…出力オン／オフ用のスイッチ ３７…端子（Ｏｕｔ用） Ｑ１１ａ，Ｑ１１ｂ，Ｑ１２，Ｑ１６…ＮＰＮ型トラン
ジスタ Ｑ１３，Ｑ１４，Ｑ１５ａ〜Ｑ１５ｈ…ＰＮＰ型トラン
ジスタ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平９−93050（ＪＰ，Ａ)
特開 平４−278611（ＪＰ，Ａ)
特開 平８−63247（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G05F 3/26
H03F 3/34
H03F 3/343
Claims (10)
- 【請求項１】 基準電圧をもとに基準電流を発生するた
めの第１のトランジスタと、 この第１のトランジスタのベース電流となる、前記基準
電流の１／β倍の電流を生成する生成回路と、 この生成回路で生成された、前記基準電流の１／β倍の
電流をｎ倍に増幅する複数のトランジスタ対と、 この複数のトランジスタ対によって増幅されたｎ倍の電
流がそれぞれベース電流として供給される複数の第２の
トランジスタとを具備したことを特徴とする定電流回
路。 - 【請求項２】 前記生成回路は、前記基準電圧が一方の
入力端に供給されるとともに、前記基準電流が他方の入
力端に供給されるアンプと、このアンプの出力が供給さ
れるカレントミラー回路と、前記基準電流が供給される
出力電流制御用の外付け抵抗とを有してなることを特徴
とする請求項１に記載の定電流回路。 - 【請求項３】 前記カレントミラー回路は、２つのＰＮ
Ｐ型トランジスタがウィルソン接続されてなることを特
徴とする請求項２に記載の定電流回路。 - 【請求項４】 前記カレントミラー回路は、電流比が１
対１に設定されていることを特徴とする請求項３に記載
の定電流回路。 - 【請求項５】 前記生成回路は、前記基準電圧が一方の
入力端に供給されるとともに、前記基準電流が他方の入
力端に供給されるアンプと、このアンプの出力が供給さ
れるカレントミラー回路とを有してなることを特徴とす
る請求項１に記載の定電流回路。 - 【請求項６】 前記カレントミラー回路は、２つのＮＰ
Ｎ型トランジスタがウィルソン接続されてなることを特
徴とする請求項５に記載の定電流回路。 - 【請求項７】 前記カレントミラー回路は、電流比が１
対１に設定されていることを特徴とする請求項６に記載
の定電流回路。 - 【請求項８】 前記複数のトランジスタ対は、それぞ
れ、電流比が１対ｎに設定されたウィルソン型のカレン
トミラー回路により構成されることを特徴とする請求項
１に記載の定電流回路。 - 【請求項９】 前記複数の第２のトランジスタは、それ
ぞれ、前記基準電流のｎ倍の電流を出力する、最終段の
ＮＰＮ型トランジスタであることを特徴とする請求項１
に記載の定電流回路。 - 【請求項１０】 前記複数のトランジスタ対および前記
複数の第２のトランジスタは、それぞれ、ビット数に応
じて設けられることを特徴とする請求項１に記載の定電
流回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000098024A JP3526432B2 (ja) | 1999-09-14 | 2000-03-31 | 定電流回路 |
| US09/662,130 US6337596B1 (en) | 1999-09-14 | 2000-09-14 | Constant current circuit using current mirror circuit |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-260269 | 1999-09-14 | ||
| JP26026999 | 1999-09-14 | ||
| JP2000098024A JP3526432B2 (ja) | 1999-09-14 | 2000-03-31 | 定電流回路 |
Publications (2)
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|---|---|
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|---|---|---|---|
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| JP (1) | JP3526432B2 (ja) |
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