JP3915177B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置、例えば、フローティングゲートを有するＥＥＰＲＯＭ装置および強誘電体メモリなどの書き込みおよび消去に関するものである。
【０００２】
【従来の技術】
不揮発性半導体記憶装置として、フローティングゲート型メモリ、ＭＯＮＯＳ型、ＭＮＯＳ型メモリ、強誘電体メモリおよびナノクリスタル型メモリなどがある。図８はフローティングゲート型不揮発性半導体記憶装置を構成する記憶素子（以下、メモリセルという）の構成を示す簡略断面図である。
【０００３】
図８に示すように、フローティングゲート型メモリセルは、例えば、シリコン（Ｓｉ）により構成されている半導体基板（ウェル）１、基板上に形成されているソース拡散層２、ドレイン拡散層３、フローティングゲート５およびコントロールゲート７により構成されている。フローティングゲート５はソース拡散層２とドレイン拡散層３との間の基板上に形成されており、基板１との間に、例えば、シリコン酸化膜（Ｓｉ０2 ）により構成されているゲート絶縁膜４（第１絶縁膜）が形成されている。さらに、フローティングゲート５とコントロールゲート７との間に、層間絶縁膜６（第２絶縁膜）が形成されている。なお、層間絶縁膜６は、例えば、ゲート絶縁膜４と同様に、シリコン酸化膜により構成でき、さらに、酸化膜と窒化膜（Ｓｉ3 Ｎ4 ）が順次成層した構造、また、酸化膜、窒化膜、酸化膜が順次成層して構成された、いわゆるＯＮＯ膜により構成することもできる。
【０００４】
なお、図示していないが、フローティングゲート５およびコントロールゲート７の両端にサイドウォールが形成されている。このため、フローティングゲート５は、電気的に周囲と絶縁状態に保持されており、何らかの手段でそのなかに電荷（電子）を注入すると、注入した電子がほぼ永久的に保持される。フローティングゲート型メモリのこの特徴を利用して、不揮発性メモリを構成できる。
【０００５】
例えば、基板１を基準電位、例えば、接地電位ＧＮＤに保持し、コントロールゲート７に高電圧を印加することにより、ゲート絶縁膜４において、フローティングゲート５から基板１に向かって強い電界が生じる。このため、トンネル酸化膜にトンネル電流が流れる。この電流がＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電流と呼ばれる。ＦＮ電流を利用してフローティングゲート５に電子を注入する、または、フローティングゲート５から電子を放出させることをＦＮトンネリングという。さらに、ゲート絶縁膜４は、トンネル絶縁膜、あるいはトンネル酸化膜とも呼ばれる。
【０００６】
上述したバイアス状況において、ＦＮトンネリングにより、基板１にある電子の一部分がゲート絶縁膜４を通過して、フローティングゲート５に注入される。注入された電子がバイアス電圧が解除した後もフローティングゲート５に蓄積されたままとなる。
フローティングゲート５に蓄積した電荷の量に応じてメモリセルのしきい値電圧Ｖthが制御される。フローティングゲート５に電子が注入され、蓄積されている場合に、メモリセルのしきい値電圧Ｖthが上昇する。
【０００７】
また、メモリセルを逆のバイアス状態に保持することにより、フローティングゲート５から基板１へ電子を放出させることもできる。例えば、フローティングゲート５を低い電位、例えば、接地電位ＧＮＤに保持し、基板１に高電圧を印加することにより、フローティングゲート５に蓄積した電子が放出される。これによって、フローティングゲート５の蓄積電荷量が減少し、メモリセルのしきい値電圧Ｖthが降下する。
【０００８】
実際に電子の注入または放出は、コントロールゲート７または基板１、あるいはウェルに図９に示す書き込み電圧または消去電圧を印加することにより実現される。
フローティングゲート５に電子を注入する、いわゆる書き込み時に電圧ＶCGを最大レベルの書き込みパルスをコントロールゲート７に印加される。図示のように、書き込みパルスは、一つまたは複数のパルス信号からなり、各パルスの最大レベルが一定に保持されている。複数のパルスを用いて書き込みを行う場合に、パルス印加後のしきい値電圧Ｖthのレベルに応じて印加するパルスの回数が制御される。
【０００９】
消去時に図９に示す消去パルスが基板またはウェルに印加される。消去パルスは、最大レベルＶSUB またはＶWELL、所定の幅を有するパルス信号である。
【００１０】
また、書き込みパルスを図１０（ａ）に示すように、複数のパルスにより構成し、且つ初回のパルスから順次パルス電圧Ｖを上げていく方式、いわゆるＩＳＰＰ（Incremental Step Pulse Programing ）方式が提案されている。このＩＳＰＰ方式によれば、ゲート絶縁膜４に対するストレスを緩和することができ、書き込み速度の向上および書き込み後のしきい値電圧の分布範囲の縮小を同時に実現できる。
【００１１】
【発明が解決しようとする課題】
ところで、上述した従来の書き込みおよび消去方法では、絶縁膜の薄膜化がさらに進んだ場合に、絶縁膜に対するストレスの低減は限度があり、特に書き込みおよび消去時のストレスとしてＳＩＬＣ（Stress Indused Leakage Current）が障害になるという不利益がある。
【００１２】
例えば、書き込み時に図１０（ａ）に示すパルス信号がコントロールゲートに印加されている場合に、ゲート絶縁膜にかかる電界は、同図（ｂ）示すようにパルスの立ち上がり直後に大きくなり、パルス信号の電圧レベルが平らに保持されている間に徐々に低下していく。即ち、従来の書き込み方式では、書き込みパルス印加初期にメモリセルのゲート絶縁膜に最大な電界がかかり、ストレスが十分緩和されていない。また、将来高速の書き込みおよび消去を実現するためにパルスの印加回数を低減させ、各パルスの電圧を上げていくことが考えられる。この場合、パルス初期にゲート絶縁膜にかかる最大電界がさらに大きくなる。
【００１３】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、書き込みまたは消去時のストレスを緩和することができ、電荷が通過する絶縁膜の劣化を抑制でき、データ保持特性および読み出し時ディスターブの改善ができ、さらなる薄膜化および低電圧動作が可能となる不揮発性半導体記憶装置を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、本発明の不揮発性半導体記憶装置は、記憶素子と、パルス発生回路とを含む不揮発性半導体記憶装置であって、上記記憶素子が、第１導電型の半導体基板と、当該半導体基板の表面に形成された第２導電型の第１および第２の拡散領域と、当該第１と第２の拡散領域間の当該半導体基板上に形成された第１の絶縁膜と、当該第１の絶縁膜上に形成された電荷蓄積層と、当該電荷蓄積層上に形成された第２の絶縁膜と、当該第２の絶縁膜上に形成されたコントロールゲートとを有し、上記パルス発生回路が、電源電圧より高いレベルの電圧を発生する昇圧回路と、当該昇圧回路から供給される高いレベルの電圧を動作電源電圧として三角波を発生する三角波発生回路と、所定のタイミングで当該三角波の一部分を切り出し、所定の初期電圧から上昇し、最大電圧に達する第１のパルスを生成するチョッパ回路と、キャパシタと抵抗素子により構成され、当該第１のパルスを当該キャパシタと当該抵抗素子による特性に応じて第２のパルスに変形する波形変形回路とを含むパルス発生回路とを有し、書き込みまたは消去時に上記基板が所定の電位に保持され、上記第２のパルスからなる書き込みまたは消去信号が上記コントロールゲートに印加される。
【００１５】
また、本発明では、好適には上記電荷蓄積層が、フローティングゲートで構成される。
【００１６】
また、本発明では、好適には上記電荷蓄積層が、誘電体膜で構成される。
【００１７】
さらに、本発明では、上記書き込みまたは消去信号は、複数のパルス信号からなり、上記制御手段はこれらのパルス信号により上記絶縁膜に生じた電界強度の最大レベルをほぼ同じく保持させ、或いは順次大きく設定する。
【００１８】
本発明によれば、フローティングゲート型または強誘電体不揮発性半導体記憶装置において、書き込みまたは消去時にメモリセルに印加するパルス信号が電荷蓄積層と基板間の絶縁膜にかかる電界が所定の初期値から徐々に最大値に達するように制御され、例えば、パルス信号の立ち上がりが初期値から最大値までに緩やかに上昇するように波形が制御される。これにより、パルス印加初期にゲート絶縁膜としての第１絶縁膜にかかる電界が低減され、ゲート絶縁膜のストレスが緩和される。
【００１９】
この結果、不揮発性半導体記憶装置において、書き込みまたは消去に伴う電荷の通過による絶縁膜の劣化が抑えられ、データ保持特性および読み出しディスターブの改善ができ、絶縁膜の薄膜化が可能となり、書き込み消去可能回数の向上が図れる。
【００２０】
【発明の実施の形態】
図１は本発明に係る不揮発性半導体記憶装置の第１の実施形態を示す回路図であり、書き込みまたは消去パルスを発生し、メモリセルに印加する制御回路の構成を示すブロック図である。
【００２１】
図示のように、本実施形態の制御回路は、昇圧回路１０、三角波発生回路２０、チョッパ回路３０およびデコーダ４０により構成されている。
昇圧回路１０は、電源電圧ＶDDと異なるレベルの電圧Ｓ１０を発生し、三角波発生回路２０に供給する。例えば、電源電圧ＶDDは３Ｖの場合、昇圧回路１０により、１２Ｖの高電圧Ｓ１０を発生し、これを動作電源電圧として三角波発生回路２０に供給する。電源電圧の低電圧化の場合に書き込みおよび消去動作を確保するために、電源電圧より高いレベルの電圧でパルス信号を発生する必要があり、昇圧回路１０が必要となる。
【００２２】
三角波発生回路２０は、昇圧回路１０からの高電圧Ｓ１０を動作電源電圧として、三角波を発生し、チョッパ回路３０に供給する。
チョッパ回路３０は、所定のタイミングで三角波の一部分を切り出し、図示の横型台形波Ｓ３０を発生し、デコーダ４０に供給する。
【００２３】
デコーダ４０は、例えば、図示しないアドレスバスからアドレス信号ＡＤＲを受けて、ワード線ＷＬ１，ＷＬ２，…，ＷＬｎからアドレス信号ＡＤＲにより指定されたワード線を選択して、それに横型台形波Ｓ３０を印加する。
横型台形波Ｓ３０は、選択されたワード線を介して選択メモリセルに印加されるので、選択されたメモリセルに対して所定の書き込みまたは消去が行われる。
【００２４】
図２は三角波発生回路２０の一構成例を示す回路図である。図示のように、本例の三角波発生回路は、シュミット回路からなる方形波発生部２２と積分回路からなる三角波発生部２４とにより構成されている。
【００２５】
方形波発生部２２は、オペアンプＡＭＰ１、抵抗素子Ｒ１，Ｒ２，Ｒ３および可変抵抗素子ＶＲ１とにより構成されている。
オペアンプＡＭＰ１の反転入力端子“−”は接地され、非反転入力端子“＋”はノードＮＤ１に接続されている。抵抗素子Ｒ３はオペアンプＡＭＰ１の出力端子とノードＮＤ２との間に接続され、抵抗素子Ｒ１と可変抵抗素子ＶＲ１がノードＮＤ１とノードＮＤ２との間に直列に接続されている。
抵抗素子Ｒ２は、ノードＮＤ１とノードＮＤ５の間に接続されている。なお、ノードＮＤ５は、三角波発生部２４の出力端子である。
【００２６】
このように、方形波発生部２２は、シュミット回路により構成され、オペアンプＡＭＰ１の出力信号は抵抗素子Ｒ３、および可変抵抗素子ＶＲ１、抵抗素子Ｒ１を介して非反転入力端子“＋”に帰還され、正帰還ロープを構成されている。また、ノードＮＤ２とノードＮＤ５間の電圧差が可変抵抗素子ＶＲ１、抵抗素子Ｒ１および抵抗素子Ｒ２により分圧され、分圧電圧がノードＮＤ１に帰還される。
【００２７】
ノードＮＤ２は方形波発生部２２の出力端子Ｔ1 に接続され、出力端子Ｔ1 と接地電位ＧＮＤとの間にツェナーダイオードＤＺ１，ＤＺ２が接続されている。このため、ノードＮＤ２の電圧はツェナーダイオードＤＺ１，ＤＺ２によりクランプされる。
【００２８】
三角波発生部２４は、オペアンプＡＭＰ２、可変抵抗素子ＶＲ２、ダイオードＤ１、抵抗素子Ｒ４，Ｒ５およびキャパシタＣ１により構成されている。
可変抵抗素子ＶＲ２はノードＮＤ２とノードＮＤ３との間に接続され、抵抗素子Ｒ４はノードＮＤ３とノードＮＤ４との間に接続されている。直列に接続されている抵抗素子Ｒ５、ダイオードＤ１は抵抗素子Ｒ４と並列に接続されている。
【００２９】
オペアンプＡＭＰ２の反転入力端子“−”は、ノードＮＤ４に接続され、非反転入力端子“＋”は、接地されている。オペアンプＡＭＰ２の出力端子はノードＮＤ５に接続され、さらにノードＮＤ５は三角波発生回路２０の出力端子Ｔ2 に接続されている。キャパシタＣ１は、ノードＮＤ４とノードＮＤ５との間に接続されている。
【００３０】
ノードＮＤ２とノードＮＤ５との電圧差は、可変抵抗素子ＶＲ１、抵抗素子Ｒ１および抵抗素子Ｒ２により分圧され、ノードＮＤ１に生じた分圧電圧はオペアンプＡＭＰ１の非反転入力端子“＋”に入力され、接地電位ＧＮＤと比較される。ノードＮＤ１の電圧が接地電位ＧＮＤより高いとき、ノードＮＤ２は正の電圧Ｖ１が出力され、逆にノードＮＤ１の電圧が接地電位ＧＮＤより低いとき、ノードＮＤ２は負の電圧Ｖ２に保持される。
【００３１】
ノードＮＤ２の電圧は可変抵抗素子ＶＲ２などを介してノードＮＤ４に入力され、オペアンプＡＭＰ２の反転入力端子“−”に入力され、接地電位ＧＮＤと比較される。ノードＮＤ４の電圧が接地電位ＧＮＤより低いとき、オペアンプＡＭＰ２の出力端子ノードＮＤ５の電圧が上昇し、逆にノードＮＤ４の電圧が接地電位ＧＮＤより高いとき、ノードＮＤ５の電圧が降下する。
【００３２】
このため、図示のように、方形波発生部２２の出力端子Ｔ1 から方形波が出力され、三角波発生部２４の出力端子Ｔ2 から三角波が出力される。
ここで、三角波の片方のピーク電圧をＶｐとすると、Ｖｐは次式により与えられる。
【００３３】
【数１】
Ｖｐ＝ｒ２・Ｖ１／（ｒ１＋ｖｒ１） …（１）
なお、式（１）において、ｒ１，ｒ２およびｖｒ１はそれぞれ抵抗素子Ｒ１，Ｒ２および可変抵抗素子ＶＲ１の抵抗値である。式（１）により、可変抵抗素子ＶＲ１の抵抗値ｖｒ１を調整することにより、三角波の振幅を制御することができる。
【００３４】
また、ノードＮＤ２の電圧は、可変抵抗素子ＶＲ２を介してキャパシタＣ１を充電するので、三角波の周期は、可変抵抗素子ＶＲ２の抵抗値を調整することによって制御できる。
【００３５】
さらに、三角波の立ち上がり時間Ｔｒと立ち下がり時間Ｔｆの関係は、キャパシタＣ１の充放電時の抵抗値の比により決まる。
三角波の立ち上がりにおいて、キャパシタＣ１は抵抗素子Ｒ４と可変抵抗素子ＶＲ２を介して放電し、放電経路の抵抗値は（ｖｒ２＋ｒ４）である。三角波の立ち下がりにおいて、キャパシタＣ１は可変抵抗素子ＶＲ２、並列に接続されている抵抗素子Ｒ４，Ｒ５を介して充電し、充電経路の抵抗値は（ｖｒ２＋ｒ４・ｒ５／（ｒ４＋ｒ５））である。ここで、ｖｒ２，ｒ４およびｒ５はそれぞれ可変抵抗素子ＶＲ２、抵抗素子Ｒ４，Ｒ５の抵抗値である。
【００３６】
このため、三角波の立ち上がりと立ち下がりの時間Ｔｒ，Ｔｆの比は、次式により求まる。
【数２】
Ｔｒ／Ｔｆ＝（vr2 ＋r4）／（vr2 ＋r4・r5／（r4＋r5）） …（２）
【００３７】
なお、図２に示す三角波発生回路２０により発生した三角波は、正と負の間にレベルが変化する三角波であるが、三角波発生部２４のオペアンプＡＭＰ２の非反転入力端子“＋”に接地電位ＧＮＤの代わりに、正のオフセット電圧を印加することにより、正電圧のみでレベルが変化する三角波を発生することができる。
【００３８】
上述のように、昇圧回路１０により生成した高電圧Ｓ１０を動作電源電圧として、三角波発生回路２０により三角波Ｓ２０が発生され、チョッパ回路３０に供給される。チョッパ回路３０により三角波の所定の部分が取り出され、横型台形波Ｓ３０が発生されデコーダ４０に入力される。デコーダ４０により入力したアドレス信号ＡＤＲに応じて選択したワード線にチョッパ回路３０からの横型台形波Ｓ３０が印加され、選択メモリセルに印加される。
【００３９】
即ち、選択メモリセルに印加されている書き込みパルス信号の波形は、図３（ａ）に示すようになる。このパルス信号は立ち上がりから、所定の電圧から徐々に上昇し、最後に最大レベルに達する。
【００４０】
ここで、フローティングゲート型不揮発性メモリセルの等価回路を図４に示すものとする。図４においてＣＧはコントロールゲート、ＦＧはフローティングゲート、ＳＵＢは基板をそれぞれ示している。即ち、フローティングゲート型メモリセルは、等価的にコントロールゲートＣＧとフローティングゲートＦＧ間にキャパシタＣｏｎｏが接続され、フローティングゲートＣＧと基板ＳＵＢ間にキャパシタＣｔｏｘが接続されている回路になる。
【００４１】
フローティングゲートＦＧの電荷をＱとし、さらにコントロールゲートＣＧ、フローティングゲートＦＧおよび基板ＳＵＢの電位をそれぞれＶｃｇ，Ｖｆｇ，Ｖｓとすると、電荷Ｑは次式により求まる。
【００４２】
【数３】
なお、ここで、基板ＳＵＢの電位Ｖｓは０とする。
【００４３】
式（３）を時間に対して微分すると、次式が得られる。
【数４】
ｄＱ／ｄｔ＝(Cono + Ctox) d(Vfg)/dt - Cono d(Vcg)/dt …（４）
【００４４】
ゲート絶縁膜にかかる電界Ｅｆは次式により求まる。
【数５】
Ｅｆ＝Ｖｆｇ／Ｔｔｏｘ …（５）
ここで、Ｔｔｏｘはゲート絶縁膜の膜厚を表す。
【００４５】
ゲート絶縁膜にかかる電界Ｅｆを一定にする、即ち、（Ｖｆｇ／Ｔｔｏｘ＝定数）とするために、フローティングゲート電位Ｖｆｇが次式を満たす必要がある。
【数６】
ｄ（Ｖｆｇ）／ｄｔ＝０ …（６）
【００４６】
また、ゲート絶縁膜に流れる電流ＩがＦＮ電流のため、次式によりその電流値が求まる。
【数７】
Ｉ＝dQ/dt=Jfn=q2E2/8πh φ・exp[-4 21/2m(qφ)3/2／3qhE ] …（７）
【００４７】
式（３）により、ｄＱ／ｄｔが定数である。このため、式（４）により、（Ｃｏｎｏ・ｄ（Ｖｃｇ）／ｄｔ＝定数）となる。即ち、コントロールゲートの電位Ｖｃｇは、次式により表すことができる。
【００４８】
【数８】
Ｖｃｇ＝Ｖ0 ＋Ｖ1 ｔ …（８）
【００４９】
式（８）を満たす電圧Ｖｃｇの一例として、図３（ａ）に示す横型台形波がある。このような横型台形波がコントロールゲートＣＧに印加された場合に、ゲート絶縁膜にかかる電界は、同図（ｂ）に示すように、パルスの印加期間中に一定に保持されている。
【００５０】
さらに、パルス印加時のゲート絶縁膜のストレスを緩和させるために、図５（ａ）に示すような立ち上がりエッジを鈍らせたパルス波形の信号をコントロールゲートＣＧに印加する。図示のように、パルス信号の立ち上がりエッジは、緩やかに上昇し、徐々に最大値に達する。
【００５１】
このようなパルス信号は、図３（ａ）に示す横型台形波をキャパシタＣと抵抗素子Ｒにより構成された回路により変形させることにより、発生することができる。ここで、図５（ａ）のパルス波形をＣＲ波と呼ぶ。このようなＣＲ波をコントロールゲートＣＧに印加した場合に、ゲート絶縁膜にかかる電界は、同図（ｂ）に示すようになる。即ち、パルス印加開始後に電界が小さく、パルスのレベルの上昇に伴い電界の徐々に増加し、最後に最大値に達する。
【００５２】
このように、ＣＲ波を書き込みまたは読み出しパルスとしてメモリセルのコントロールゲートに印加した場合に、ゲート絶縁膜にかかる電界は、パルスの前半に低く、後半になるに従って大きくなるので、酸化膜に対するストレスは横型台形波を印加するときよりさらに低減できる。
【００５３】
以上説明したように、本実施形態によれば、三角波の一部分を所定のタイミングで切り出し、立ち上がりエッジから徐々に最大レベルに達する横型台形波を発生し、書き込みまたは消去パルスとして不揮発性メモリセルに印加し、さらに、横型台形波をキャパシタと抵抗素子により構成された回路で変形させ、立ち上がりが緩やかに上昇するパルス信号を発生し、書き込みまたは消去パルスとして不揮発性メモリセルに印加することによって、書き込みまたは消去時のゲート絶縁膜にかかる電界が一定または徐々に最大値に達するように制御でき、ゲート絶縁膜のストレスを低減できる。
【００５４】
なお、以上の説明においては、横型台形波を発生するための回路として、昇圧回路１０、三角波発生回路２０およびチョッパ回路３０により構成された回路を例として説明したが、本発明はこれに限定されるものではなく、横型台形波を発生できる他の回路を用いてもよい。
【００５５】
また、以上の説明はフローティングゲート型不揮発性メモリの書き込みについて行ったものであるが、これに限定することなく、消去時にメモリセルに印加される消去パルスも横型台形波またはＣＲ波を用いることができる。ただし、消去はコントロールゲートを一定の電圧レベルに保持した上で、消去パルスを基板に印加するか、あるいは基板を一定の電位に保持し、負の消去パルスをコントロールゲートに印加するなどの方法で行われる。
【００５６】
さらに、フローティングゲート型不揮発性半導体記憶装置以外に、他の不揮発性半導体記憶装置、例えば、強誘電体半導体記憶装置、ナノクリスタル型半導体記憶装置にも本発明の原理を適用できることはいうまでもない。
例えば、図６に示すようなＭＦＳＦＥＴ型強誘電体メモリセルにおいて、書き込みまたは消去時に、コントロールゲート７に横型台形波またはその変形であるＣＲ波を印加し、電荷蓄積層である強誘電体膜８に分極反転を行わせることにより、ソース拡散抵抗領域２とドレイン拡散層３の間の電流を制御し、メモリ機能を発現させる。
【００５７】
また、図７に示すように一つのトランジスタと一つの強誘電体キャパシタにより構成された、いわゆる１Ｔ／１Ｃ（１トランジスタ／１キャパシタ）メモリセルにおいて、書き込みまたは消去時に、プレートＰＬに横型台形波またはＣＲ波を印加することにより、強誘電体にかかる電界は、パルスの印加初期において最も低く、パルスの印加に伴い徐々に最大値に達していくものとなるので、強誘電体に対するストレスを低減でき、メモリセルのデータ保持特性および劣化特性の改善が図れ、読み出し可能回数の向上を実現できる。
【００５８】
【発明の効果】
以上説明したように、本発明の不揮発性半導体記憶装置によれば、書き込みまたは消去特性を維持しながら、ゲート絶縁膜にかかる電界を緩和でき、電荷が通過する膜に対する劣化が抑制できる利点がある。
さらに、本発明によれば、メモリセルのデータ保持特性および読み出しディスターブを改善でき、さらなる絶縁膜の薄膜化を実現でき、書き込み消去可能回数の向上が図れる。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体記憶装置の一実施形態を示す回路図である。
【図２】三角波発生回路の一構成例を示す回路図である。
【図３】横型台形波およびそれにより発生した電界を示す波形図である。
【図４】フローティングゲート型不揮発性メモリセルの等価回路である。
【図５】ＣＲ波およびそれにより発生した電界を示す波形図である。
【図６】ＭＦＳＦＥＴ型強誘電体メモリセルの構成を示す簡略断面図である。
【図７】１Ｔｒ／１Ｃ型強誘電体メモリセルからなる不揮発性メモリ装置の回路図である。
【図８】フローティングゲート型不揮発性メモリセルの構成を示す簡略断面図である。
【図９】書き込みパルスおよび消去パルスを示す波形図である。
【図１０】ＩＳＰＰ方式の書き込みパルスおよびそれにより発生した電界を示すの波形図である。
【符号の説明】
１…基板、２…ソース拡散層、３…ドレイン拡散層、４…ゲート絶縁膜、５…フローティングゲート、６…層間絶縁膜、７…コントロールゲート、１０…昇圧回路、２０…三角波発生回路、３０…チョッパ回路、４０…デコーダ、２２…方形波発生部、２４…三角波発生部、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５…抵抗素子、ＶＲ１，ＶＲ２…可変抵抗素子、Ｄ１…ダイオード、ＤＺ１，ＤＺ２…ツェナーダイオード、ＡＭＰ１，ＡＭＰ２…オペアンプ、Ｃ１…キャパシタ、ＮＤ１，ＮＤ２，…，ＮＤ５…ノード、ＣＧ…コントロールゲート、ＦＧ…フローティングゲート、ＳＵＢ…基板、Ｃｏｎｏ…コントロールゲート−フローティングゲート間容量、Ｃｔｏｘ…フローティングゲート−基板間容量、ＧＮＤ…接地電位。
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置、例えば、フローティングゲートを有するＥＥＰＲＯＭ装置および強誘電体メモリなどの書き込みおよび消去に関するものである。
【０００２】
【従来の技術】
不揮発性半導体記憶装置として、フローティングゲート型メモリ、ＭＯＮＯＳ型、ＭＮＯＳ型メモリ、強誘電体メモリおよびナノクリスタル型メモリなどがある。図８はフローティングゲート型不揮発性半導体記憶装置を構成する記憶素子（以下、メモリセルという）の構成を示す簡略断面図である。
【０００３】
図８に示すように、フローティングゲート型メモリセルは、例えば、シリコン（Ｓｉ）により構成されている半導体基板（ウェル）１、基板上に形成されているソース拡散層２、ドレイン拡散層３、フローティングゲート５およびコントロールゲート７により構成されている。フローティングゲート５はソース拡散層２とドレイン拡散層３との間の基板上に形成されており、基板１との間に、例えば、シリコン酸化膜（Ｓｉ０2 ）により構成されているゲート絶縁膜４（第１絶縁膜）が形成されている。さらに、フローティングゲート５とコントロールゲート７との間に、層間絶縁膜６（第２絶縁膜）が形成されている。なお、層間絶縁膜６は、例えば、ゲート絶縁膜４と同様に、シリコン酸化膜により構成でき、さらに、酸化膜と窒化膜（Ｓｉ3 Ｎ4 ）が順次成層した構造、また、酸化膜、窒化膜、酸化膜が順次成層して構成された、いわゆるＯＮＯ膜により構成することもできる。
【０００４】
なお、図示していないが、フローティングゲート５およびコントロールゲート７の両端にサイドウォールが形成されている。このため、フローティングゲート５は、電気的に周囲と絶縁状態に保持されており、何らかの手段でそのなかに電荷（電子）を注入すると、注入した電子がほぼ永久的に保持される。フローティングゲート型メモリのこの特徴を利用して、不揮発性メモリを構成できる。
【０００５】
例えば、基板１を基準電位、例えば、接地電位ＧＮＤに保持し、コントロールゲート７に高電圧を印加することにより、ゲート絶縁膜４において、フローティングゲート５から基板１に向かって強い電界が生じる。このため、トンネル酸化膜にトンネル電流が流れる。この電流がＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電流と呼ばれる。ＦＮ電流を利用してフローティングゲート５に電子を注入する、または、フローティングゲート５から電子を放出させることをＦＮトンネリングという。さらに、ゲート絶縁膜４は、トンネル絶縁膜、あるいはトンネル酸化膜とも呼ばれる。
【０００６】
上述したバイアス状況において、ＦＮトンネリングにより、基板１にある電子の一部分がゲート絶縁膜４を通過して、フローティングゲート５に注入される。注入された電子がバイアス電圧が解除した後もフローティングゲート５に蓄積されたままとなる。
フローティングゲート５に蓄積した電荷の量に応じてメモリセルのしきい値電圧Ｖthが制御される。フローティングゲート５に電子が注入され、蓄積されている場合に、メモリセルのしきい値電圧Ｖthが上昇する。
【０００７】
また、メモリセルを逆のバイアス状態に保持することにより、フローティングゲート５から基板１へ電子を放出させることもできる。例えば、フローティングゲート５を低い電位、例えば、接地電位ＧＮＤに保持し、基板１に高電圧を印加することにより、フローティングゲート５に蓄積した電子が放出される。これによって、フローティングゲート５の蓄積電荷量が減少し、メモリセルのしきい値電圧Ｖthが降下する。
【０００８】
実際に電子の注入または放出は、コントロールゲート７または基板１、あるいはウェルに図９に示す書き込み電圧または消去電圧を印加することにより実現される。
フローティングゲート５に電子を注入する、いわゆる書き込み時に電圧ＶCGを最大レベルの書き込みパルスをコントロールゲート７に印加される。図示のように、書き込みパルスは、一つまたは複数のパルス信号からなり、各パルスの最大レベルが一定に保持されている。複数のパルスを用いて書き込みを行う場合に、パルス印加後のしきい値電圧Ｖthのレベルに応じて印加するパルスの回数が制御される。
【０００９】
消去時に図９に示す消去パルスが基板またはウェルに印加される。消去パルスは、最大レベルＶSUB またはＶWELL、所定の幅を有するパルス信号である。
【００１０】
また、書き込みパルスを図１０（ａ）に示すように、複数のパルスにより構成し、且つ初回のパルスから順次パルス電圧Ｖを上げていく方式、いわゆるＩＳＰＰ（Incremental Step Pulse Programing ）方式が提案されている。このＩＳＰＰ方式によれば、ゲート絶縁膜４に対するストレスを緩和することができ、書き込み速度の向上および書き込み後のしきい値電圧の分布範囲の縮小を同時に実現できる。
【００１１】
【発明が解決しようとする課題】
ところで、上述した従来の書き込みおよび消去方法では、絶縁膜の薄膜化がさらに進んだ場合に、絶縁膜に対するストレスの低減は限度があり、特に書き込みおよび消去時のストレスとしてＳＩＬＣ（Stress Indused Leakage Current）が障害になるという不利益がある。
【００１２】
例えば、書き込み時に図１０（ａ）に示すパルス信号がコントロールゲートに印加されている場合に、ゲート絶縁膜にかかる電界は、同図（ｂ）示すようにパルスの立ち上がり直後に大きくなり、パルス信号の電圧レベルが平らに保持されている間に徐々に低下していく。即ち、従来の書き込み方式では、書き込みパルス印加初期にメモリセルのゲート絶縁膜に最大な電界がかかり、ストレスが十分緩和されていない。また、将来高速の書き込みおよび消去を実現するためにパルスの印加回数を低減させ、各パルスの電圧を上げていくことが考えられる。この場合、パルス初期にゲート絶縁膜にかかる最大電界がさらに大きくなる。
【００１３】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、書き込みまたは消去時のストレスを緩和することができ、電荷が通過する絶縁膜の劣化を抑制でき、データ保持特性および読み出し時ディスターブの改善ができ、さらなる薄膜化および低電圧動作が可能となる不揮発性半導体記憶装置を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、本発明の不揮発性半導体記憶装置は、記憶素子と、パルス発生回路とを含む不揮発性半導体記憶装置であって、上記記憶素子が、第１導電型の半導体基板と、当該半導体基板の表面に形成された第２導電型の第１および第２の拡散領域と、当該第１と第２の拡散領域間の当該半導体基板上に形成された第１の絶縁膜と、当該第１の絶縁膜上に形成された電荷蓄積層と、当該電荷蓄積層上に形成された第２の絶縁膜と、当該第２の絶縁膜上に形成されたコントロールゲートとを有し、上記パルス発生回路が、電源電圧より高いレベルの電圧を発生する昇圧回路と、当該昇圧回路から供給される高いレベルの電圧を動作電源電圧として三角波を発生する三角波発生回路と、所定のタイミングで当該三角波の一部分を切り出し、所定の初期電圧から上昇し、最大電圧に達する第１のパルスを生成するチョッパ回路と、キャパシタと抵抗素子により構成され、当該第１のパルスを当該キャパシタと当該抵抗素子による特性に応じて第２のパルスに変形する波形変形回路とを含むパルス発生回路とを有し、書き込みまたは消去時に上記基板が所定の電位に保持され、上記第２のパルスからなる書き込みまたは消去信号が上記コントロールゲートに印加される。
【００１５】
また、本発明では、好適には上記電荷蓄積層が、フローティングゲートで構成される。
【００１６】
また、本発明では、好適には上記電荷蓄積層が、誘電体膜で構成される。
【００１７】
さらに、本発明では、上記書き込みまたは消去信号は、複数のパルス信号からなり、上記制御手段はこれらのパルス信号により上記絶縁膜に生じた電界強度の最大レベルをほぼ同じく保持させ、或いは順次大きく設定する。
【００１８】
本発明によれば、フローティングゲート型または強誘電体不揮発性半導体記憶装置において、書き込みまたは消去時にメモリセルに印加するパルス信号が電荷蓄積層と基板間の絶縁膜にかかる電界が所定の初期値から徐々に最大値に達するように制御され、例えば、パルス信号の立ち上がりが初期値から最大値までに緩やかに上昇するように波形が制御される。これにより、パルス印加初期にゲート絶縁膜としての第１絶縁膜にかかる電界が低減され、ゲート絶縁膜のストレスが緩和される。
【００１９】
この結果、不揮発性半導体記憶装置において、書き込みまたは消去に伴う電荷の通過による絶縁膜の劣化が抑えられ、データ保持特性および読み出しディスターブの改善ができ、絶縁膜の薄膜化が可能となり、書き込み消去可能回数の向上が図れる。
【００２０】
【発明の実施の形態】
図１は本発明に係る不揮発性半導体記憶装置の第１の実施形態を示す回路図であり、書き込みまたは消去パルスを発生し、メモリセルに印加する制御回路の構成を示すブロック図である。
【００２１】
図示のように、本実施形態の制御回路は、昇圧回路１０、三角波発生回路２０、チョッパ回路３０およびデコーダ４０により構成されている。
昇圧回路１０は、電源電圧ＶDDと異なるレベルの電圧Ｓ１０を発生し、三角波発生回路２０に供給する。例えば、電源電圧ＶDDは３Ｖの場合、昇圧回路１０により、１２Ｖの高電圧Ｓ１０を発生し、これを動作電源電圧として三角波発生回路２０に供給する。電源電圧の低電圧化の場合に書き込みおよび消去動作を確保するために、電源電圧より高いレベルの電圧でパルス信号を発生する必要があり、昇圧回路１０が必要となる。
【００２２】
三角波発生回路２０は、昇圧回路１０からの高電圧Ｓ１０を動作電源電圧として、三角波を発生し、チョッパ回路３０に供給する。
チョッパ回路３０は、所定のタイミングで三角波の一部分を切り出し、図示の横型台形波Ｓ３０を発生し、デコーダ４０に供給する。
【００２３】
デコーダ４０は、例えば、図示しないアドレスバスからアドレス信号ＡＤＲを受けて、ワード線ＷＬ１，ＷＬ２，…，ＷＬｎからアドレス信号ＡＤＲにより指定されたワード線を選択して、それに横型台形波Ｓ３０を印加する。
横型台形波Ｓ３０は、選択されたワード線を介して選択メモリセルに印加されるので、選択されたメモリセルに対して所定の書き込みまたは消去が行われる。
【００２４】
図２は三角波発生回路２０の一構成例を示す回路図である。図示のように、本例の三角波発生回路は、シュミット回路からなる方形波発生部２２と積分回路からなる三角波発生部２４とにより構成されている。
【００２５】
方形波発生部２２は、オペアンプＡＭＰ１、抵抗素子Ｒ１，Ｒ２，Ｒ３および可変抵抗素子ＶＲ１とにより構成されている。
オペアンプＡＭＰ１の反転入力端子“−”は接地され、非反転入力端子“＋”はノードＮＤ１に接続されている。抵抗素子Ｒ３はオペアンプＡＭＰ１の出力端子とノードＮＤ２との間に接続され、抵抗素子Ｒ１と可変抵抗素子ＶＲ１がノードＮＤ１とノードＮＤ２との間に直列に接続されている。
抵抗素子Ｒ２は、ノードＮＤ１とノードＮＤ５の間に接続されている。なお、ノードＮＤ５は、三角波発生部２４の出力端子である。
【００２６】
このように、方形波発生部２２は、シュミット回路により構成され、オペアンプＡＭＰ１の出力信号は抵抗素子Ｒ３、および可変抵抗素子ＶＲ１、抵抗素子Ｒ１を介して非反転入力端子“＋”に帰還され、正帰還ロープを構成されている。また、ノードＮＤ２とノードＮＤ５間の電圧差が可変抵抗素子ＶＲ１、抵抗素子Ｒ１および抵抗素子Ｒ２により分圧され、分圧電圧がノードＮＤ１に帰還される。
【００２７】
ノードＮＤ２は方形波発生部２２の出力端子Ｔ1 に接続され、出力端子Ｔ1 と接地電位ＧＮＤとの間にツェナーダイオードＤＺ１，ＤＺ２が接続されている。このため、ノードＮＤ２の電圧はツェナーダイオードＤＺ１，ＤＺ２によりクランプされる。
【００２８】
三角波発生部２４は、オペアンプＡＭＰ２、可変抵抗素子ＶＲ２、ダイオードＤ１、抵抗素子Ｒ４，Ｒ５およびキャパシタＣ１により構成されている。
可変抵抗素子ＶＲ２はノードＮＤ２とノードＮＤ３との間に接続され、抵抗素子Ｒ４はノードＮＤ３とノードＮＤ４との間に接続されている。直列に接続されている抵抗素子Ｒ５、ダイオードＤ１は抵抗素子Ｒ４と並列に接続されている。
【００２９】
オペアンプＡＭＰ２の反転入力端子“−”は、ノードＮＤ４に接続され、非反転入力端子“＋”は、接地されている。オペアンプＡＭＰ２の出力端子はノードＮＤ５に接続され、さらにノードＮＤ５は三角波発生回路２０の出力端子Ｔ2 に接続されている。キャパシタＣ１は、ノードＮＤ４とノードＮＤ５との間に接続されている。
【００３０】
ノードＮＤ２とノードＮＤ５との電圧差は、可変抵抗素子ＶＲ１、抵抗素子Ｒ１および抵抗素子Ｒ２により分圧され、ノードＮＤ１に生じた分圧電圧はオペアンプＡＭＰ１の非反転入力端子“＋”に入力され、接地電位ＧＮＤと比較される。ノードＮＤ１の電圧が接地電位ＧＮＤより高いとき、ノードＮＤ２は正の電圧Ｖ１が出力され、逆にノードＮＤ１の電圧が接地電位ＧＮＤより低いとき、ノードＮＤ２は負の電圧Ｖ２に保持される。
【００３１】
ノードＮＤ２の電圧は可変抵抗素子ＶＲ２などを介してノードＮＤ４に入力され、オペアンプＡＭＰ２の反転入力端子“−”に入力され、接地電位ＧＮＤと比較される。ノードＮＤ４の電圧が接地電位ＧＮＤより低いとき、オペアンプＡＭＰ２の出力端子ノードＮＤ５の電圧が上昇し、逆にノードＮＤ４の電圧が接地電位ＧＮＤより高いとき、ノードＮＤ５の電圧が降下する。
【００３２】
このため、図示のように、方形波発生部２２の出力端子Ｔ1 から方形波が出力され、三角波発生部２４の出力端子Ｔ2 から三角波が出力される。
ここで、三角波の片方のピーク電圧をＶｐとすると、Ｖｐは次式により与えられる。
【００３３】
【数１】
Ｖｐ＝ｒ２・Ｖ１／（ｒ１＋ｖｒ１） …（１）
なお、式（１）において、ｒ１，ｒ２およびｖｒ１はそれぞれ抵抗素子Ｒ１，Ｒ２および可変抵抗素子ＶＲ１の抵抗値である。式（１）により、可変抵抗素子ＶＲ１の抵抗値ｖｒ１を調整することにより、三角波の振幅を制御することができる。
【００３４】
また、ノードＮＤ２の電圧は、可変抵抗素子ＶＲ２を介してキャパシタＣ１を充電するので、三角波の周期は、可変抵抗素子ＶＲ２の抵抗値を調整することによって制御できる。
【００３５】
さらに、三角波の立ち上がり時間Ｔｒと立ち下がり時間Ｔｆの関係は、キャパシタＣ１の充放電時の抵抗値の比により決まる。
三角波の立ち上がりにおいて、キャパシタＣ１は抵抗素子Ｒ４と可変抵抗素子ＶＲ２を介して放電し、放電経路の抵抗値は（ｖｒ２＋ｒ４）である。三角波の立ち下がりにおいて、キャパシタＣ１は可変抵抗素子ＶＲ２、並列に接続されている抵抗素子Ｒ４，Ｒ５を介して充電し、充電経路の抵抗値は（ｖｒ２＋ｒ４・ｒ５／（ｒ４＋ｒ５））である。ここで、ｖｒ２，ｒ４およびｒ５はそれぞれ可変抵抗素子ＶＲ２、抵抗素子Ｒ４，Ｒ５の抵抗値である。
【００３６】
このため、三角波の立ち上がりと立ち下がりの時間Ｔｒ，Ｔｆの比は、次式により求まる。
【数２】
Ｔｒ／Ｔｆ＝（vr2 ＋r4）／（vr2 ＋r4・r5／（r4＋r5）） …（２）
【００３７】
なお、図２に示す三角波発生回路２０により発生した三角波は、正と負の間にレベルが変化する三角波であるが、三角波発生部２４のオペアンプＡＭＰ２の非反転入力端子“＋”に接地電位ＧＮＤの代わりに、正のオフセット電圧を印加することにより、正電圧のみでレベルが変化する三角波を発生することができる。
【００３８】
上述のように、昇圧回路１０により生成した高電圧Ｓ１０を動作電源電圧として、三角波発生回路２０により三角波Ｓ２０が発生され、チョッパ回路３０に供給される。チョッパ回路３０により三角波の所定の部分が取り出され、横型台形波Ｓ３０が発生されデコーダ４０に入力される。デコーダ４０により入力したアドレス信号ＡＤＲに応じて選択したワード線にチョッパ回路３０からの横型台形波Ｓ３０が印加され、選択メモリセルに印加される。
【００３９】
即ち、選択メモリセルに印加されている書き込みパルス信号の波形は、図３（ａ）に示すようになる。このパルス信号は立ち上がりから、所定の電圧から徐々に上昇し、最後に最大レベルに達する。
【００４０】
ここで、フローティングゲート型不揮発性メモリセルの等価回路を図４に示すものとする。図４においてＣＧはコントロールゲート、ＦＧはフローティングゲート、ＳＵＢは基板をそれぞれ示している。即ち、フローティングゲート型メモリセルは、等価的にコントロールゲートＣＧとフローティングゲートＦＧ間にキャパシタＣｏｎｏが接続され、フローティングゲートＣＧと基板ＳＵＢ間にキャパシタＣｔｏｘが接続されている回路になる。
【００４１】
フローティングゲートＦＧの電荷をＱとし、さらにコントロールゲートＣＧ、フローティングゲートＦＧおよび基板ＳＵＢの電位をそれぞれＶｃｇ，Ｖｆｇ，Ｖｓとすると、電荷Ｑは次式により求まる。
【００４２】
【数３】
【００４３】
式（３）を時間に対して微分すると、次式が得られる。
【数４】
ｄＱ／ｄｔ＝(Cono + Ctox) d(Vfg)/dt - Cono d(Vcg)/dt …（４）
【００４４】
ゲート絶縁膜にかかる電界Ｅｆは次式により求まる。
【数５】
Ｅｆ＝Ｖｆｇ／Ｔｔｏｘ …（５）
ここで、Ｔｔｏｘはゲート絶縁膜の膜厚を表す。
【００４５】
ゲート絶縁膜にかかる電界Ｅｆを一定にする、即ち、（Ｖｆｇ／Ｔｔｏｘ＝定数）とするために、フローティングゲート電位Ｖｆｇが次式を満たす必要がある。
【数６】
ｄ（Ｖｆｇ）／ｄｔ＝０ …（６）
【００４６】
また、ゲート絶縁膜に流れる電流ＩがＦＮ電流のため、次式によりその電流値が求まる。
【数７】
Ｉ＝dQ/dt=Jfn=q2E2/8πh φ・exp[-4 21/2m(qφ)3/2／3qhE ] …（７）
【００４７】
式（３）により、ｄＱ／ｄｔが定数である。このため、式（４）により、（Ｃｏｎｏ・ｄ（Ｖｃｇ）／ｄｔ＝定数）となる。即ち、コントロールゲートの電位Ｖｃｇは、次式により表すことができる。
【００４８】
【数８】
Ｖｃｇ＝Ｖ0 ＋Ｖ1 ｔ …（８）
【００４９】
式（８）を満たす電圧Ｖｃｇの一例として、図３（ａ）に示す横型台形波がある。このような横型台形波がコントロールゲートＣＧに印加された場合に、ゲート絶縁膜にかかる電界は、同図（ｂ）に示すように、パルスの印加期間中に一定に保持されている。
【００５０】
さらに、パルス印加時のゲート絶縁膜のストレスを緩和させるために、図５（ａ）に示すような立ち上がりエッジを鈍らせたパルス波形の信号をコントロールゲートＣＧに印加する。図示のように、パルス信号の立ち上がりエッジは、緩やかに上昇し、徐々に最大値に達する。
【００５１】
このようなパルス信号は、図３（ａ）に示す横型台形波をキャパシタＣと抵抗素子Ｒにより構成された回路により変形させることにより、発生することができる。ここで、図５（ａ）のパルス波形をＣＲ波と呼ぶ。このようなＣＲ波をコントロールゲートＣＧに印加した場合に、ゲート絶縁膜にかかる電界は、同図（ｂ）に示すようになる。即ち、パルス印加開始後に電界が小さく、パルスのレベルの上昇に伴い電界の徐々に増加し、最後に最大値に達する。
【００５２】
このように、ＣＲ波を書き込みまたは読み出しパルスとしてメモリセルのコントロールゲートに印加した場合に、ゲート絶縁膜にかかる電界は、パルスの前半に低く、後半になるに従って大きくなるので、酸化膜に対するストレスは横型台形波を印加するときよりさらに低減できる。
【００５３】
以上説明したように、本実施形態によれば、三角波の一部分を所定のタイミングで切り出し、立ち上がりエッジから徐々に最大レベルに達する横型台形波を発生し、書き込みまたは消去パルスとして不揮発性メモリセルに印加し、さらに、横型台形波をキャパシタと抵抗素子により構成された回路で変形させ、立ち上がりが緩やかに上昇するパルス信号を発生し、書き込みまたは消去パルスとして不揮発性メモリセルに印加することによって、書き込みまたは消去時のゲート絶縁膜にかかる電界が一定または徐々に最大値に達するように制御でき、ゲート絶縁膜のストレスを低減できる。
【００５４】
なお、以上の説明においては、横型台形波を発生するための回路として、昇圧回路１０、三角波発生回路２０およびチョッパ回路３０により構成された回路を例として説明したが、本発明はこれに限定されるものではなく、横型台形波を発生できる他の回路を用いてもよい。
【００５５】
また、以上の説明はフローティングゲート型不揮発性メモリの書き込みについて行ったものであるが、これに限定することなく、消去時にメモリセルに印加される消去パルスも横型台形波またはＣＲ波を用いることができる。ただし、消去はコントロールゲートを一定の電圧レベルに保持した上で、消去パルスを基板に印加するか、あるいは基板を一定の電位に保持し、負の消去パルスをコントロールゲートに印加するなどの方法で行われる。
【００５６】
さらに、フローティングゲート型不揮発性半導体記憶装置以外に、他の不揮発性半導体記憶装置、例えば、強誘電体半導体記憶装置、ナノクリスタル型半導体記憶装置にも本発明の原理を適用できることはいうまでもない。
例えば、図６に示すようなＭＦＳＦＥＴ型強誘電体メモリセルにおいて、書き込みまたは消去時に、コントロールゲート７に横型台形波またはその変形であるＣＲ波を印加し、電荷蓄積層である強誘電体膜８に分極反転を行わせることにより、ソース拡散抵抗領域２とドレイン拡散層３の間の電流を制御し、メモリ機能を発現させる。
【００５７】
また、図７に示すように一つのトランジスタと一つの強誘電体キャパシタにより構成された、いわゆる１Ｔ／１Ｃ（１トランジスタ／１キャパシタ）メモリセルにおいて、書き込みまたは消去時に、プレートＰＬに横型台形波またはＣＲ波を印加することにより、強誘電体にかかる電界は、パルスの印加初期において最も低く、パルスの印加に伴い徐々に最大値に達していくものとなるので、強誘電体に対するストレスを低減でき、メモリセルのデータ保持特性および劣化特性の改善が図れ、読み出し可能回数の向上を実現できる。
【００５８】
【発明の効果】
以上説明したように、本発明の不揮発性半導体記憶装置によれば、書き込みまたは消去特性を維持しながら、ゲート絶縁膜にかかる電界を緩和でき、電荷が通過する膜に対する劣化が抑制できる利点がある。
さらに、本発明によれば、メモリセルのデータ保持特性および読み出しディスターブを改善でき、さらなる絶縁膜の薄膜化を実現でき、書き込み消去可能回数の向上が図れる。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体記憶装置の一実施形態を示す回路図である。
【図２】三角波発生回路の一構成例を示す回路図である。
【図３】横型台形波およびそれにより発生した電界を示す波形図である。
【図４】フローティングゲート型不揮発性メモリセルの等価回路である。
【図５】ＣＲ波およびそれにより発生した電界を示す波形図である。
【図６】ＭＦＳＦＥＴ型強誘電体メモリセルの構成を示す簡略断面図である。
【図７】１Ｔｒ／１Ｃ型強誘電体メモリセルからなる不揮発性メモリ装置の回路図である。
【図８】フローティングゲート型不揮発性メモリセルの構成を示す簡略断面図である。
【図９】書き込みパルスおよび消去パルスを示す波形図である。
【図１０】ＩＳＰＰ方式の書き込みパルスおよびそれにより発生した電界を示すの波形図である。
【符号の説明】
１…基板、２…ソース拡散層、３…ドレイン拡散層、４…ゲート絶縁膜、５…フローティングゲート、６…層間絶縁膜、７…コントロールゲート、１０…昇圧回路、２０…三角波発生回路、３０…チョッパ回路、４０…デコーダ、２２…方形波発生部、２４…三角波発生部、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５…抵抗素子、ＶＲ１，ＶＲ２…可変抵抗素子、Ｄ１…ダイオード、ＤＺ１，ＤＺ２…ツェナーダイオード、ＡＭＰ１，ＡＭＰ２…オペアンプ、Ｃ１…キャパシタ、ＮＤ１，ＮＤ２，…，ＮＤ５…ノード、ＣＧ…コントロールゲート、ＦＧ…フローティングゲート、ＳＵＢ…基板、Ｃｏｎｏ…コントロールゲート−フローティングゲート間容量、Ｃｔｏｘ…フローティングゲート−基板間容量、ＧＮＤ…接地電位。
Claims (11)
- 記憶素子と、パルス発生回路とを含む不揮発性半導体記憶装置であって、
上記記憶素子が、第１導電型の半導体基板と、当該半導体基板の表面に形成された第２導電型の第１および第２の拡散領域と、当該第１と第２の拡散領域間の当該半導体基板上に形成された第１の絶縁膜と、当該第１の絶縁膜上に形成された電荷蓄積層と、当該電荷蓄積層上に形成された第２の絶縁膜と、当該第２の絶縁膜上に形成されたコントロールゲートとを有し、
上記パルス発生回路が、電源電圧より高いレベルの電圧を発生する昇圧回路と、当該昇圧回路から供給される高いレベルの電圧を動作電源電圧として三角波を発生する三角波発生回路と、所定のタイミングで当該三角波の一部分を切り出し、所定の初期電圧から上昇し、最大電圧に達する第１のパルスを生成するチョッパ回路と、キャパシタと抵抗素子により構成され、当該第１のパルスを当該キャパシタと当該抵抗素子による特性に応じて第２のパルスに変形する波形変形回路とを含むパルス発生回路とを有し、
書き込みまたは消去時に上記基板が所定の電位に保持され、上記第２のパルスからなる書き込みまたは消去信号が上記コントロールゲートに印加される
不揮発性半導体記憶装置。 - 上記電荷蓄積層が、フローティングゲートで構成される
請求項１記載の不揮発性半導体記憶装置。 - 上記第１の絶縁膜は、酸化膜により構成されている
請求項２記載の不揮発性半導体記憶装置。 - 上記第１の絶縁膜は、酸化膜と窒化膜を順次成膜して形成されている
請求項２記載の不揮発性半導体記憶装置。 - 上記第１の絶縁膜は、第１の酸化膜、窒化膜、第２の酸化膜が順次成膜して形成されている
請求項２記載の不揮発性半導体記憶装置。 - 上記第２の絶縁膜は、酸化膜により構成されている
請求項２記載の不揮発性半導体記憶装置。 - 上記第２の絶縁膜は、酸化膜と窒化膜を順次成膜して形成されている
請求項２記載の不揮発性半導体記憶装置。 - 上記第２の絶縁膜は、第１の酸化膜、窒化膜、第２の酸化膜が順次成膜して形成されている
請求項２記載の不揮発性半導体記憶装置。 - 上記電荷蓄積層が、誘電体膜で構成される
請求項１記載の不揮発性半導体記憶装置。 - 上記書き込みまたは消去信号は、複数のパルス信号からなり、上記制御手段はこれらのパルス信号により上記絶縁膜に生じた電界強度の最大レベルをほぼ同じく保持させる
請求項１記載の不揮発性半導体記憶装置。 - 上記書き込みまたは消去信号は、複数のパルス信号からなり、上記制御手段はこれらのパルス信号により上記絶縁膜に生じた電界強度の最大レベルを順次大きく設定する
請求項１記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16150297A JP3915177B2 (ja) | 1997-06-18 | 1997-06-18 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16150297A JP3915177B2 (ja) | 1997-06-18 | 1997-06-18 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH117785A JPH117785A (ja) | 1999-01-12 |
| JP3915177B2 true JP3915177B2 (ja) | 2007-05-16 |
Family
ID=15736295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16150297A Expired - Fee Related JP3915177B2 (ja) | 1997-06-18 | 1997-06-18 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3915177B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001045113A1 (en) * | 1999-12-17 | 2001-06-21 | Advanced Micro Devices, Inc. | Method to provide a reduced constant e-field during erase of eeproms for reliability improvement |
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1997
- 1997-06-18 JP JP16150297A patent/JP3915177B2/ja not_active Expired - Fee Related
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| JPH117785A (ja) | 1999-01-12 |
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