JP3955360B2

JP3955360B2 - レチクルの配線パターンの製造方法

Info

Publication number: JP3955360B2
Application number: JP19996797A
Authority: JP
Inventors: 真水野; 利宏清水; 正章藤島; 甲二埴原; 至土屋; 康雄八木
Original assignee: Kawasaki Microelectronics Inc; Pioneer Corp; Pioneer Micro Technology Corp
Current assignee: Kawasaki Microelectronics Inc; Pioneer Corp; Pioneer Micro Technology Corp
Priority date: 1996-07-30
Filing date: 1997-07-25
Publication date: 2007-08-08
Anticipated expiration: 2017-07-25
Also published as: JPH10163210A

Description

【０００１】
【発明の属する技術分野】
本発明は、レチクルの配線パターンの製造方法に係り、特に、多層配線構造を有する半導体装置に用いるのに好適な、表面を平坦化することが可能なレチクルの配線パターンの製造方法に関する。
【０００２】
【従来の技術】
従来、半導体装置の各素子を接続する配線は、図２４にＭＯＳ型トランジスタの例を示すように、半導体基板１０上にソースやドレインとなる拡散層領域１２が複数設けられ、各拡散層領域１２間でコンタクトホール１７を介してアルミニウム等の第１層金属配線２０を用いて行われている。この金属配線層は、各素子の配置状態により様々であり、図２４では、ポリシリコンゲート等の下層配線１８も設けられている。
【０００３】
この場合、よく知られているように、配線層間膜の下層配線層に対する平坦性は、下層配線１８等の配線幅や配線間隔に依存し、特に、配線間隔に依存する。従って、半導体装置内部に、様々な配線間隔が生じることを前提とした場合、層間膜形成の条件や方法が複雑になるという問題点が存在した。
【０００４】
このような問題点を解決するため、図２５に示すように、広い配線間隔に、電気的に独立したダミー配線２１を設けることが行われている。このようなダミー配線２１を形成することによって、配線間隔を狭めることができ、層間膜を形成する条件や方法を、ダミー配線がない場合に比べて簡略にすることが可能となった。
【０００５】
しかしながら、正規配線２０と独立したダミー配線２１を設ける従来の方法では、正規配線２０の間隔が、工程上許容される最小配線幅のダミー配線が配置可能な間隔より広くないと、ダミー配線を挿入することができないという問題点を有していた。
【０００６】
即ち、図２６に示す如く、正規配線２０の間隔が、２Ｓ＋Ｌ（ここで、Ｓは配線ルールで許容された最小配線間隔、Ｌは同じく最小配線幅）以上であれば、幅がＬ以上のＬ＋αのダミー配線２１を挿入することが可能である。ところが、図２７に示す如く、正規配線２０の間隔が２Ｓ＋Ｌ未満であると、ダミー配線２１の幅が最小配線幅Ｌ未満のＬ−αとなってしまい、デザインルールに違反するため、最終的にダミー配線２１が消されてしまい、ダミー配線２１を残すことができなかった。
【０００７】
配線層間膜の平担化は、先に述べたように、配線間隔に依存し、例えば図２８に示すように、下層配線１８と配線２０の間の層間膜として、一般的なＳＯＧ（Ｓpin Ｏn Ｇlass）による塗布膜３４をＣＶＤ（Ｃhemical Ｖapor Ｄeposition ）酸化膜３６間に挾み込んだ場合、該塗布膜３４による凹部の埋め込みによる層間膜の平担化に最適な配線間隔が存在するが、従来のようにダミー配線を挿入することができない配線間隔が存在すると、層間膜を十分に平担化できないという問題点を有していた。
【０００８】
又、ＬＳＩ（Ｌarge Ｓcale Ｉntegrated circuit ）の高集積化に伴い、配線の微細化と配線の多層化が進んでいる。配線の微細化と多層化を実現するためには、レチクルによる配線のパターニング工程で、レジストパターンを露光する際の焦点深度の確保が必要であり、そのため、各層での平坦化が重要となってきている。
【０００９】
各層の平坦化を実施する方法の１つに、形成された配線上に酸化膜を成膜した後、段差部分を研磨し、平坦化する化学的機械的研磨法、いわゆるＣＭＰ（Ｃhemical Ｍechanical Ｐolishing）法があり、広く用いられている。
【００１０】
このＣＭＰ法を、図２９及び図３０を用いて説明する。予めシリコン基板等の半導体基板１０上に、層間絶縁膜１６と、その上に形成される金属配線２０が、通常の方法により形成されているものとする。この状態から、まず、図２９に示すように、当該金属配線２０の後の工程で、当該金属配線２０間及び該金属配線２０上に形成する上層配線（図示省略）の間を絶縁するための絶縁膜２２を形成する。次いで、該絶縁膜２２の表面をＣＭＰ法により化学的及び機械的に研磨し、図３０に示すような平坦な層間膜を形成する。
【００１１】
このＣＭＰ法の過程で、絶縁膜２２を形成する際には、絶縁膜２２の表面レベルの最も低い部分２２ｌを、上層配線（図示省略）との間に必要な絶縁膜厚程度、金属配線２０の表面位置２０ｕより相対的に高くする必要がある。このためには、次の３つの方法がある。
【００１２】
Ａ．配線間の埋め込み性に優れた成膜方法である高密度プラズマＣＶＤ法を用いて成膜する。
【００１３】
Ｂ．例えばＳＯＧ等で配線間を埋め込む。
【００１４】
Ｃ．通常のＣＶＤ法で、配線が埋め込まれるまで、厚く成膜する。
【００１５】
しかしながら、Ａ法で用いる高密度プラズマＣＶＤ法は、現在の最新の技術であり、新規の装置導入が必要となる。又、Ｂ法では、ＳＯＧで用いる埋め込み材料の膜質が悪く、絶縁性が低いため、埋め込み材料の上下を絶縁性の良い材料で挟んだサンドイッチ構造とする必要があり、処理工程数が３工程増えてしまう。従って、Ｃ法を選択する場合が多いが、このＣ法でも、下地の段差を反映しないカバレッジの悪い成膜方法では、図３１に示す如く、配線間の上部にオーバーハングが形成され、その下にボイド３８が発生するため、破線ＡのレベルまでＣＭＰ法により研磨すると、平坦面上に凹み２２ｒができてしまう。
【００１６】
これを防止するためには、例えばＴＥＯＳベースのＰ−ＣＶＤ法のようなカバレッジの良い成膜方法を用いる必要がある。しかしながら、配線間隔に２〜５μｍ程度の広い部分がある場合、図３２に示す如く、配線２０上に堆積される絶縁膜２２の厚みＢと、配線間に堆積される絶縁膜２２の厚みＣの割合（成膜比）が約５対３となるので、例えば配線厚みによる段差（配線段差と称する）が５０００Åで、ＣＭＰ処理後の配線上部に５０００Åの絶縁膜厚を残したい場合には、配線上の絶縁膜を、
１７０００Å＝（５０００Å＋５０００Å）×５÷３
程度とかなり厚く成膜し、その後、ＣＭＰ法で、
１２０００Å＝１７０００Å−５０００Å
程度研磨する必要があり、装置のスループット及び製造原価で大きな損失となってしまう。
【００１７】
これを防止するため、金属配線２０間にダミーパターンを配置して配線間の間隔を狭め、配線間を配線側壁２０ｓからの膜成長によって埋め、ＣＭＰ前に必要な絶縁膜厚を薄くする工夫がなされている。しかしながら、この方法においても、図３２に示した如く、配線側壁２０ｓでの成膜比は、例えばＢ：Ｄ＝５：２程度とかなり低いため、図３３に示す如く、平行に並んでいる配線２０が折れ曲がったとき等に生じる、僅かな配線間隔の増加が、ＣＭＰ前の絶縁膜の厚膜化につながってしまい、スループットを低下させ、製造原価を増加させてしまうという問題点を有していた。図３３の例においては、配線直進部の配線間隔が１．２μｍであるのが、配線折れ曲がり部では１．２√２μｍに広がってしまう。
【００１８】
図３３の配線パターンにおいて、配線段差６０００Åで上層配線との間の最低絶縁膜厚が７０００Åとなる平坦な絶縁膜を形成する場合を考える。予めシリコン基板（図示省略）上に、層間絶縁膜１６と、その上に形成される厚さ６０００Åの金属配線２０が、図３３のパターンを用いて通常の方法により形成されているものとする。このとき、パターン内で最も広い配線間隔である図３３のＥ−Ｅ線に沿う断面図は、図３４に示す如くとなる。この状態から、カバレッジの良い絶縁膜形成装置であるＰ−ＴＥＯＳＣＶＤ装置を用いて、上部配線との間を絶縁する絶縁膜２２を形成する。Ｐ−ＴＥＯＳＣＶＤ装置では、配線上部と側壁での成膜比が５対２となるので、図３４に示した配線間隔１．２√２μｍを埋め込むためには、図３５に示す如く約２１０００Åの膜厚が必要となる。Ｐ−ＴＥＯＳＣＶＤ装置で安定した膜を１回に成膜できる最大の膜厚は９０００Åであるので、７０００Åを３回に分けて成膜する。成膜後の形状は図３５に示す如くとなる。この状態から、ＣＭＰにより１４０００Å研磨して、図３６に示すような所望の平坦な絶縁膜形状が得られる。
【００１９】
このように、図３３の配線パターンでは、３回に分けて絶縁膜１６を２１０００Å以上成膜した後、ＣＭＰにより１４０００Å研磨しなければ、図３６のような平坦な絶縁膜を形成できない。
【００２０】
【発明が解決しようとする課題】
本発明は、前記従来の問題点を解決するべくなされたもので、半導体装置の表面を平坦化することを第１の課題とする。
【００２１】
本発明は、又、従来の方法ではダミー配線の挿入が許されない、Ｓ以上、Ｌ＋２Ｓ未満の配線間隔を減少させて、層間膜の平担化を容易にすることを第２の課題とする。
【００２２】
本発明は、又、後工程で平坦化する必要がある絶縁膜を、必要最低限の厚さで成膜できるようにすることを第３の課題とする。
【００２３】
【課題を解決するための手段】
本発明は、正規配線パターン間のスペースが狭く、ダミー配線の挿入が許されない箇所で、前記正規配線パターンを太らせるようにしたレチクルの配線パターンの製造方法であって、前記ダミー配線の挿入が許されない箇所に、所定幅の仮想配線パターンを発生させ、該発生させた仮想配線パターンを移動させることにより、該仮想配線パターンを、当該配線間スペースに面する正規配線パターンのいずれかに密着させ、該密着後の配線パターンのうち、最小配線幅に至らなかった部分を消去して、前記正規配線パターンを太らせることにより、前記課題を解決したものである。
【００３５】
【発明の実施の形態】
以下図面を参照して、本発明の実施形態を詳細に説明する。
【００３６】
まず、比較例を説明する。
【００３７】
図１は、従来技術により拡散層領域間の正規配線２０を行った状態を示す。
【００３８】
この図１に示したような正規配線２０に対して、従来の方法によって、ダミー配線２１を付加した状態を図２に示す。ダミー配線の配置に際しては、例えば、図１に示した正規配線２０の反転パターン（非配線部のパターン）を形成し、この反転パターンを、例えば、
Ｓ＋（Ｌ／２）＝１．０＋（１．４／２）＝１．７μｍ
アンダーサイズし、次いで、
Ｌ／２＝１．４／２＝０．７μｍ
オーバーサイズすることによって、正規配線２０との間隔が最小配線間隔Ｓとなったダミー配線２１を発生することができる。
【００３９】
ここで、配線領域の反転パターンを単純にＳだけアンダーサイズするのではなく、Ｌ／２だけ余分にアンダーサイズした後、Ｌ／２だけオーバーサイズして元に戻しているのは、単純にＳだけアンダーサイズしたのでは、最小配線幅Ｌのルールに違反する部分が発生するので、これを防止するためである。例えば配線間隔が３．０μｍであった場合、反転パターンのＳのアンダーサイズでは、３μｍ幅の反転パターンがアンダーサイズにより、
３．０−（２×１．０）＝１．０μｍ
幅となり、最小配線幅１．４μｍに違反してしまう。これに対して、Ｓ＋（Ｌ／２）のアンダーサイズであれば、
３．０−（２×１．７）＝−０．４μｍ
となるため、通常のＣＡＤにおける設計でパターンが消滅し、ルール違反は生じない。
【００４０】
このような作業によりダミー配線２１を発生し、正規配線２０と合成することによって、ダミー配線挿入後の配線パターンを得ることができる。図２は、この状態を示したものである。ダミー配線挿入後の配線間隔Ｍは、
２×｛Ｓ＋（Ｌ／２）｝＝２×｛１．０＋（１．４／２）｝＝３．４μｍ
未満となる。
【００４１】
この図２のようなパターンは、従来技術によって得られるものであり、ダミー配線を挿入する方法は、前記の方法に限定されない。
【００４２】
図２に示したダミー配線が挿入されたパターンの配線間隔を、比較例により最小配線間隔まで減少させた具体例を図３に示す。
【００４３】
上記具体例は、最小間隔Ｓ＝１．０μｍ以上、２Ｓ＋Ｌ＝３．４μｍ未満である、ダミー配線の挿入が許されない配線間スペースを、該配線間スペースに面する配線パターンを太らせることによって、減少することを特徴とする。
【００４４】
更に、前記配線間スペースに面する配線パターンが、略均等に太らされていることを特徴とする。
【００４５】
又、前記配線間スペースが、最小配線間隔まで減少されていることが望ましい。
【００４６】
具体的実現方法は特に問わず、ＣＡＤによって実現することができる。
【００４７】
以下にＣＡＤによって実現する本発明の第１実施形態を説明する。
【００４８】
本実施形態では、図４に示す如く、配線間スペースが狭く、ダミー配線の挿入が許されない箇所の例えば中央位置に、残りの配線間隔が例えばＴ／２ずつとなるよう、最小配線幅Ｌより小さな所定幅Ｌ１の第１の仮想配線パターン５０を発生させ、図５に示す如く、該発生させた仮想配線パターン５０を、当該配線間スペースに面する正規配線２０のいずれか一方（図では左側の正規配線２０Ｌ）に密着させる。
【００４９】
更に、図６に示すように、残りの配線間隔Ｔの例えば中央位置に、残りの配線間隔がＳずつとなるよう、前記第１の仮想配線パターン５０よりも狭い所定幅Ｌ２の第２の仮想配線パターン５２を発生させ、図７に示す如く、反対側の正規配線、図では右側の正規配線２０Ｒに密着させる。これにより、第１の仮想配線パターン５０が密着された左側の正規配線２０Ｌと、第２の仮想配線パターン５２が密着された右側の正規配線２０Ｒの間隔は、２Ｓまで縮められる。
【００５０】
次いで図８に示す如く、第１及び第２の仮想配線パターン５０、５２の内、密着する正規配線が存在せず、最小配線幅に至らなかったノッチ部分５０Ｎ、５２Ｎを、ＣＡＤの通常のデザインルールに従って、例えばアンダーサイズ（縮小）し、次いでオーバーサイズ（拡大）して消すことによって、目的とする配線パターンを得ることができる。
【００５１】
このような作業を、予め設計時に行うことにより、配線間隔の最大値を２Ｓにまで小さくすることができ、例えば、一般的な塗布膜をＣＶＤ酸化膜間に挾み込んだ構造を利用した場合の層間膜構造で、平担化をより容易に行うことが可能となる。
【００５２】
一般的には、ＣＡＤ上のレチクル作成最小スポットサイズをＧ、配線幅拡大作業前の最大配線間隔をＭ、配線幅拡大作業後の最大配線間隔をＦ、第１（第２）方向のｉ回目の作業後に生じる第１（第２）の方向の最大配線間隔をＴｉ、配線幅拡大作業の作業回数をｎとして、次のような手順で行うことができる。
【００５３】
（１）配線パターン及びダミー配線パターンを合成する。
【００５４】
（２）合成された配線パターンの非配線部に対応する反転パターンを作成し、これをＴ₁／２アンダーサイズし、第１方向（例えばＸ方向）に−Ｔ₁／２移動させ、正規配線パターンとダミー配線の合成配線パターンに密着させて合成する。
【００５５】
（３）必要に応じて、（２）の手順を繰り返す。即ち、配線幅を大きくする作業回数をｎとしたとき、第ｉ回目の作業は、ｉ−１回目までの作業で合成された配線パターンについて、その反転パターンを作成し、これをＴ_i／２アンダーサイズし、第１方向に（−１）ⁱ×（Ｔ_i／２）移動させ、第ｉ−１回目までの作業で合成された配線パターンと合成する。ここで、第１方向への移動量Ｔ_i／２に（−１）ⁱの係数を乗じているのは、第ｉ−１回目と第ｉ回目で反対側の正規配線に密着させるためである。
【００５６】
（４）（２）若しくは（３）により形成された配線パターンに対し、（Ｓ−Ｇ）／２アンダーサイズし、同じ量のオーバーサイズを施して、第１方向の作業で生じたノッチを消す。
【００５７】
（５）（４）で形成された配線パターンの反転パターンを作成し、これをＴ₁／２アンダーサイズし、第２方向（例えばＹ方向）に−Ｔ₁／２に移動させ、（４）で形成された配線パターンと密着させて合成する。
【００５８】
（６）必要に応じて、（５）の手順を繰り返す。即ち、配線幅を大きくする作業回数をｎとしたとき、第ｉ回目の作業は、第ｉ−１回目までの作業で合成された配線パターンの反転パターンを作成し、これをＴ_i／２にアンダーサイズし、第２方向に（−１）ⁱ×（Ｔ_i／２）移動させ、第ｉ−１回目までの作業で合成された配線パターンに密着させて合成する。
【００５９】
（７）（５）又は（６）によりにより形成された配線パターンに対し、（Ｓ−Ｇ）／２アンダーサイズし、同じ量のオーバーサイズを施して、第２方向の作業で生じたノッチを消す。
【００６０】
ここで、前記パラメータは、次式の関係を満足させる。
【００６１】
Ｍ−Ｔ₁＜Ｓ …（１）
Ｔ_i-1−Ｔ_i＜Ｓ …（２）
Ｍ−Ｔ₁＜Ｌ …（３）
Ｔ_i-1−Ｔ_i＜Ｌ …（４）
Ｍ＞Ｔ₁＞…＞Ｔ_i＞…＞Ｔ_n＝Ｆ …（５）
ｎ≦（Ｍ−Ｆ）／Ｇ …（６）
【００６２】
このようにして、ダミー配線を設けることのできない、Ｓ以上、Ｌ＋２Ｓ未満の配線間隔を、両側の正規配線を太らせることによって、Ｆ＝２Ｓ迄縮小することができる。
【００６３】
次に、本発明に係る具体例である第２実施形態を詳細に説明する。
【００６４】
本実施形態においては、最小配線幅Ｌを１．４μｍ、最小配線間隔Ｓを１．０μｍとしている。又、パターニングを行うためには、レチクルを利用する必要があるが、レチクルを作成するためには、そのための最小スポットサイズＧが存在する。ここでは、これを０．１μｍとしている。
【００６５】
図２は、従来技術によりダミー配線が挿入された状態を示す。
【００６６】
図２のようなパターンを、本発明により、例えばＸ方向２回、Ｙ方向２回の計４回の操作で、２×Ｓ＝２．０μｍ以下とする。本実施形態では、前出（１）式及び（２）式を満足するような、Ｔ₁、Ｔ₂の値として、Ｔ₁＝２．６μｍ、Ｔ₂＝２．０μｍを選んだ。ここで、Ｔ₂として選んだ２．０μｍが、最終状態での配線間隔の最大値Ｆであり、これが最小配線間隔Ｓの２倍となるようにする。
【００６７】
まず、Ｘ方向の配線幅を太らせる作業を行う。図９に示すように、図２の配線領域の反転パターンをＴ₁／２＝２．６／２＝１．３μｍアンダーサイズした、Ｘ方向の第１の仮想配線パターン５０を発生させる。
【００６８】
次いで、この仮想配線パターン５０をＸ方向に
（−１）¹×（Ｔ₁／２）＝（−１）¹×１．３＝−１．３μｍ
移動させ、図１０に示す如く、左側の正規配線に密着させる。密着した仮想配線パターンを正規配線と合成することによって、配線幅をＸ方向に太らせる１回目の作業が終了する。
【００６９】
次に、配線幅をＸ方向に太らせる２回目の作業を同様に行う。即ち、図１１に示す如く、図１０の配線パターンを反転した非配線部のパターンを
Ｔ₂／２＝２．０／２＝１．０μｍ
アンダーサイズした、Ｘ方向の第２の仮想配線パターン５２を発生させ、この仮想配線パターン５２をＸ方向に
（−１）²×Ｔ₂／２＝−１²×１．０＝１．０μｍ
移動させて右側の正規配線に密着させた後、正規配線と合成することによって、図１２に示すような配線パターンが得られる。
【００７０】
次いで、図１２に示すような配線パターンに対して、配線ルールに違反しているノッチ５０Ｎを消すために、該配線パターンを
（Ｌ−Ｇ）／２＝（１．４−０．１）／２＝０．６５μｍ
アンダーサイズし、オーバーサイズする。これによって配線ルールに違反するノッチ部分（本実施形態では第１の仮想配線パターン５０の全体）が消されて、図１３に示すような配線パターンが得られる。
【００７１】
これで、Ｘ方向の配線を太らせる作業が終了し、次に、Ｙ方向の配線を太らせる作業を行う。
【００７２】
具体的には、図１４に示すように、図１３の配線層の反転パターンを
Ｔ₁／２＝２．６／２＝１．３μｍ
アンダーサイズすることによって、Ｙ方向の第１の仮想配線パターン５４を発生させる。次に、この仮想配線パターン５４をＹ方向に
（−１）¹×Ｔ₁／２＝−１¹×１．３＝１．３μｍ
移動して、図１５に示す如く、図の下側の正規配線に密着させ、正規の配線と合成して、図１６に示すような配線パターンを得る。これで、配線幅をＹ方向に太らせる１回目の作業が終了する。
【００７３】
次に、配線幅をＹ方向に太らせる２回目の作業を同様に行う。即ち、図１６の配線層の反転パターンを
Ｔ₂／２＝２．０／２＝１．０μｍ
アンダーサイズしてＹ方向の第２の仮想配線パターン５６を発生させ、Ｙ方向に（−１）²×Ｔ₂／２＝（−１）²×１．６＝１．６μｍ
移動して、図の上側の正規配線に密着させた後、配線パターンと合成して、図１７に示すような新たな配線パターンを得る。
【００７４】
次いで、この配線パターンに対して仮想配線パターンのノッチ５６Ｎを消すために、
（Ｌ−Ｇ）／２＝（１．４−０．１）／２＝０．６５μｍ
アンダーサイズし、オーバーサイズする。この作業によって、配線ルールに違反するパターンが消去される。最終的に得られたパターンは図１８に示す如く、Ｆが２Ｓとなっている。
【００７５】
半導体装置の製造方法においては、この作業により設計され、作成された配線用レチクルを用いて、配線層を形成する。具体的には、半導体基板上に予め形成されたＭＯＳトランジスタ上に第１の絶縁膜を設け、この第１の絶縁膜にコンタクトホールを開口し、例えば、アルミニウムの配線層を堆積させ、図１８のようなパターンに基づいてパターニングを行う。次に、１層目の配線と２層目の配線を分離する層間絶縁膜を、例えば塗布絶縁膜等により形成し、所定のヴィアホールを開口する。それ以降の上層配線の形成においても、１層目と同様な手法を用いて形成し、半導体チップを完成することができる。
【００７６】
本実施形態においては、仮想配線パターンの幅を、目標配線間隔を得るために必要な配線太らせ幅の略半分の値として、当該配線間スペースに面する両側の配線パターンに２回で割り振るようにしていたので、最小作業回数で、配線間スペースの両側の配線を太らせることができる。なお、配線拡大作業の回数ｎは２回に限定されず、仮想配線パターンの所定幅を最大配線幅以下の所定値とし、該所定値を小さくしながら、目標配線間隔になるまで、当該配線間スペースに面する複数の配線パターンに、繰返し割り振ることも可能である。この場合には、配線拡大作業回数ｎを大きくして、少しずつ両側の通常配線に割り振ることによって、両側の通常配線を太らせる幅をほぼ同一とすることができ、配線への容量増加に関し、平均的にふり分けることができる。この場合のノッチを除去する操作は、前記実施形態と同様に毎回行っても、あるいは、最後にまとめて行ってもよい。
【００７７】
又、前記説明では、ＭＯＳトランジスタの場合を例にとっていたが、第１発明の対象はこれに限定されず、多層配線構造を有するものであれば、バイポーラ型トランジスタ等、他の半導体装置にも同様に適用できることは明らかである。
【００７８】
次に、本発明に係る第３実施形態を詳細に説明する。
【００７９】
本実施形態は、図３３に示したような配線折れ曲がり部において、図１９に示す如く、外側の配線コーナーに４５°の隅付けをすることにより、配線折り曲がり部の配線間隔を配線直進部の配線間隔以下としたものである。
【００８０】
本実施形態における成膜工程を、従来例の図３４、図３５、図３６と対比させて図２０、図２１、図２２に示す。図１９の配線パターンにおいて、従来例と同様に、配線段差６０００Åで上層配線との間の最低絶縁膜厚が７０００Åとなる平坦な絶縁膜を形成する場合について説明する。
【００８１】
予めシリコン基板（図示省略）上に、層間絶縁膜１６と、その上に形成される厚さ６０００Åの金属配線２０が、図１９のパターンを用いて通常の方法により形成されているものとする。このとき、パターン内で最も広い配線間隔である図１９のＦ−Ｆ線に沿う断面図は、図２０に示す如くとなる。この状態から、Ｐ−ＴＥＯＳＣＶＤ装置を用いて、上部配線との間を絶縁する絶縁膜２２を形成する。Ｐ−ＴＥＯＳＣＶＤ装置では、配線上部と側壁での成膜比が５対２となるので、図２０に示した配線間１．２μｍを埋め込むためには、図２１に示す如く、約１４０００Åの膜厚が必要となる。Ｐ−ＴＥＯＳＣＶＤ装置で安定した膜を１回に成膜できる最大膜厚は９０００Åであるので、７０００Åを２回に分けて成膜する。成膜後の形状は図２１に示す如くとなる。この状態から、ＣＭＰにより７０００Å研磨して、図２２に示すような所望の平坦な絶縁膜形状が得られる。
【００８２】
このように、図２０の配線パターンを使用した場合は、絶縁膜を２回に分けて１４０００Å成膜し、ＣＭＰにて７０００Å研磨することで、図２２の平坦な絶縁膜２２を形成できる。
【００８３】
ＣＭＰ法で研磨する場合、削る量が大きいと、研磨後の表面の面内均一性が低下することが経験的に知られているが、本実施形態によれば、ＣＭＰ法による研磨量を１４０００Åから７０００Åに減らすことができるので、スループットが向上するだけでなく、面内均一性も良くなる。なお、研磨方法はＣＭＰ法に限定されない。
【００８４】
本実施形態においては、外側の配線パターンに隅付けするだけであるので、折れ曲がり部の配線間隔は、直進部の配線間隔の１／√２になってしまうものの、配線パターンの設計は容易である。
【００８５】
なお、配線折れ曲がり部の配線間隔を、図３３に示したような、単純な折れ曲がりパターンの場合よりも狭める方法は、これに限定されず、図２３に示す第４実施形態のように、外側の配線コーナーに隅付けをすると共に、内側の配線コーナーを隅切りすることも可能である。この場合には、折れ曲がり部の配線間隔を、直進部の配線間隔に近い間隔とすることができる。
【００８６】
【発明の効果】
本発明によれば、半導体装置の表面を平坦化することができる。
【００８７】
即ち、ダミー配線が挿入できない配線間隔であっても、ＣＡＤ上の自動的作業という簡単な方法で、両側の配線層幅を拡大して、配線間隔を縮小することが可能となる。従って、上層配線のカバーレッジをより向上させ、配線不良をなくし、より信頼性の高い配線を、製造方法を単純化して形成することができる。
【００８８】
又、配線のカップリング容量が問題となる場合においても、最終の配線間隔最大値Ｆを適当に選ぶことで、最適化が可能となる。
【００８９】
又、本発明によれば、所望の平坦な絶縁膜を得るための、研磨前の絶縁膜の膜厚を必要最小限に薄くできるので、成膜装置及び研磨装置のスループットを向上し、製造原価を低減できる。又、ＣＭＰ法で平坦化する場合には、研磨量を少なくすることができ、平坦性が向上する。
【図面の簡単な説明】
【図１】比較例を説明するための、ダミー配線挿入前の正規の回路パターンを示す上面図
【図２】図１の回路パターンに対してダミー配線を挿入した状態を示す上面図
【図３】図２の配線間間隔を、比較例により最小配線間隔迄減少させた具体例を示す上面図
【図４】本発明の第１実施形態で、正規配線の間に第１の仮想配線パターンを発生させた状態を示す上面図
【図５】第１実施形態で第１の仮想配線パターンを左側の正規配線に密着させた状態を示す上面図
【図６】第１実施形態で第２の仮想配線パターンを発生させた状態を示す上面図
【図７】第１実施形態で第２の仮想配線パターンを右側の正規配線に密着させた状態を示す上面図
【図８】図７の回路パターンにおいて、ノッチを消した状態を示す上面図
【図９】図２の回路パターンでＸ方向に配線幅を拡大するために、Ｘ方向の第１の仮想配線パターンを発生させた状態を示す上面図
【図１０】図９の第１の仮想配線パターンを左側の回路パターンに密着させた状態を示す上面図
【図１１】図１０の回路パターンで、Ｘ方向の第２の仮想配線パターンを発生させた状態を示す上面図
【図１２】図１１の第２の仮想配線パターンを右側の回路パターンに密着させた状態を示す上面図
【図１３】図１２の回路パターンのノッチを消した状態を示す上面図
【図１４】図１３の回路パターンでＹ方向に配線幅を拡大するために、Ｙ方向の第１の仮想配線パターンを発生させた状態を示す上面図
【図１５】図１４の第１の仮想配線パターンを下側の回路パターンに密着した状態を示す上面図
【図１６】図１５におけるそれまでの回路パターンと第１の仮想配線パターンを合成した状態を示す上面図
【図１７】図１６の回路パターンで、Ｙ方向の第２の仮想配線パターンを発生させ、上側の回路パターンに密着させた状態を示す上面図
【図１８】図１７の回路パターンのノッチを消して得られた最終的な回路パターンを示す上面図
【図１９】本発明に係る第３実施形態による配線パターンの例を示す平面図
【図２０】図１９のＦ−Ｆ線に沿う断面図
【図２１】図２０の金属配線上に絶縁膜を形成した直後の状態を示す断面図
【図２２】図２１の絶縁膜を所定厚さまで研磨した後の状態を示す断面図
【図２３】本発明に係る第４実施形態による配線パターンの例を示す平面図
【図２４】従来のＭＯＳ型トランジスタにおける多層配線の例を示す上面図
【図２５】図２４の配線パターンに、ダミー配線を追加した状態を示す上面図
【図２６】十分な配線間隔があるところにダミー配線を挿入した従来の状態を示す上面図
【図２７】配線間隔が足りないところにダミー配線を配置しようとした従来の状態を示す上面図
【図２８】従来技術の問題点を説明するための、半導体チップの断面図
【図２９】金属配線上に絶縁膜を形成した直後の従来の状態を示す断面図
【図３０】図２９の絶縁膜を研磨した後の状態を示す断面図
【図３１】カバレッジの悪い成膜方法で配線上に絶縁膜を形成した従来の状態を示す断面図
【図３２】従来の成膜比を説明するための線図
【図３３】従来の単純な折れ曲がりパターンの例を示す平面図
【図３４】図３３のＥ−Ｅ線に沿う断面図
【図３５】図３４の金属配線上に絶縁膜を形成した直後の状態を示す断面図
【図３６】図３５の絶縁膜を所定厚さまで研磨した後の状態を示す断面図
【符号の説明】
１０…半導体基板
１２…拡散層領域
１６…第１層間絶縁膜
１７…コンタクトホール
１８…下層配線
２０、２０Ｒ、２０Ｌ…配線
２１…ダミー配線
２２…絶縁膜
５０、５２、５４、５６…仮想配線パターン
５０Ｎ、５２Ｎ、５６Ｎ…ノッチ

Claims

正規配線パターン間のスペースが狭く、ダミー配線の挿入が許されない箇所で、前記正規配線パターンを太らせるようにしたレチクルの配線パターンの製造方法であって、
前記ダミー配線の挿入が許されない箇所に、所定幅の仮想配線パターンを発生させ、
該発生させた仮想配線パターンを移動させることにより、該仮想配線パターンを、当該配線間スペースに面する正規配線パターンのいずれかに密着させ、
該密着後の配線パターンのうち、最小配線幅に至らなかった部分を消去することにより、前記正規配線パターンを太らせることを特徴とするレチクルの配線パターンの製造方法。