JP4110992B2 - 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法 - Google Patents
半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法 Download PDFInfo
- Publication number
- JP4110992B2 JP4110992B2 JP2003031269A JP2003031269A JP4110992B2 JP 4110992 B2 JP4110992 B2 JP 4110992B2 JP 2003031269 A JP2003031269 A JP 2003031269A JP 2003031269 A JP2003031269 A JP 2003031269A JP 4110992 B2 JP4110992 B2 JP 4110992B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- carrier substrate
- semiconductor chip
- chip
- package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/20—Interconnections within wafers or substrates, e.g. through-silicon vias [TSV]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/611—Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
- H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
- H10W74/129—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed forming a chip-scale package [CSP]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/401—Package configurations characterised by multiple insulating or insulated package substrates, interposers or RDLs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/681—Shapes or dispositions thereof comprising holes not having chips therein, e.g. for outgassing, underfilling or bond wire passage
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/551—Materials of bond wires
- H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
- H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/551—Materials of bond wires
- H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
- H10W72/5524—Materials of bond wires comprising metals or metalloids, e.g. silver comprising aluminium [Al]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/853—On the same surface
- H10W72/856—Bump connectors and die-attach connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/853—On the same surface
- H10W72/865—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/877—Bump connectors and die-attach connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
- H10W74/15—Encapsulations, e.g. protective coatings characterised by their shape or disposition on active surfaces of flip-chip devices, e.g. underfills
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/20—Configurations of stacked chips
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/20—Configurations of stacked chips
- H10W90/24—Configurations of stacked chips at least one of the stacked chips being laterally offset from a neighbouring stacked chip, e.g. chip stacks having a staircase shape
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/20—Configurations of stacked chips
- H10W90/28—Configurations of stacked chips the stacked chips having different sizes, e.g. chip stacks having a pyramidal shape
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/722—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between stacked chips
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/732—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between stacked chips
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法に関し、特に、半導体パッケージなどの積層構造に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、半導体チップ実装時の省スペース化を図るため、例えば、特許文献１に開示されているように、同種のキャリア基板を介在させながら半導体チップを３次元実装する方法がある。
【０００３】
【特許文献１】
特開平１０−２８４６８３号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、同種のキャリア基板を介在させながら半導体チップを３次元実装する方法では、異種パッケージの積層が困難となり、異種チップの積層が困難となることから、省スペース化の実効性が上がらないという問題があった。
そこで、本発明の目的は、異種パッケージの３次元実装構造を実現することが可能な半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法を提供することである。
【０００５】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、第１キャリア基板上に配置された第１半導体チップが搭載された第１半導体パッケージと、前記第１半導体チップ上に端部が配置されるようにして、前記第１キャリア基板の前記第１半導体チップの搭載面と同一面上に支持された第２半導体パッケージとを備えることを特徴とする。
【０００６】
これにより、第１半導体パッケージのサイズと第２半導体パッケージのサイズが異なる場合においても、第１半導体チップが搭載された第１半導体パッケージ上に第２半導体パッケージを積層させることが可能となる。このため、第１半導体パッケージと第２半導体パッケージの種類が異なる場合においても、３次元実装構造を実現することが可能となり、異種チップの積層を図ることが可能となることから、省スペース化の実効性を向上させることが可能となる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、前記第１半導体チップ上に端部が配置されるようにして、前記第１キャリア基板の前記第１半導体チップの搭載面と同一面上に支持された第３半導体パッケージをさらに備えることを特徴とする。
これにより、第２半導体パッケージおよび第３半導体パッケージを第１半導体チップ上に配置することが可能となり、同一の第１半導体チップ上に複数の半導体パッケージを配置することが可能となることから、実装面積をより一層縮小することが可能となる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、前記第２半導体パッケージと前記第３半導体パッケージとは離間していることを特徴とする。
これにより、第２半導体パッケージおよび第３半導体パッケージを第１半導体チップ上に配置した場合においても、第１半導体チップから発生する熱を第２半導体パッケージと第３半導体パッケージとの間の隙間から逃がすことが可能となり、第１半導体チップから発生する熱の放散性を向上させることが可能となる。このため、第１半導体チップの信頼性の劣化を抑制しつつ、同一の第１半導体チップ上に複数の半導体パッケージを配置することが可能となり、動作不良を抑止しつつ、実装面積を縮小することが可能となる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、前記第２半導体パッケージと前記第３半導体パッケージとは、サイズ、厚みまたは材質の少なくともいずれか１つが異なることを特徴とする。
これにより、同一半導体チップ上に複数の異種パッケージを配置することが可能となり、実装面積をより一層縮小することが可能となるとともに、パッケージ間で生じる反りを相殺させることが可能となり、パッケージ間の接続信頼性を向上させることが可能となる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、前記第２半導体パッケージと前記第３半導体パッケージとの間の隙間、第１半導体パッケージと前記第２半導体パッケージとの間の隙間、または第１半導体パッケージと前記第３半導体パッケージとの間の隙間の少なくともいずれか１つの隙間には樹脂が充填されていることを特徴とする。
【００１１】
これにより、半導体パッケージ間の隙間に充填された樹脂により、半導体パッケージに発生する応力を緩和することが可能となる。このため、半導体パッケージの耐衝撃性を向上させることが可能となり、複数の半導体パッケージを積層した場合においても、半導体パッケージの信頼性を確保することが可能となる。
また、本発明の一態様に係る半導体装置によれば、前記第１半導体パッケージは、前記第１半導体チップがフリップチップ実装された第１キャリア基板を備え、前記第２半導体パッケージは、第２半導体チップと、前記第２半導体チップが実装された第２キャリア基板と、前記第１キャリア基板上に接合され、前記第１半導体チップ上に前記第２キャリア基板を保持する突出電極と、前記第２半導体チップを封止する封止材とを備えることを特徴とする。
【００１２】
これにより、第１キャリア基板上に突出電極を接合することで、高さの増大を抑制しつつ、異種パッケージを積層させることが可能となり、実装面積を縮小することが可能となる。
また、本発明の一態様に係る半導体装置によれば、前記第１半導体パッケージは、前記第１キャリア基板上に前記第１半導体チップがフリップチップ実装されたボールグリッドアレイ、前記第２半導体パッケージは、前記第２キャリア基板上に搭載された前記第２半導体チップがモールド封止されたボールグリッドアレイまたはチップサイズパッケージであることを特徴とする。
【００１３】
これにより、汎用パッケージを用いた場合においても、異種パッケージを積層することが可能となり、生産効率の劣化を抑制しつつ、実装面積を縮小することが可能となる。
また、本発明の一態様に係る半導体装置によれば、前記突出電極は、前記第１半導体チップの搭載領域を避けるようにして、前記第２キャリア基板の少なくとも４隅に配置されていることを特徴とする。
【００１４】
これにより、第１半導体チップ上に第２半導体パッケージの端部が配置された場合においても、突出電極の配置位置を調整することで、第２半導体パッケージを第１半導体パッケージ上で安定して保持することが可能となり、積層構造の複雑化を抑制しつつ、実装面積を縮小することが可能となる。
また、本発明の一態様に係る半導体装置によれば、前記第１半導体チップは論理演算素子、前記第２半導体チップは記憶素子であることを特徴とする。
【００１５】
これにより、実装面積の増大を抑制しつつ、様々の機能を実現することが可能となるとともに、記憶素子のスタック構造を容易に実現することが可能となり、記憶容量を容易に増加させることが可能となる。
また、本発明の一態様に係る半導体装置によれば、第１キャリア基板上に配置された第１半導体チップが搭載された第１半導体パッケージと、前記第１半導体チップ上に端部が配置されるようにして、前記第１キャリア基板の前記第１半導体チップの搭載面と同一面上に支持された第２半導体チップとを備えることを特徴とする。
【００１６】
これにより、半導体チップの種類またはサイズが異なる場合においても、第１半導体チップと第２半導体チップとの間にキャリア基板を介在させることなく、第１半導体チップ上に第２半導体チップが配置されるようにして、第２半導体チップを第１半導体パッケージ上にフリップチップ実装することが可能となる。このため、半導体チップ積層時の高さの増大を抑制しつつ、実装面積を縮小することが可能となり、省スペース化の実効性を向上させることが可能となる。
【００１７】
また、本発明の一態様に係る半導体装置によれば、前記第２半導体チップは３次元実装構造を含むことを特徴とする。
これにより、種類またはサイズが異なる第２半導体チップを第１半導体チップ上に複数積層することが可能となり、様々の機能を持たせることを可能としつつ、半導体チップ実装時の省スペース化を図ることが可能となる。
【００１８】
また、本発明の一態様に係る半導体デバイスによれば、第１キャリア基板上に配置された電子部品が搭載された第１パッケージと、前記電子部品上に端部が配置されるようにして、前記第１キャリア基板の前記電子部品の搭載面と同一面上に支持された第２パッケージとを備えることを特徴とする。
これにより、第１パッケージと第２パッケージの種類が異なる場合においても、３次元実装構造を実現することが可能となり、異種部品の積層を図ることが可能となるから、省スペース化の実効性を向上させることが可能となる。
【００１９】
また、本発明の一態様に係る電子機器によれば、第１キャリア基板上に配置された半導体チップが搭載された第１半導体パッケージと、前記半導体チップ上に端部が配置されるようにして、前記第１キャリア基板の前記半導体チップの搭載面と同一面上に支持された第２半導体パッケージと、前記第１半導体パッケージが実装されたマザー基板とを備えることを特徴とする。
これにより、半導体チップが搭載された異種パッケージの３次元実装構造を実現することが可能となり、電子機器の機能性の向上を可能としつつ、電子機器の小型・軽量化を図ることが可能となる。
【００２０】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１キャリア基板上に第１半導体チップを実装する工程と、第２キャリア基板上に第２半導体チップを実装する工程と、前記第２キャリア基板に第１突出電極を形成する工程と、前記第１半導体チップ上に前記第２キャリア基板の端部が配置されるようにして、前記第１突出電極を第１キャリア基板上に接合する工程とを備えることを特徴とする。
【００２１】
これにより、第１キャリア基板のサイズと第２キャリア基板のサイズが異なる場合においても、第１突出電極を第１キャリア基板に接合することで、第１半導体チップが実装された第１キャリア基板上に第２キャリア基を積層させることが可能となる。このため、第１突出電極の配置位置を調整することで、異種チップの積層を図ることが可能となり、製造工程の煩雑化を抑制しつつ、省スペース化の実効性を向上させることが可能となる。
【００２２】
また、本発明の一態様に係る半導体装置の製造方法によれば、第３キャリア基板上に第３半導体チップを実装する工程と、前記第３キャリア基板に第２突出電極を形成する工程と、前記第１半導体チップ上に第３キャリア基板の端部が配置されるようにして、前記第２突出電極を第１キャリア基板上に接合する工程とをさらに備えることを特徴とする。
【００２３】
これにより、第１突出電極および第２突出電極の配置位置を調整することで、同一半導体チップ上に複数の半導体パッケージを配置することが可能となり、製造工程の煩雑化を抑制しつつ、実装面積をより一層縮小することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第２キャリア基板と前記第３キャリア基板との間の隙間、前記第１キャリア基板と前記第２キャリア基板との間の隙間、または前記第１キャリア基板と前記第３キャリア基板との間の隙間の少なくとも１つの隙間から樹脂を注入する工程をさらに備えることを特徴とする。
【００２４】
これにより、半導体パッケージ間の隙間に樹脂を効率よく充填することが可能となり、半導体パッケージ間の隙間を狭くすることが可能となる。このため、半導体パッケージの耐衝撃性を向上させることを可能としつつ、半導体パッケージの実装密度を向上させることが可能となり、半導体パッケージの信頼性を確保しつつ、実装面積を縮小することが可能となる。
【００２５】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第２半導体チップが実装された第２キャリア基板を第１封止材で封止する工程と、前記第３半導体チップが実装された第３キャリア基板を第２封止材で封止する工程と、前記第１封止材と前記第２封止材とを離間させた状態で、前記第１封止材の表面と前記第２封止材の表面を平坦面上に接触させる工程と、前記第１突出電極および前記第２突出電極の形成面側から樹脂を注入することにより、前記第１封止材と前記第２封止材との間の隙間に樹脂を充填する工程とをさらに備えることを特徴とする。
【００２６】
これにより、第１キャリア基板上に実装された第２キャリア基板と第３キャリア基板とが離間している場合においても、上段に配置される半導体パッケージの上面を平坦化させることが可能となる。このため、吸着パットによる半導体パッケージのピックアップを安定して行うことが可能となり、半導体パッケージをマザー基板上に精度よく実装することが可能となる。
【００２７】
また、本発明の一態様に係る電子デバイスの製造方法によれば、第１キャリア基板上に第１電子部品を実装する工程と、第２キャリア基板上に第２電子部品を実装する工程と、前記第２キャリア基板に突出電極を形成する工程と、前記第１電子部品上に前記第２キャリア基板の端部が配置されるようにして、前記突出電極を第１キャリア基板上に接合する工程とを備えることを特徴とする。
【００２８】
これにより、突出電極の配置位置を調整することで、第１電子部品上に第２電子部品を配置することが可能となり、製造工程の煩雑化を抑制しつつ、実装面積を縮小することが可能となる。
【００２９】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置、電子デバイスおよびそれら製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の構成を示す断面図、図２は、本発明の第１実施形態に係る半導体装置の概略構成を示す平面図である。なお、この第１実施形態は、半導体チップ（または半導体ダイ）１３がＡＣＦ接合により実装された半導体パッケージＰＫ１１上に、スタックド構造の半導体チップ（または半導体ダイ）２３ａ〜２３ｃがワイヤボンド接続された半導体パッケージＰＫ１２およびスタックド構造の半導体チップ（または半導体ダイ）３３ａ〜３２ｃがワイヤボンド接続された半導体パッケージＰＫ１３をそれぞれ積層したものである。
【００３０】
図１において、半導体パッケージＰＫ１１にはキャリア基板１１が設けられ、キャリア基板１１の両面にはランド１２ａ、１２ｃがそれぞれ形成されるとともに、キャリア基板１１内には内部配線１２ｂが形成されている。そして、キャリア基板１１上には半導体チップ１３がフリップチップ実装され、半導体チップ１３には、フリップチップ実装するための突出電極１４が設けられている。そして、半導体チップ１３に設けられた突出電極１４は、異方性導電シート１５を介してランド１２ｃ上にＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）接合されている。また、キャリア基板１１の裏面に設けられたランド１２ａ上には、キャリア基板１１をマザー基板上に実装するための突出電極１６が設けられている。
【００３１】
ここで、ＡＣＦ接合により半導体チップ１３をキャリア基板１１上に実装することにより、ワイヤボンドやモールド封止するためのスペースが不要となり、３次元実装時の省スペース化を図ることが可能となるとともに、半導体チップ１３をキャリア基板１１上に接合する際の低温化を図ることが可能となり、実際の使用時のキャリア基板１１の反りを低減することが可能となる。
【００３２】
一方、半導体パッケージＰＫ１２、ＰＫ１３にはキャリア基板２１、３１がそれぞれ設けられている。そして、キャリア基板２１、３１の裏面にはランド２２ａ、２２ａ´、３２ａ、３２ａ´がそれぞれ形成されるとともに、キャリア基板２１、３１の表面にはランド２２ｃ、３２ｃがそれぞれ形成され、キャリア基板２１、３１内には内部配線２２ｂ、３２ｂがそれぞれ形成されている。ここで、ランド２２ａ、３２ａ上には突出電極２６、３６をそれぞれ配置し、ランド２２ａ´、３２ａ´は、突出電極２６、３６が配置されないまま残しておくことができる。
【００３３】
そして、キャリア基板２１、３１上には、接着層２４ａ、３４ａをそれぞれ介し半導体チップ２３ａ、３３ａがそれぞれフェースアップ実装され、半導体チップ２３ａ、３３ａは、導電性ワイヤ２５ａ、３５ａをそれぞれ介してランド２２ｃ、３２ｃにそれぞれワイヤボンド接続されている。さらに、半導体チップ２３ａ、３３ａ上には、導電性ワイヤ２５ａ、３５ａを避けるようにして、半導体チップ２３ｂ、３３ｂがそれぞれフェースアップ実装され、半導体チップ２３ｂ、３３ｂは、接着層２４ｂ、３４ｂをそれぞれ介して半導体チップ２３ａ、３３ａ上にそれぞれ固定されるとともに、導電性ワイヤ２５ｂ、３５ｂをそれぞれ介してランド２２ｃ、３２ｃにそれぞれワイヤボンド接続されている。さらに、半導体チップ２３ｂ、３３ｂ上には、導電性ワイヤ２５ｂ、３５ｂを避けるようにして、半導体チップ２３ｃ、３３ｃがそれぞれフェースアップ実装され、半導体チップ２３ｃ、３３ｃは、接着層２４ｃ、３４ｃをそれぞれ介して半導体チップ２３ｂ、３３ｂ上にそれぞれ固定されるとともに、導電性ワイヤ２５ｃ、３５ｃをそれぞれ介してランド２２ｃ、３２ｃにそれぞれワイヤボンド接続されている。
【００３４】
また、キャリア基板２１、３１の裏面にそれぞれ設けられたランド２２ａ、３２ａ上には、キャリア基板２１、３１が半導体チップ１３上にそれぞれ保持されるようにして、キャリア基板２１、３１をキャリア基板１１上にそれぞれ実装するための突出電極２６、３６がそれぞれ設けられている。ここで、突出電極２６、３６は、キャリア基板２１、３１の少なくとも四隅に存在することが好ましい。例えば、図２に示すように、突出電極２６、３６をコ字状に配列することができる。
【００３５】
これにより、キャリア基板２１、３１の端部が半導体チップ１３上にそれぞれ配置されるようにして、キャリア基板２１、３１をキャリア基板１１上にそれぞれ実装した場合においても、キャリア基板２１、３１をキャリア基板１１上で安定して保持することが可能となる。
また、突出電極２６、３６が未配置のまま残されたランド２２ａ´、３２ａ´をキャリア基板２１、３１にそれぞれ設けることにより、突出電極２６、３６の配置位置を調整することが可能となる。このため、キャリア基板１１上に実装される半導体チップ１３の種類やサイズが変更された場合においても、キャリア基板２１、３１の構成を変更することなく、突出電極２６、３６を配置し直すことが可能となり、キャリア基板２１、３１の汎用化を図ることが可能となる。
【００３６】
そして、キャリア基板１１上に設けられたランド１２ｃに突出電極２６、３６をそれぞれ接合させることにより、キャリア基板２１、３１の端部がそれぞれ半導体チップ１３上に配置されるようにして、キャリア基板２１、３１をキャリア基板１１上にそれぞれ実装することができる。これにより、同一の半導体チップ１３上に複数の半導体パッケージＰＫ１２、ＰＫ１３を配置することが可能となり、実装面積の縮小を可能としつつ、異種の半導体チップ１３、２３ａ〜２３ｃ、３３ａ〜３３ｃの３次元実装を図ることが可能となる。
【００３７】
ここで、半導体チップ１３としては、例えば、ＣＰＵなどの論理演算素子、半導体チップ２３ａ〜２３ｃ、３３ａ〜３３ｃとしては、例えば、ＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭ、フラッシュメモリなどの記憶素子を用いることができる。これにより、実装面積の増大を抑制しつつ、様々の機能を実現することが可能となるとともに、記憶素子のスタック構造を容易に実現することが可能となり、記憶容量を容易に増加させることが可能となる。
【００３８】
なお、キャリア基板２１、３１をキャリア基板１１上にそれぞれ実装する場合、キャリア基板２１、３１の裏面は半導体チップ１３上に密着していてもよいし、キャリア基板２１、３１の裏面は半導体チップ１３から離れていてもよい。
また、キャリア基板２１とキャリア基板３１とは、側壁が密着していてもよいし、側壁が離れていてもよい。ここで、キャリア基板２１とキャリア基板３１の側壁を密着させることにより、半導体パッケージＰＫ１１上に実装される半導体パッケージＰＫ１２、ＰＫ１３の実装密度を向上させることが可能となり、省スペース化を図ることが可能となる。一方、キャリア基板２１とキャリア基板３１の側壁を離間させることにより、半導体チップ１３から発生する熱を半導体パッケージＰＫ１２、ＰＫ１３間の隙間から逃がすことが可能となり、半導体チップ１３から発生する熱の放散性を向上させることが可能となる。
【００３９】
また、半導体チップ２３ａ〜２３ｃ、３３ａ〜３３ｃの実装面側のキャリア基板２１、３１の一面全体に封止樹脂２７、３７がそれぞれ設けられ、この封止樹脂２７、３７により半導体チップ２３ａ〜２３ｃ、３３ａ〜３３ｃがそれぞれ封止されている。なお、封止樹脂２７、３７で半導体チップ２３ａ〜２３ｃ、３３ａ〜３３ｃをそれぞれ封止する場合、例えば、エポキシ樹脂などの熱硬化性樹脂を用いたモールド成形などにより行うことができる。
【００４０】
なお、キャリア基板１１、２１、３１としては、例えば、両面基板、多層配線基板、ビルドアップ基板、テープ基板またはフィルム基板などを用いることができ、キャリア基板１１、２１、３１の材質としては、例えば、ポリイミド樹脂、ガラスエポキシ樹脂、ＢＴレジン、アラミドとエポキシのコンポジットまたはセラミックなどを用いることができる。また、突出電極１６、２６、３６としては、例えば、Ａｕバンプ、半田材などで被覆されたＣｕバンプやＮｉバンプ、あるいは半田ボールなどを用いることができ、導電性ワイヤ２５ａ〜２５ｃ、３５ａ〜３５ｃとしては、例えば、ＡｕワイヤやＡｌワイヤなどを用いることができる。また、上述した実施形態では、キャリア基板２１、３１をキャリア基板１１上にそれぞれ実装するために、突出電極２６、３６をキャリア基板２６、３６のランド２２ａ、３２ａ上にそれぞれ設ける方法について説明したが、突出電極２６、３６をキャリア基板１１のランド１２ｃ上に設けるようにしてもよい。
【００４１】
また、上述した実施形態では、ＡＣＦ接合により半導体チップ１３をキャリア基板１１上に実装する方法について説明したが、例えば、ＮＣＦ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）接合などのその他の接着剤接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。また、半導体チップ２３ａ〜２３ｃ、３３ａ〜３３ｃをキャリア基板２１、３１上にそれぞれ実装する場合、ワイヤボンド接続を用いる方法について説明したが、キャリア基板２１、３１上に半導体チップ２３ａ〜２３ｃ、３３ａ〜３３ｃをフリップチップ実装するようにしてもよい。さらに、上述した実施形態では、キャリア基板１１上に半導体チップ１３を１個だけ実装する方法を例にとって説明したが、キャリア基板１１上に複数の半導体チップを実装するようにしてもよい。
【００４２】
図３は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。なお、この第２実施形態は、半導体チップ４３上に端部がかかるようにして半導体パッケージＰＫ２１上に実装された半導体パッケージＰＫ２２、ＰＫ２３間の隙間、半導体パッケージＰＫ２１、ＰＫ２２間の隙間および半導体パッケージＰＫ２１、ＰＫ２３間の隙間に樹脂６５を注入するようにしたものである。
【００４３】
図３（ａ）において、半導体パッケージＰＫ２１にはキャリア基板４１が設けられ、キャリア基板４１の両面にはランド４２ａ、４２ｂがそれぞれ形成されている。そして、キャリア基板４１上には半導体チップ４３がフリップチップ実装され、半導体チップ４３には、フリップチップ実装するための突出電極４４が設けられている。そして、半導体チップ４３に設けられた突出電極４４は、異方性導電シート４５を介してランド４２ｂ上にＡＣＦ接合されている。
【００４４】
一方、半導体パッケージＰＫ２２、ＰＫ２３にはキャリア基板５１、６１がそれぞれ設けられ、キャリア基板５１、６１の裏面にはランド５２、６２がそれぞれ形成され、ランド５２、６２上には半田ボールなどの突出電極５３、６３がそれぞれ設けられている。また、キャリア基板５１、６１上には半導体チップがそれぞれ実装され、半導体チップが実装されたキャリア基板５１、６１の一面全体は、封止樹脂５４、６４でそれぞれ封止されている。なお、キャリア基板５１、６１上には、ワイヤボンド接続された半導体チップを実装するようにしてもよいし、半導体チップをフリップチップ実装するようにしてもよく、半導体チップの積層構造を実装するようにしてもよい。
【００４５】
そして、半導体パッケージＰＫ２１上に半導体パッケージＰＫ２２、ＰＫ２３をそれぞれ積層する場合、キャリア基板４１のランド４２ｂ上にフラックスまたは半田ペーストを供給する。
次に、図３（ｂ）に示すように、半導体パッケージＰＫ２１上に半導体パッケージＰＫ２２、ＰＫ２３を互いに離間させてマウントし、リフロー処理を行うことにより、突出電極５３、６３をランド４２ｂ上にそれぞれ接合させる。
【００４６】
これにより、キャリア基板５１、６１に配置される突出電極５３、６３の配置位置を調整することで、同一半導体チップ４３上に複数の半導体パッケージＰＫ２２、ＰＫ２３を配置することが可能となり、製造工程の煩雑化を抑制しつつ、実装面積を縮小することが可能となる。また、半導体パッケージＰＫ２１上に半導体パッケージＰＫ２２、ＰＫ２３をそれぞれ積層することで、検査済みの良品の半導体パッケージＰＫ２１、ＰＫ２２、ＰＫ２３のみを選別してマウントすることが可能となり、製造歩留りを向上させることが可能となる。
【００４７】
次に、図３（ｃ）に示すように、半導体パッケージＰＫ２１、ＰＫ２２、ＰＫ２３間の隙間から樹脂６５を注入することにより、半導体パッケージＰＫ２１、ＰＫ２２、ＰＫ２３間の隙間に樹脂６５を充填する。ここで、半導体パッケージＰＫ２１、ＰＫ２２、ＰＫ２３間の隙間に樹脂６５を充填する場合、半導体パッケージＰＫ２１と半導体パッケージＰＫ２２との間の隙間、半導体パッケージＰＫ２１と半導体パッケージＰＫ２３との間の隙間、または半導体パッケージＰＫ２２と半導体パッケージＰＫ２３との間の隙間のいずれの方向から樹脂６５を注入してもよい。
【００４８】
これにより、半導体パッケージＰＫ２１、ＰＫ２２、ＰＫ２３間の隙間に樹脂６５を効率よく充填することが可能となり、半導体パッケージＰＫ２１、ＰＫ２２、ＰＫ２３の耐衝撃性を向上させることが可能となる。このため、突出電極５３、６３の根元に残留応力が集中した場合においても、突出電極５３、６３にクラックが誘発されることを防止することが可能となり、半導体パッケージＰＫ２１、ＰＫ２２、ＰＫ２３の信頼性を向上させることが可能となる。
【００４９】
次に、図３（ｄ）に示すように、キャリア基板４１の裏面に設けられたランド４２ａ上に、キャリア基板４１をマザー基板上に実装するための突出電極４６を形成する。
図４は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。なお、この第３実施形態は、突出電極８３、９３が設けられた半導体パッケージＰＫ３２、ＰＫ３３を、底が平坦な容器８５内に逆さまに離間させて配置し、突出電極８３、９３の形成面側から半導体パッケージＰＫ３２、ＰＫ３３間の隙間に樹脂９５を注入するようにしたものである。
【００５０】
図４において、半導体パッケージＰＫ３１にはキャリア基板７１が設けられ、キャリア基板７１の両面にはランド７２ａ、７２ｂがそれぞれ形成されている。そして、キャリア基板７１上には半導体チップ７３がフリップチップ実装され、半導体チップ７３には、フリップチップ実装するための突出電極７４が設けられている。そして、半導体チップ７３に設けられた突出電極７４は、異方性導電シート７５を介してランド７２ｂ上にＡＣＦ接合されている。
【００５１】
一方、半導体パッケージＰＫ３２、ＰＫ３３にはキャリア基板８１、９１がそれぞれ設けられ、キャリア基板８１、９１の裏面にはランド８２、９２がそれぞれ形成され、ランド８２、９２上には半田ボールなどの突出電極８３、９３がそれぞれ設けられている。また、キャリア基板８１、９１上には半導体チップがそれぞれ実装され、半導体チップが実装されたキャリア基板８１、９１の一面全体は、封止樹脂８４、９４でそれぞれ封止されている。
【００５２】
そして、図４（ａ）に示すように、突出電極８３、９３が設けられた半導体パッケージＰＫ３２、ＰＫ３３を、底が平坦な容器８５内に逆さまに離間させて配置する。そして、突出電極８３、９３の形成面側から半導体パッケージＰＫ３２、ＰＫ３３間の隙間に樹脂９５を注入し、樹脂９５を硬化させる。なお、容器８５の代わりに、底が平坦な型などを用いるようにしてもよい。
【００５３】
次に、図４（ｂ）、図４（ｃ）に示すように、半導体パッケージＰＫ３２、ＰＫ３３間の隙間に樹脂９５が充填されると、樹脂９５が充填された半導体パッケージＰＫ３２、ＰＫ３３を容器８５から取り出す。そして、樹脂９５が充填された半導体パッケージＰＫ３２、ＰＫ３３を半導体パッケージＰＫ３１上にマウントし、リフロー処理を行うことにより、突出電極８３、９３をランド７２ｂ上にそれぞれ接合させる。そして、半導体パッケージＰＫ３１、ＰＫ３２、ＰＫ３３間の隙間を介し樹脂９６を側方から注入することにより、半導体パッケージＰＫ３１、ＰＫ３２、ＰＫ３３間の隙間に樹脂９６を充填する。
【００５４】
次に、図４（ｄ）に示すように、キャリア基板７１の裏面に設けられたランド７２ａ上に、キャリア基板７１をマザー基板上に実装するための突出電極７６を形成する。
これにより、半導体パッケージＰＫ３２、ＰＫ３３が互いに離間されて半導体パッケージＰＫ３１上に実装された場合においても、半導体パッケージＰＫ３２、ＰＫ３３の上面を平坦化させることが可能となる。このため、吸着パットによる半導体パッケージＰＫ３１、ＰＫ３２、ＰＫ３３の実装構造のピックアップを安定して行うことが可能となり、半導体パッケージＰＫ３１、ＰＫ３２、ＰＫ３３の実装構造をマザー基板上に精度よく実装することが可能となる。
【００５５】
なお、図４の実施形態では、半導体パッケージＰＫ３２、ＰＫ３３に突出電極８３、９３をそれぞれ形成してから、半導体パッケージＰＫ３２、ＰＫ３３間の隙間に樹脂９５を充填する方法について説明したが、半導体パッケージＰＫ３２、ＰＫ３３間の隙間に樹脂９５を充填してから、半導体パッケージＰＫ３２、ＰＫ３３に突出電極８３、９３をそれぞれ形成してもよい。
【００５６】
図５は、本発明の第４実施形態に係る半導体装置の製造方法を示す断面図である。なお、この第４実施形態は、サイズが互いに異なる複数の半導体パッケージＰＫ４２、ＰＫ４３を、半導体パッケージＰＫ４１上に実装するようにしたものである。
図５において、半導体パッケージＰＫ４１にはキャリア基板１１１が設けられ、キャリア基板１１１の両面にはランド１１２ａ、１１２ｂがそれぞれ形成されている。そして、キャリア基板１１１上には半導体チップ１１３がフリップチップ実装され、半導体チップ１１３には、フリップチップ実装するための突出電極１１４が設けられている。そして、半導体チップ１１３に設けられた突出電極１１４は、異方性導電シート１１５を介してランド１１２ｂ上にＡＣＦ接合されている。
【００５７】
一方、半導体パッケージＰＫ４２、ＰＫ４３には、サイズが互いに異なるキャリア基板１２１、１３１がそれぞれ設けられ、キャリア基板１２１、１３１の裏面にはランド１２２、１３２がそれぞれ形成され、ランド１２２、１３２上には半田ボールなどの突出電極１２３、１３３がそれぞれ設けられている。また、キャリア基板１２１、１３１上には半導体チップがそれぞれ実装され、半導体チップが実装されたキャリア基板１２１、１３１の一面全体は、封止樹脂１２４、１３４でそれぞれ封止されている。
【００５８】
そして、キャリア基板１１１上に設けられたランド１１２ｂに突出電極１２３、１３３をそれぞれ接合させることにより、キャリア基板１２１、１３１の端部がそれぞれ半導体チップ１１３上に配置されるようにして、サイズが互いに異なる複数の半導体パッケージＰＫ４２、ＰＫ４３が半導体パッケージＰＫ４１上に実装されている。
【００５９】
これにより、異種チップが搭載された半導体パッケージＰＫ４２、ＰＫ４３を同一半導体チップ１１３上に配置することが可能となり、実装面積を縮小することが可能となるとともに、半導体パッケージＰＫ４１、ＰＫ４２、ＰＫ４３間で生じる反りを相殺させることが可能となり、半導体パッケージＰＫ４１、ＰＫ４２、ＰＫ４３間の接続信頼性を向上させることが可能となる。
【００６０】
なお、図５の実施形態では、サイズが互いに異なる複数の半導体パッケージＰＫ４２、ＰＫ４３を、半導体パッケージＰＫ４１上に実装する方法について説明したが、厚み、材質または形状が互いに異なる半導体パッケージを半導体パッケージＰＫ４１上に実装するようにしてもよい。また、半導体パッケージＰＫ４１上に実装される半導体パッケージＰＫ４２、ＰＫ４３ごとに、突出電極の配置位置、配置間隔、配列数または配置方法（例えば、格子配列または千鳥配列）などを変えるようにしてもよい。
【００６１】
図６は、本発明の第５実施形態に係る半導体装置の構成を示す断面図である。なお、この第５実施形態は、半導体チップ２１３上に端部がかかるようにして半導体パッケージＰＫ５１上に実装された半導体パッケージＰＫ５２、ＰＫ５３間の隙間に、樹脂２４１を注入するようにしたものである。
図６において、半導体パッケージＰＫ５１にはキャリア基板２１１が設けられ、キャリア基板２１１の両面にはランド２１２ａ、２１２ｂがそれぞれ形成されている。そして、キャリア基板２１１上には半導体チップ２１３がフリップチップ実装され、半導体チップ２１３には、フリップチップ実装するための突出電極２１４が設けられている。そして、半導体チップ２１３に設けられた突出電極２１４は、異方性導電シート２１５を介してランド２１２ｂ上にＡＣＦ接合されている。
【００６２】
一方、半導体パッケージＰＫ５２、ＰＫ５３にはキャリア基板２２１、２３１がそれぞれ設けられ、キャリア基板２２１、２３１の裏面にはランド２２２、２３２がそれぞれ形成され、ランド２２２、２３２上には半田ボールなどの突出電極２２３、２３３がそれぞれ設けられている。また、キャリア基板２２１、２３１上には半導体チップがそれぞれ実装され、半導体チップが実装されたキャリア基板２２１、２３１の一面全体は、封止樹脂２２４、２３４でそれぞれ封止されている。
【００６３】
そして、キャリア基板２１１上に設けられたランド２１２ｂに突出電極２２３、２３３をそれぞれ接合させることにより、キャリア基板２２１、２３１の端部がそれぞれ半導体チップ２１３上に配置されるようにして、複数の半導体パッケージＰＫ５２、ＰＫ５３が半導体パッケージＰＫ５１上に実装されている。
また、半導体パッケージＰＫ５１上に実装された半導体パッケージＰＫ５２、ＰＫ５３間の隙間には、樹脂２４１が充填されている。これにより、半導体パッケージＰＫ５２、ＰＫ５３にかかる応力を樹脂２４１で吸収することが可能となり、半導体パッケージＰＫ５２、ＰＫ５３の信頼性を向上させることが可能となる。
【００６４】
なお、半導体パッケージＰＫ５２、ＰＫ５３間の隙間に樹脂２４１を充填する場合、半導体パッケージＰＫ５２、ＰＫ５３と半導体チップ２１３との間の隙間に樹脂２４１がはみ出すようにしてもよい。これにより、半導体パッケージＰＫ５２、ＰＫ５３の一端のみに突出電極２２３、２３３がそれぞれ配置されている場合においても、樹脂２４１を介して半導体パッケージＰＫ５２、ＰＫ５３の他端をそれぞれ支えることが可能となり、半導体パッケージＰＫ５２、ＰＫ５３を半導体パッケージＰＫ５１上に安定して実装することが可能となる。
【００６５】
図７は、本発明の第６実施形態に係る半導体装置の構成を示す断面図である。なお、この第６実施形態は、半導体パッケージＰＫ６３が実装される下段の半導体パッケージＰＫ６１、ＰＫ６２を分割するようにしたものである。
図７において、半導体パッケージＰＫ６１、ＰＫ６２にはキャリア基板３１１、３２１がそれぞれ設けられ、キャリア基板３１１、３２１の裏面にはランド３１２ａ、３２２ａがそれぞれ形成されるととともに、キャリア基板３１１、３２１の面面にはランド３１２ｂ、３２２ｂがそれぞれ形成されている。そして、キャリア基板３１１、３２１上には半導体チップ３１４、３２４がそれぞれフリップチップ実装され、半導体チップ３１４、３２４には、フリップチップ実装するための突出電極３１４、３２４がそれぞれ設けられている。そして、半導体チップ３１４、３２４にそれぞれ設けられた突出電極３１４、３２４は、異方性導電シート３１５、３２５をそれぞれ介してランド３１２ｂ、３２２ｂ上にそれぞれＡＣＦ接合されている。
【００６６】
一方、半導体パッケージＰＫ６３にはキャリア基板３３１が設けられ、キャリア基板３３１の裏面にはランド３３２ａ、３３２ｂが形成され、ランド３３２ａ、３３２ｂ上には半田ボールなどの突出電極３３３ａ、３３３ｂがそれぞれ設けられている。また、キャリア基板３３１上には半導体チップが実装され、半導体チップが実装されたキャリア基板３３１の一面全体は、封止樹脂３３４で封止されている。
【００６７】
そして、キャリア基板３１１、３２１上に設けられたランド３１２ｂ、３２２ｂに突出電極３３３ａ、３３３ｂをそれぞれ接合させることにより、キャリア基板３３１が半導体チップ３１３、３２３上に配置されるようにして、半導体パッケージＰＫ６３が半導体パッケージＰＫ６１、ＰＫ６２上に実装されている。
これにより、複数の半導体パッケージＰＫ６１、ＰＫ６２上に同一の半導体パッケージＰＫ６３を配置することが可能となり、実装面積の縮小を可能としつつ、異種チップの３次元実装を図ることが可能となる。
【００６８】
図８は、本発明の第７実施形態に係る半導体装置の構成を示す断面図である。なお、この第７実施形態は、半導体チップ４２１、４３１の端部が半導体チップ４１３上にそれぞれ配置されるようにして、半導体チップ４１３、４２１、４３１をキャリア基板４１１上にそれぞれフリップチップ実装するようにしたものである。
【００６９】
図８において、キャリア基板４１１の両面にはランド４１２ａ、４１２ｃがそれぞれ形成されるとともに、キャリア基板４１１内には内部配線４１２ｂが形成されている。そして、キャリア基板４１１上には半導体チップ４１３がフリップチップ実装され、半導体チップ４１３には、フリップチップ実装するための突出電極４１４が設けられている。そして、半導体チップ４１３に設けられた突出電極４１４は、異方性導電シート４１５を介してランド４１２ｃ上にＡＣＦ接合されている。なお、半導体チップ４１３をキャリア基板４１１上に実装する場合、ＡＣＦ接合を用いる方法以外にも、例えば、ＮＣＦ接合などのその他の接着剤接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。また、キャリア基板４１１の裏面に設けられたランド４１２ａ上には、キャリア基板４１１をマザー基板上に実装するための突出電極４１６が設けられている。
【００７０】
一方、半導体チップ４２１、４３１には、電極パッド４２２、４３２がそれぞれ設けられるとともに、電極パッド４２２、４３２がそれぞれ露出するようにして、絶縁膜４２３、４３３がそれぞれ設けられている。そして、電極パッド４２２、４３３上には、半導体チップ４２１、４３１の端部が半導体チップ４１３上にそれぞれ保持されるようにして、半導体チップ４２１、４３１をそれぞれフリップチップ実装するための突出電極４２４、４３４がそれぞれ設けられている。
【００７１】
ここで、突出電極４２４、４３４は、半導体チップ４１３の搭載領域を避けるようにそれぞれ配置することができ、例えば、突出電極４２４、４３４をコ字状にそれぞれ配列することができる。そして、キャリア基板４１１上に設けられたランド４１２ｃ上に突出電極４２４、４３４がそれぞれ接合され、半導体チップ４２１、４３１の端部が半導体チップ４１３上にそれぞれ配置されるようにして、半導体チップ４２１、４３１がキャリア基板４１１上にそれぞれフリップチップ実装されている。
【００７２】
これにより、半導体チップ４１３、４２１、４３１の種類またはサイズが異なる場合においても、半導体チップ４１３、４２１、４３１間にキャリア基板を介在させることなく、半導体チップ４１３上に半導体チップ４２１、４３１をフリップチップ実装することが可能となる。このため、半導体チップ４１３、４２１、４３１積層時の高さの増大を抑制しつつ、実装面積を縮小することが可能となり、省スペース化の実効性を向上させることが可能となる。
【００７３】
なお、半導体チップ４２１、４３１をキャリア基板４１１上に実装する場合、半導体チップ４２１、４３１は半導体チップ４１３上に密着していてもよいし、キャリア基板４２１、４３１は半導体チップ４１３から離れていてもよい。また、半導体チップ４２１、４３１をキャリア基板４１１上に実装する場合、例えば、ＡＣＦ接合やＮＣＦ接合などの接着剤接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。また、突出電極４１４、４１６、４２４、４３４としては、例えば、Ａｕバンプ、半田材などで被覆されたＣｕバンプやＮｉバンプ、あるいは半田ボールなどを用いることができる。また、半導体チップ４２１、４３１とキャリア基板４１１との間の隙間には、封止樹脂を充填するようにしてもよい。
【００７４】
図９は、本発明の第８実施形態に係る半導体装置の構成を示す断面図である。なお、この第８実施形態は、スタックド構造の半導体チップ５２１ａ〜５２１ｃ、５３１ａ〜５３１ｃの端部が半導体チップ５１３上にそれぞれ配置されるようにして、スタックド構造の半導体チップ５２１ａ〜５２１ｃ、５３１ａ〜５３１ｃをキャリア基板５１１上にフリップチップ実装するようにしたものである。
【００７５】
図９において、キャリア基板５１１の両面にはランド５１２ａ、５１２ｃがそれぞれ形成されるとともに、キャリア基板５１１内には内部配線５１２ｂが形成されている。そして、キャリア基板５１１上には半導体チップ５１３がフリップチップ実装され、半導体チップ５１３には、フリップチップ実装するための突出電極５１４が設けられている。そして、半導体チップ５１３に設けられた突出電極５１４は、異方性導電シート５１５を介してランド５１２ｃ上にＡＣＦ接合されている。なお、半導体チップ５１３をキャリア基板５１１上に実装する場合、ＡＣＦ接合を用いる方法以外にも、例えば、ＮＣＦ接合などのその他の接着剤接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。また、キャリア基板５１１の裏面に設けられたランド５１２ａ上には、キャリア基板５１１をマザー基板上に実装するための突出電極５１６が設けられている。
【００７６】
一方、半導体チップ５２１ａ〜５２１ｃ、５３１ａ〜５３１ｃには、電極パッド５２２ａ〜５２２ｃ、５３２ａ〜５３２ｃがそれぞれ設けられるとともに、各電極パッド５２２ａ〜５２２ｃ、５３２ａ〜５３２ｃがそれぞれ露出するようにして、絶縁膜５２３ａ〜５２３ｃ、５３３ａ〜５３３ｃがそれぞれ設けられている。そして、半導体チップ５２１ａ〜５２１ｃ、５３１ａ〜５３１ｃには、例えば、各電極パッド５２２ａ〜５２２ｃ、５３２ａ〜５３２ｃの位置に対応して、貫通孔５２４ａ〜５２４ｃ、５３４ａ〜５３４ｃがそれぞれ形成され、各貫通孔５２４ａ〜５２４ｃ、５３４ａ〜５３４ｃ内には、絶縁膜５２５ａ〜５２５ｃ、５３５ａ〜５３５ｃおよび導電膜５２６ａ〜５２６ｃ、５３６ａ〜５３６ｃをそれぞれ介して、貫通電極５２７ａ〜５２７ｃ、５３７ａ〜５３７ｃがそれぞれ形成されている。そして、貫通電極５２７ａ〜５２７ｃ、５３７ａ〜５３７ｃがそれぞれ形成された半導体チップ５２１ａ〜５２１ｃ、５３１ａ〜５３１ｃは、貫通電極５２７ａ〜５２７ｃ、５３７ａ〜５３７ｃをそれぞれ介して積層され、半導体チップ５２１ａ〜５２１ｃ、５３１ａ〜５３１ｃ間の隙間には樹脂５２８ａ、５２８ｂ、５３８ａ、５３８ｂがそれぞれ注入されている。
【００７７】
そして、半導体チップ５２１ａ、５３１ａにそれぞれ形成された各貫通電極５２７ａ、５３７ａ上には、半導体チップ５２１ａ〜５２１ｃ、５３１ａ〜５３１ｃの積層構造の端部が半導体チップ５１３上にそれぞれ保持されるようにして、半導体チップ５２１ａ〜５２１ｃ、５３１ａ〜５３１ｃの積層構造をそれぞれフリップチップ実装するための突出電極５２９、５３９がそれぞれ設けられている。
【００７８】
ここで、突出電極５２９、５３９は、半導体チップ５１３の搭載領域を避けるようにして配置することができ、例えば、突出電極５２９、５３９をコ字状にそれぞれ配列することができる。そして、キャリア基板５１１上に設けられたランド５１２ｃ上に突出電極５２９、５３９がそれぞれ接合され、タックド構造の半導体チップ５２１ａ〜５２１ｃ、５３１ａ〜５３１ｃの端部が半導体チップ５１３上にそれぞれ配置されるようにして、スタックド構造の半導体チップ５２１ａ〜５２１ｃ、５３１ａ〜５３１ｃがキャリア基板５１１上にそれぞれフリップチップ実装されている。
【００７９】
これにより、半導体チップ５２１ａ〜５２１ｃ、５３１ａ〜５３１ｃの積層構造と半導体チップ５１３との間にキャリア基板を介在させることなく、半導体チップ５１３上に半導体チップ５２１ａ〜５２１ｃ、５３１ａ〜５３１ｃの積層構造をそれぞれフリップチップ実装することが可能となり、積層時の高さの増大を抑制しつつ、半導体チップ５１３と異なる種類の半導体チップ５２１ａ〜５２１ｃ、５３１ａ〜５３１ｃを複数積層することが可能となる。
【００８０】
なお、半導体チップ５２１ａ〜５２１ｃ、５３１ａ〜５３１ｃの積層構造をキャリア基板５１１上に実装する場合、例えば、ＡＣＦ接合やＮＣＦ接合などの接着剤接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。また、突出電極５１４、５１６、５２９，５２９としては、例えば、Ａｕバンプ、半田材などで被覆されたＣｕバンプやＮｉバンプ、あるいは半田ボールなどを用いることができる。また、上述した実施形態では、半導体チップ５２１ａ〜５２１ｃ、５３１ａ〜５３１ｃの３層構造をキャリア基板５１１上にそれぞれ実装する方法について説明したが、キャリア基板５１１上に実装される半導体チップの積層構造は、２層または４層以上であってもよい。また、半導体チップ５２１ａ、５３１ａとキャリア基板５１１との間の隙間には、封止樹脂を充填するようにしてもよい。
【００８１】
図１０は、本発明の第９実施形態に係る半導体装置の構成を示す断面図である。なお、この第９実施形態は、複数のＷ−ＣＳＰ（ウエハレベル−チップサイズパッケージ）の端部が半導体チップ６１３上にそれぞれ配置されるようにして、Ｗ−ＣＳＰをキャリア基板６１１上に実装するようにしたものである。
図１０において、半導体パッケージＰＫ７１にはキャリア基板６１１が設けられ、キャリア基板６１１の両面にはランド６１２ａ、６１２ｃがそれぞれ形成されるとともに、キャリア基板６１１内には内部配線６１２ｂが形成されている。そして、キャリア基板６１１上には半導体チップ６１３がフリップチップ実装され、半導体チップ６１３には、フリップチップ実装するための突出電極６１４が設けられている。そして、半導体チップ６１３に設けられた突出電極６１４は、異方性導電シート６１５を介してランド６１２ｃ上にＡＣＦ接合されている。また、キャリア基板６１１の裏面に設けられたランド６１２ａ上には、キャリア基板６１１をマザー基板上に実装するための突出電極６１６が設けられている。
【００８２】
一方、半導体パッケージＰＫ７２、ＰＫ７３には半導体チップ６２１、６３１がそれぞれ設けられ、各半導体チップ６２１、６３１には、電極パッド６２２、６３２がそれぞれ設けられるとともに、各電極パッド６２２、６３２がそれぞれ露出するようにして、絶縁膜６２３、６３３がそれぞれ設けられている。そして、各半導体チップ６２１、６３１上には、各電極パッド６２２、６３２がそれぞれ露出するようにして応力緩和層６２４、６３５がそれぞれ形成され、各電極パッド６２２、６３２上には、応力緩和層６２４、６３５上にそれぞれ延伸された再配置配線６２５、６３５がそれぞれ形成されている。そして、各再配置配線６２５、６３５上にはソルダレジスト膜６２６、６３６がそれぞれ形成され、各ソルダレジスト膜６２６、６３６には、各応力緩和層６２４、６３５上において再配置配線６２５、６３５をそれぞれ露出させる開口部６２７、６３７がそれぞれ形成されている。そして、各開口部６２７、６３７を介してそれぞれ露出された再配置配線６２５、６３５上には、半導体チップ６２１、６３１の端部が半導体チップ６１３上にそれぞれ保持されるようにして、各半導体チップ６２１、６３１をキャリア基板６１１上にそれぞれフェースダウン実装するための突出電極６２８、６３８がそれぞれ設けられている。
【００８３】
ここで、突出電極６２８、６３８は、半導体チップ６１３の搭載領域を避けるようにして配置することができ、例えば、突出電極６２８、６３８をコ字状にそれぞれ配列することができる。そして、キャリア基板６１１上に設けられたランド６１２ｃ上に突出電極６２８、６３８がそれぞれ接合され、半導体チップ６２１１、６３１の端部が半導体チップ６１３上にそれぞれ配置されるようにして、半導体パッケージＰＫ７２、ＰＫ７３がキャリア基板６１１上にそれぞれ実装されている。
【００８４】
これにより、半導体チップ６１３がフリップチップ実装されたキャリア基板６１１上にＷ−ＣＳＰを積層することができ、半導体チップ６１３、６２１、６３１の種類またはサイズが異なる場合においても、半導体チップ６１３、６２１、６３１間にキャリア基板を介在させることなく、半導体チップ６１３上に半導体チップ６２１、６３１を３次元実装することが可能となる。このため、半導体チップ６１３、６２１、６３１積層時の高さの増大を抑制しつつ、実装面積を縮小することが可能となり、省スペース化の実効性を向上させることが可能となる。
【００８５】
なお、半導体パッケージＰＫ７２、ＰＫ７３をキャリア基板６１１上に実装する場合、半導体パッケージＰＫ７２、ＰＫ７３は半導体チップ６１３上に密着していてもよいし、半導体パッケージＰＫ７２、ＰＫ７３は半導体チップ６１３から離れていてもよい。また、半導体パッケージＰＫ７２、ＰＫ７３をキャリア基板６１１上に実装する場合、例えば、ＡＣＦ接合やＮＣＦ接合などの接着剤接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。また、突出電極６１４、６１６、６２８、６３８としては、例えば、Ａｕバンプ、半田材などで被覆されたＣｕバンプやＮｉバンプ、あるいは半田ボールなどを用いることができる。
【００８６】
なお、上述した半導体装置および電子デバイスは、例えば、液晶表示装置、携帯電話、携帯情報端末、ビデオカメラ、デジタルカメラ、ＭＤ（Ｍｉｎｉ Ｄｉｓｃ）プレーヤなどの電子機器に適用することができ、電子機器の機能性の向上を可能としつつ、電子機器の小型・軽量化を図ることが可能となる。
また、上述した実施形態では、半導体チップまたは半導体パッケージを実装する方法を例にとって説明したが、本発明は、必ずしも半導体チップまたは半導体パッケージを実装する方法に限定されることなく、例えば、弾性表面波（ＳＡＷ）素子などのセラミック素子、光変調器や光スイッチなどの光学素子、磁気センサやバイオセンサなどの各種センサ類などを実装するようにしてもよい。
【図面の簡単な説明】
【図１】 第１実施形態に係る半導体装置の構成を示す断面図。
【図２】 第１実施形態に係る半導体装置の構成を示す平面図。
【図３】 第２実施形態に係る半導体装置の製造方法を示す断面図。
【図４】 第３実施形態に係る半導体装置の製造方法を示す断面図。
【図５】 第４実施形態に係る半導体装置の構成を示す断面図。
【図６】 第５実施形態に係る半導体装置の構成を示す断面図。
【図７】 第６実施形態に係る半導体装置の構成を示す断面図。
【図８】 第７実施形態に係る半導体装置の構成を示す断面図。
【図９】 第８実施形態に係る半導体装置の構成を示す断面図。
【図１０】 第９実施形態に係る半導体装置の構成を示す断面図。
【符号の説明】
１１、２１、３１、４１、５１、６１、７１、８１、９１、１１１、１２１、１３１、２１１、２２１、２３１、３１１、３２１、３３１、４１１、５１１、６１１ キャリア基板、１２ａ、１２ｃ、２２ａ、２２ａ´、２２ｃ、３２ａ、３２ａ´、３２ｃ、４２ａ、４２ｂ、５２、６２、７２ａ、７２ｂ、８２、９２、１１２ａ、１１２ｂ、１２２、２１２ａ、２１２ｂ、２２２、２３２、３１２ａ、３１２ｂ、３２２ａ、３２２ｂ、３２２ａ、３２２ｂ、４１２ａ、４１２ｃ、５１２ａ、５１２ｃ、６１２ａ、６１２ｃ ランド、１２ｂ、２２ｂ、３２ｂ、４２ｂ、５２ｂ、４１２ｂ、５１２ｂ、６１２ｂ 内部配線、１３、２３ａ〜２３ｃ、３３ａ〜３３ｃ、４３、７３、１１３、２１３、３１３、３２３、４１３、４２１、５１３、５２１ａ〜５２１ｃ、６１３、６２１、６３１ 半導体チップ、１４、１６、２６、３６、４４、４６、５３、６３、７４、７６、８３、９３、１１４、１１６、１２３、１３３、２１４、２１６、２２３、２３３、３１４、３１６、３２４、３２６、３３３ａ、３３３ｂ、４１４、４１６、４２４、５１４、５１６、５２９、５３９、６１４、６１６、６２８、６３８ 突出電極、１５、４５、７５、１１５、２１５、３１５、３２５、４１５、５１５、６１５ 異方性導電シート、２４ａ〜２４ｃ、３４ａ〜３４ｃ、５４ｂ 接着層、２５ａ〜２５ｃ、３５ａ〜３５ｃ、５５ｂ 導電性ワイヤ、２７、３７、５４、６４、６５、８４、９４、９５、９６、１２４、１３４、２２４、２３４、３３４、５２８ａ、５２８ｂ 封止樹脂、２４１ 樹脂、８５ 容器、４２２、５２２ａ〜５２２ｃ、６２２、６３２ 電極パッド、４２３、５２３ａ〜５２３ｃ、５２５ａ〜５２５ｃ、６２３、６３３ 絶縁膜、５２４ａ〜５２４ｃ 貫通孔、５２６ａ〜５２６ｃ 導電膜、５２７ａ〜５２７ｃ 貫通電極、６２４、６３４応力緩和層、６２５、６３５ 再配置配線、６２６、５３６ ソルダレジスト層、６２７、６３７ 開口部、ＰＫ１１〜ＰＫ１３、ＰＫ２１〜ＰＫ２３、ＰＫ３１〜ＰＫ３３、ＰＫ４１〜ＰＫ４３、ＰＫ５１〜ＰＫ５３、ＰＫ６１〜ＰＫ６３、ＰＫ７１〜ＰＫ７３ 半導体パッケージ
【発明の属する技術分野】
本発明は半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法に関し、特に、半導体パッケージなどの積層構造に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、半導体チップ実装時の省スペース化を図るため、例えば、特許文献１に開示されているように、同種のキャリア基板を介在させながら半導体チップを３次元実装する方法がある。
【０００３】
【特許文献１】
特開平１０−２８４６８３号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、同種のキャリア基板を介在させながら半導体チップを３次元実装する方法では、異種パッケージの積層が困難となり、異種チップの積層が困難となることから、省スペース化の実効性が上がらないという問題があった。
そこで、本発明の目的は、異種パッケージの３次元実装構造を実現することが可能な半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法を提供することである。
【０００５】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、第１キャリア基板上に配置された第１半導体チップが搭載された第１半導体パッケージと、前記第１半導体チップ上に端部が配置されるようにして、前記第１キャリア基板の前記第１半導体チップの搭載面と同一面上に支持された第２半導体パッケージとを備えることを特徴とする。
【０００６】
これにより、第１半導体パッケージのサイズと第２半導体パッケージのサイズが異なる場合においても、第１半導体チップが搭載された第１半導体パッケージ上に第２半導体パッケージを積層させることが可能となる。このため、第１半導体パッケージと第２半導体パッケージの種類が異なる場合においても、３次元実装構造を実現することが可能となり、異種チップの積層を図ることが可能となることから、省スペース化の実効性を向上させることが可能となる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、前記第１半導体チップ上に端部が配置されるようにして、前記第１キャリア基板の前記第１半導体チップの搭載面と同一面上に支持された第３半導体パッケージをさらに備えることを特徴とする。
これにより、第２半導体パッケージおよび第３半導体パッケージを第１半導体チップ上に配置することが可能となり、同一の第１半導体チップ上に複数の半導体パッケージを配置することが可能となることから、実装面積をより一層縮小することが可能となる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、前記第２半導体パッケージと前記第３半導体パッケージとは離間していることを特徴とする。
これにより、第２半導体パッケージおよび第３半導体パッケージを第１半導体チップ上に配置した場合においても、第１半導体チップから発生する熱を第２半導体パッケージと第３半導体パッケージとの間の隙間から逃がすことが可能となり、第１半導体チップから発生する熱の放散性を向上させることが可能となる。このため、第１半導体チップの信頼性の劣化を抑制しつつ、同一の第１半導体チップ上に複数の半導体パッケージを配置することが可能となり、動作不良を抑止しつつ、実装面積を縮小することが可能となる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、前記第２半導体パッケージと前記第３半導体パッケージとは、サイズ、厚みまたは材質の少なくともいずれか１つが異なることを特徴とする。
これにより、同一半導体チップ上に複数の異種パッケージを配置することが可能となり、実装面積をより一層縮小することが可能となるとともに、パッケージ間で生じる反りを相殺させることが可能となり、パッケージ間の接続信頼性を向上させることが可能となる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、前記第２半導体パッケージと前記第３半導体パッケージとの間の隙間、第１半導体パッケージと前記第２半導体パッケージとの間の隙間、または第１半導体パッケージと前記第３半導体パッケージとの間の隙間の少なくともいずれか１つの隙間には樹脂が充填されていることを特徴とする。
【００１１】
これにより、半導体パッケージ間の隙間に充填された樹脂により、半導体パッケージに発生する応力を緩和することが可能となる。このため、半導体パッケージの耐衝撃性を向上させることが可能となり、複数の半導体パッケージを積層した場合においても、半導体パッケージの信頼性を確保することが可能となる。
また、本発明の一態様に係る半導体装置によれば、前記第１半導体パッケージは、前記第１半導体チップがフリップチップ実装された第１キャリア基板を備え、前記第２半導体パッケージは、第２半導体チップと、前記第２半導体チップが実装された第２キャリア基板と、前記第１キャリア基板上に接合され、前記第１半導体チップ上に前記第２キャリア基板を保持する突出電極と、前記第２半導体チップを封止する封止材とを備えることを特徴とする。
【００１２】
これにより、第１キャリア基板上に突出電極を接合することで、高さの増大を抑制しつつ、異種パッケージを積層させることが可能となり、実装面積を縮小することが可能となる。
また、本発明の一態様に係る半導体装置によれば、前記第１半導体パッケージは、前記第１キャリア基板上に前記第１半導体チップがフリップチップ実装されたボールグリッドアレイ、前記第２半導体パッケージは、前記第２キャリア基板上に搭載された前記第２半導体チップがモールド封止されたボールグリッドアレイまたはチップサイズパッケージであることを特徴とする。
【００１３】
これにより、汎用パッケージを用いた場合においても、異種パッケージを積層することが可能となり、生産効率の劣化を抑制しつつ、実装面積を縮小することが可能となる。
また、本発明の一態様に係る半導体装置によれば、前記突出電極は、前記第１半導体チップの搭載領域を避けるようにして、前記第２キャリア基板の少なくとも４隅に配置されていることを特徴とする。
【００１４】
これにより、第１半導体チップ上に第２半導体パッケージの端部が配置された場合においても、突出電極の配置位置を調整することで、第２半導体パッケージを第１半導体パッケージ上で安定して保持することが可能となり、積層構造の複雑化を抑制しつつ、実装面積を縮小することが可能となる。
また、本発明の一態様に係る半導体装置によれば、前記第１半導体チップは論理演算素子、前記第２半導体チップは記憶素子であることを特徴とする。
【００１５】
これにより、実装面積の増大を抑制しつつ、様々の機能を実現することが可能となるとともに、記憶素子のスタック構造を容易に実現することが可能となり、記憶容量を容易に増加させることが可能となる。
また、本発明の一態様に係る半導体装置によれば、第１キャリア基板上に配置された第１半導体チップが搭載された第１半導体パッケージと、前記第１半導体チップ上に端部が配置されるようにして、前記第１キャリア基板の前記第１半導体チップの搭載面と同一面上に支持された第２半導体チップとを備えることを特徴とする。
【００１６】
これにより、半導体チップの種類またはサイズが異なる場合においても、第１半導体チップと第２半導体チップとの間にキャリア基板を介在させることなく、第１半導体チップ上に第２半導体チップが配置されるようにして、第２半導体チップを第１半導体パッケージ上にフリップチップ実装することが可能となる。このため、半導体チップ積層時の高さの増大を抑制しつつ、実装面積を縮小することが可能となり、省スペース化の実効性を向上させることが可能となる。
【００１７】
また、本発明の一態様に係る半導体装置によれば、前記第２半導体チップは３次元実装構造を含むことを特徴とする。
これにより、種類またはサイズが異なる第２半導体チップを第１半導体チップ上に複数積層することが可能となり、様々の機能を持たせることを可能としつつ、半導体チップ実装時の省スペース化を図ることが可能となる。
【００１８】
また、本発明の一態様に係る半導体デバイスによれば、第１キャリア基板上に配置された電子部品が搭載された第１パッケージと、前記電子部品上に端部が配置されるようにして、前記第１キャリア基板の前記電子部品の搭載面と同一面上に支持された第２パッケージとを備えることを特徴とする。
これにより、第１パッケージと第２パッケージの種類が異なる場合においても、３次元実装構造を実現することが可能となり、異種部品の積層を図ることが可能となるから、省スペース化の実効性を向上させることが可能となる。
【００１９】
また、本発明の一態様に係る電子機器によれば、第１キャリア基板上に配置された半導体チップが搭載された第１半導体パッケージと、前記半導体チップ上に端部が配置されるようにして、前記第１キャリア基板の前記半導体チップの搭載面と同一面上に支持された第２半導体パッケージと、前記第１半導体パッケージが実装されたマザー基板とを備えることを特徴とする。
これにより、半導体チップが搭載された異種パッケージの３次元実装構造を実現することが可能となり、電子機器の機能性の向上を可能としつつ、電子機器の小型・軽量化を図ることが可能となる。
【００２０】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１キャリア基板上に第１半導体チップを実装する工程と、第２キャリア基板上に第２半導体チップを実装する工程と、前記第２キャリア基板に第１突出電極を形成する工程と、前記第１半導体チップ上に前記第２キャリア基板の端部が配置されるようにして、前記第１突出電極を第１キャリア基板上に接合する工程とを備えることを特徴とする。
【００２１】
これにより、第１キャリア基板のサイズと第２キャリア基板のサイズが異なる場合においても、第１突出電極を第１キャリア基板に接合することで、第１半導体チップが実装された第１キャリア基板上に第２キャリア基を積層させることが可能となる。このため、第１突出電極の配置位置を調整することで、異種チップの積層を図ることが可能となり、製造工程の煩雑化を抑制しつつ、省スペース化の実効性を向上させることが可能となる。
【００２２】
また、本発明の一態様に係る半導体装置の製造方法によれば、第３キャリア基板上に第３半導体チップを実装する工程と、前記第３キャリア基板に第２突出電極を形成する工程と、前記第１半導体チップ上に第３キャリア基板の端部が配置されるようにして、前記第２突出電極を第１キャリア基板上に接合する工程とをさらに備えることを特徴とする。
【００２３】
これにより、第１突出電極および第２突出電極の配置位置を調整することで、同一半導体チップ上に複数の半導体パッケージを配置することが可能となり、製造工程の煩雑化を抑制しつつ、実装面積をより一層縮小することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第２キャリア基板と前記第３キャリア基板との間の隙間、前記第１キャリア基板と前記第２キャリア基板との間の隙間、または前記第１キャリア基板と前記第３キャリア基板との間の隙間の少なくとも１つの隙間から樹脂を注入する工程をさらに備えることを特徴とする。
【００２４】
これにより、半導体パッケージ間の隙間に樹脂を効率よく充填することが可能となり、半導体パッケージ間の隙間を狭くすることが可能となる。このため、半導体パッケージの耐衝撃性を向上させることを可能としつつ、半導体パッケージの実装密度を向上させることが可能となり、半導体パッケージの信頼性を確保しつつ、実装面積を縮小することが可能となる。
【００２５】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第２半導体チップが実装された第２キャリア基板を第１封止材で封止する工程と、前記第３半導体チップが実装された第３キャリア基板を第２封止材で封止する工程と、前記第１封止材と前記第２封止材とを離間させた状態で、前記第１封止材の表面と前記第２封止材の表面を平坦面上に接触させる工程と、前記第１突出電極および前記第２突出電極の形成面側から樹脂を注入することにより、前記第１封止材と前記第２封止材との間の隙間に樹脂を充填する工程とをさらに備えることを特徴とする。
【００２６】
これにより、第１キャリア基板上に実装された第２キャリア基板と第３キャリア基板とが離間している場合においても、上段に配置される半導体パッケージの上面を平坦化させることが可能となる。このため、吸着パットによる半導体パッケージのピックアップを安定して行うことが可能となり、半導体パッケージをマザー基板上に精度よく実装することが可能となる。
【００２７】
また、本発明の一態様に係る電子デバイスの製造方法によれば、第１キャリア基板上に第１電子部品を実装する工程と、第２キャリア基板上に第２電子部品を実装する工程と、前記第２キャリア基板に突出電極を形成する工程と、前記第１電子部品上に前記第２キャリア基板の端部が配置されるようにして、前記突出電極を第１キャリア基板上に接合する工程とを備えることを特徴とする。
【００２８】
これにより、突出電極の配置位置を調整することで、第１電子部品上に第２電子部品を配置することが可能となり、製造工程の煩雑化を抑制しつつ、実装面積を縮小することが可能となる。
【００２９】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置、電子デバイスおよびそれら製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の構成を示す断面図、図２は、本発明の第１実施形態に係る半導体装置の概略構成を示す平面図である。なお、この第１実施形態は、半導体チップ（または半導体ダイ）１３がＡＣＦ接合により実装された半導体パッケージＰＫ１１上に、スタックド構造の半導体チップ（または半導体ダイ）２３ａ〜２３ｃがワイヤボンド接続された半導体パッケージＰＫ１２およびスタックド構造の半導体チップ（または半導体ダイ）３３ａ〜３２ｃがワイヤボンド接続された半導体パッケージＰＫ１３をそれぞれ積層したものである。
【００３０】
図１において、半導体パッケージＰＫ１１にはキャリア基板１１が設けられ、キャリア基板１１の両面にはランド１２ａ、１２ｃがそれぞれ形成されるとともに、キャリア基板１１内には内部配線１２ｂが形成されている。そして、キャリア基板１１上には半導体チップ１３がフリップチップ実装され、半導体チップ１３には、フリップチップ実装するための突出電極１４が設けられている。そして、半導体チップ１３に設けられた突出電極１４は、異方性導電シート１５を介してランド１２ｃ上にＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）接合されている。また、キャリア基板１１の裏面に設けられたランド１２ａ上には、キャリア基板１１をマザー基板上に実装するための突出電極１６が設けられている。
【００３１】
ここで、ＡＣＦ接合により半導体チップ１３をキャリア基板１１上に実装することにより、ワイヤボンドやモールド封止するためのスペースが不要となり、３次元実装時の省スペース化を図ることが可能となるとともに、半導体チップ１３をキャリア基板１１上に接合する際の低温化を図ることが可能となり、実際の使用時のキャリア基板１１の反りを低減することが可能となる。
【００３２】
一方、半導体パッケージＰＫ１２、ＰＫ１３にはキャリア基板２１、３１がそれぞれ設けられている。そして、キャリア基板２１、３１の裏面にはランド２２ａ、２２ａ´、３２ａ、３２ａ´がそれぞれ形成されるとともに、キャリア基板２１、３１の表面にはランド２２ｃ、３２ｃがそれぞれ形成され、キャリア基板２１、３１内には内部配線２２ｂ、３２ｂがそれぞれ形成されている。ここで、ランド２２ａ、３２ａ上には突出電極２６、３６をそれぞれ配置し、ランド２２ａ´、３２ａ´は、突出電極２６、３６が配置されないまま残しておくことができる。
【００３３】
そして、キャリア基板２１、３１上には、接着層２４ａ、３４ａをそれぞれ介し半導体チップ２３ａ、３３ａがそれぞれフェースアップ実装され、半導体チップ２３ａ、３３ａは、導電性ワイヤ２５ａ、３５ａをそれぞれ介してランド２２ｃ、３２ｃにそれぞれワイヤボンド接続されている。さらに、半導体チップ２３ａ、３３ａ上には、導電性ワイヤ２５ａ、３５ａを避けるようにして、半導体チップ２３ｂ、３３ｂがそれぞれフェースアップ実装され、半導体チップ２３ｂ、３３ｂは、接着層２４ｂ、３４ｂをそれぞれ介して半導体チップ２３ａ、３３ａ上にそれぞれ固定されるとともに、導電性ワイヤ２５ｂ、３５ｂをそれぞれ介してランド２２ｃ、３２ｃにそれぞれワイヤボンド接続されている。さらに、半導体チップ２３ｂ、３３ｂ上には、導電性ワイヤ２５ｂ、３５ｂを避けるようにして、半導体チップ２３ｃ、３３ｃがそれぞれフェースアップ実装され、半導体チップ２３ｃ、３３ｃは、接着層２４ｃ、３４ｃをそれぞれ介して半導体チップ２３ｂ、３３ｂ上にそれぞれ固定されるとともに、導電性ワイヤ２５ｃ、３５ｃをそれぞれ介してランド２２ｃ、３２ｃにそれぞれワイヤボンド接続されている。
【００３４】
また、キャリア基板２１、３１の裏面にそれぞれ設けられたランド２２ａ、３２ａ上には、キャリア基板２１、３１が半導体チップ１３上にそれぞれ保持されるようにして、キャリア基板２１、３１をキャリア基板１１上にそれぞれ実装するための突出電極２６、３６がそれぞれ設けられている。ここで、突出電極２６、３６は、キャリア基板２１、３１の少なくとも四隅に存在することが好ましい。例えば、図２に示すように、突出電極２６、３６をコ字状に配列することができる。
【００３５】
これにより、キャリア基板２１、３１の端部が半導体チップ１３上にそれぞれ配置されるようにして、キャリア基板２１、３１をキャリア基板１１上にそれぞれ実装した場合においても、キャリア基板２１、３１をキャリア基板１１上で安定して保持することが可能となる。
また、突出電極２６、３６が未配置のまま残されたランド２２ａ´、３２ａ´をキャリア基板２１、３１にそれぞれ設けることにより、突出電極２６、３６の配置位置を調整することが可能となる。このため、キャリア基板１１上に実装される半導体チップ１３の種類やサイズが変更された場合においても、キャリア基板２１、３１の構成を変更することなく、突出電極２６、３６を配置し直すことが可能となり、キャリア基板２１、３１の汎用化を図ることが可能となる。
【００３６】
そして、キャリア基板１１上に設けられたランド１２ｃに突出電極２６、３６をそれぞれ接合させることにより、キャリア基板２１、３１の端部がそれぞれ半導体チップ１３上に配置されるようにして、キャリア基板２１、３１をキャリア基板１１上にそれぞれ実装することができる。これにより、同一の半導体チップ１３上に複数の半導体パッケージＰＫ１２、ＰＫ１３を配置することが可能となり、実装面積の縮小を可能としつつ、異種の半導体チップ１３、２３ａ〜２３ｃ、３３ａ〜３３ｃの３次元実装を図ることが可能となる。
【００３７】
ここで、半導体チップ１３としては、例えば、ＣＰＵなどの論理演算素子、半導体チップ２３ａ〜２３ｃ、３３ａ〜３３ｃとしては、例えば、ＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭ、フラッシュメモリなどの記憶素子を用いることができる。これにより、実装面積の増大を抑制しつつ、様々の機能を実現することが可能となるとともに、記憶素子のスタック構造を容易に実現することが可能となり、記憶容量を容易に増加させることが可能となる。
【００３８】
なお、キャリア基板２１、３１をキャリア基板１１上にそれぞれ実装する場合、キャリア基板２１、３１の裏面は半導体チップ１３上に密着していてもよいし、キャリア基板２１、３１の裏面は半導体チップ１３から離れていてもよい。
また、キャリア基板２１とキャリア基板３１とは、側壁が密着していてもよいし、側壁が離れていてもよい。ここで、キャリア基板２１とキャリア基板３１の側壁を密着させることにより、半導体パッケージＰＫ１１上に実装される半導体パッケージＰＫ１２、ＰＫ１３の実装密度を向上させることが可能となり、省スペース化を図ることが可能となる。一方、キャリア基板２１とキャリア基板３１の側壁を離間させることにより、半導体チップ１３から発生する熱を半導体パッケージＰＫ１２、ＰＫ１３間の隙間から逃がすことが可能となり、半導体チップ１３から発生する熱の放散性を向上させることが可能となる。
【００３９】
また、半導体チップ２３ａ〜２３ｃ、３３ａ〜３３ｃの実装面側のキャリア基板２１、３１の一面全体に封止樹脂２７、３７がそれぞれ設けられ、この封止樹脂２７、３７により半導体チップ２３ａ〜２３ｃ、３３ａ〜３３ｃがそれぞれ封止されている。なお、封止樹脂２７、３７で半導体チップ２３ａ〜２３ｃ、３３ａ〜３３ｃをそれぞれ封止する場合、例えば、エポキシ樹脂などの熱硬化性樹脂を用いたモールド成形などにより行うことができる。
【００４０】
なお、キャリア基板１１、２１、３１としては、例えば、両面基板、多層配線基板、ビルドアップ基板、テープ基板またはフィルム基板などを用いることができ、キャリア基板１１、２１、３１の材質としては、例えば、ポリイミド樹脂、ガラスエポキシ樹脂、ＢＴレジン、アラミドとエポキシのコンポジットまたはセラミックなどを用いることができる。また、突出電極１６、２６、３６としては、例えば、Ａｕバンプ、半田材などで被覆されたＣｕバンプやＮｉバンプ、あるいは半田ボールなどを用いることができ、導電性ワイヤ２５ａ〜２５ｃ、３５ａ〜３５ｃとしては、例えば、ＡｕワイヤやＡｌワイヤなどを用いることができる。また、上述した実施形態では、キャリア基板２１、３１をキャリア基板１１上にそれぞれ実装するために、突出電極２６、３６をキャリア基板２６、３６のランド２２ａ、３２ａ上にそれぞれ設ける方法について説明したが、突出電極２６、３６をキャリア基板１１のランド１２ｃ上に設けるようにしてもよい。
【００４１】
また、上述した実施形態では、ＡＣＦ接合により半導体チップ１３をキャリア基板１１上に実装する方法について説明したが、例えば、ＮＣＦ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）接合などのその他の接着剤接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。また、半導体チップ２３ａ〜２３ｃ、３３ａ〜３３ｃをキャリア基板２１、３１上にそれぞれ実装する場合、ワイヤボンド接続を用いる方法について説明したが、キャリア基板２１、３１上に半導体チップ２３ａ〜２３ｃ、３３ａ〜３３ｃをフリップチップ実装するようにしてもよい。さらに、上述した実施形態では、キャリア基板１１上に半導体チップ１３を１個だけ実装する方法を例にとって説明したが、キャリア基板１１上に複数の半導体チップを実装するようにしてもよい。
【００４２】
図３は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。なお、この第２実施形態は、半導体チップ４３上に端部がかかるようにして半導体パッケージＰＫ２１上に実装された半導体パッケージＰＫ２２、ＰＫ２３間の隙間、半導体パッケージＰＫ２１、ＰＫ２２間の隙間および半導体パッケージＰＫ２１、ＰＫ２３間の隙間に樹脂６５を注入するようにしたものである。
【００４３】
図３（ａ）において、半導体パッケージＰＫ２１にはキャリア基板４１が設けられ、キャリア基板４１の両面にはランド４２ａ、４２ｂがそれぞれ形成されている。そして、キャリア基板４１上には半導体チップ４３がフリップチップ実装され、半導体チップ４３には、フリップチップ実装するための突出電極４４が設けられている。そして、半導体チップ４３に設けられた突出電極４４は、異方性導電シート４５を介してランド４２ｂ上にＡＣＦ接合されている。
【００４４】
一方、半導体パッケージＰＫ２２、ＰＫ２３にはキャリア基板５１、６１がそれぞれ設けられ、キャリア基板５１、６１の裏面にはランド５２、６２がそれぞれ形成され、ランド５２、６２上には半田ボールなどの突出電極５３、６３がそれぞれ設けられている。また、キャリア基板５１、６１上には半導体チップがそれぞれ実装され、半導体チップが実装されたキャリア基板５１、６１の一面全体は、封止樹脂５４、６４でそれぞれ封止されている。なお、キャリア基板５１、６１上には、ワイヤボンド接続された半導体チップを実装するようにしてもよいし、半導体チップをフリップチップ実装するようにしてもよく、半導体チップの積層構造を実装するようにしてもよい。
【００４５】
そして、半導体パッケージＰＫ２１上に半導体パッケージＰＫ２２、ＰＫ２３をそれぞれ積層する場合、キャリア基板４１のランド４２ｂ上にフラックスまたは半田ペーストを供給する。
次に、図３（ｂ）に示すように、半導体パッケージＰＫ２１上に半導体パッケージＰＫ２２、ＰＫ２３を互いに離間させてマウントし、リフロー処理を行うことにより、突出電極５３、６３をランド４２ｂ上にそれぞれ接合させる。
【００４６】
これにより、キャリア基板５１、６１に配置される突出電極５３、６３の配置位置を調整することで、同一半導体チップ４３上に複数の半導体パッケージＰＫ２２、ＰＫ２３を配置することが可能となり、製造工程の煩雑化を抑制しつつ、実装面積を縮小することが可能となる。また、半導体パッケージＰＫ２１上に半導体パッケージＰＫ２２、ＰＫ２３をそれぞれ積層することで、検査済みの良品の半導体パッケージＰＫ２１、ＰＫ２２、ＰＫ２３のみを選別してマウントすることが可能となり、製造歩留りを向上させることが可能となる。
【００４７】
次に、図３（ｃ）に示すように、半導体パッケージＰＫ２１、ＰＫ２２、ＰＫ２３間の隙間から樹脂６５を注入することにより、半導体パッケージＰＫ２１、ＰＫ２２、ＰＫ２３間の隙間に樹脂６５を充填する。ここで、半導体パッケージＰＫ２１、ＰＫ２２、ＰＫ２３間の隙間に樹脂６５を充填する場合、半導体パッケージＰＫ２１と半導体パッケージＰＫ２２との間の隙間、半導体パッケージＰＫ２１と半導体パッケージＰＫ２３との間の隙間、または半導体パッケージＰＫ２２と半導体パッケージＰＫ２３との間の隙間のいずれの方向から樹脂６５を注入してもよい。
【００４８】
これにより、半導体パッケージＰＫ２１、ＰＫ２２、ＰＫ２３間の隙間に樹脂６５を効率よく充填することが可能となり、半導体パッケージＰＫ２１、ＰＫ２２、ＰＫ２３の耐衝撃性を向上させることが可能となる。このため、突出電極５３、６３の根元に残留応力が集中した場合においても、突出電極５３、６３にクラックが誘発されることを防止することが可能となり、半導体パッケージＰＫ２１、ＰＫ２２、ＰＫ２３の信頼性を向上させることが可能となる。
【００４９】
次に、図３（ｄ）に示すように、キャリア基板４１の裏面に設けられたランド４２ａ上に、キャリア基板４１をマザー基板上に実装するための突出電極４６を形成する。
図４は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。なお、この第３実施形態は、突出電極８３、９３が設けられた半導体パッケージＰＫ３２、ＰＫ３３を、底が平坦な容器８５内に逆さまに離間させて配置し、突出電極８３、９３の形成面側から半導体パッケージＰＫ３２、ＰＫ３３間の隙間に樹脂９５を注入するようにしたものである。
【００５０】
図４において、半導体パッケージＰＫ３１にはキャリア基板７１が設けられ、キャリア基板７１の両面にはランド７２ａ、７２ｂがそれぞれ形成されている。そして、キャリア基板７１上には半導体チップ７３がフリップチップ実装され、半導体チップ７３には、フリップチップ実装するための突出電極７４が設けられている。そして、半導体チップ７３に設けられた突出電極７４は、異方性導電シート７５を介してランド７２ｂ上にＡＣＦ接合されている。
【００５１】
一方、半導体パッケージＰＫ３２、ＰＫ３３にはキャリア基板８１、９１がそれぞれ設けられ、キャリア基板８１、９１の裏面にはランド８２、９２がそれぞれ形成され、ランド８２、９２上には半田ボールなどの突出電極８３、９３がそれぞれ設けられている。また、キャリア基板８１、９１上には半導体チップがそれぞれ実装され、半導体チップが実装されたキャリア基板８１、９１の一面全体は、封止樹脂８４、９４でそれぞれ封止されている。
【００５２】
そして、図４（ａ）に示すように、突出電極８３、９３が設けられた半導体パッケージＰＫ３２、ＰＫ３３を、底が平坦な容器８５内に逆さまに離間させて配置する。そして、突出電極８３、９３の形成面側から半導体パッケージＰＫ３２、ＰＫ３３間の隙間に樹脂９５を注入し、樹脂９５を硬化させる。なお、容器８５の代わりに、底が平坦な型などを用いるようにしてもよい。
【００５３】
次に、図４（ｂ）、図４（ｃ）に示すように、半導体パッケージＰＫ３２、ＰＫ３３間の隙間に樹脂９５が充填されると、樹脂９５が充填された半導体パッケージＰＫ３２、ＰＫ３３を容器８５から取り出す。そして、樹脂９５が充填された半導体パッケージＰＫ３２、ＰＫ３３を半導体パッケージＰＫ３１上にマウントし、リフロー処理を行うことにより、突出電極８３、９３をランド７２ｂ上にそれぞれ接合させる。そして、半導体パッケージＰＫ３１、ＰＫ３２、ＰＫ３３間の隙間を介し樹脂９６を側方から注入することにより、半導体パッケージＰＫ３１、ＰＫ３２、ＰＫ３３間の隙間に樹脂９６を充填する。
【００５４】
次に、図４（ｄ）に示すように、キャリア基板７１の裏面に設けられたランド７２ａ上に、キャリア基板７１をマザー基板上に実装するための突出電極７６を形成する。
これにより、半導体パッケージＰＫ３２、ＰＫ３３が互いに離間されて半導体パッケージＰＫ３１上に実装された場合においても、半導体パッケージＰＫ３２、ＰＫ３３の上面を平坦化させることが可能となる。このため、吸着パットによる半導体パッケージＰＫ３１、ＰＫ３２、ＰＫ３３の実装構造のピックアップを安定して行うことが可能となり、半導体パッケージＰＫ３１、ＰＫ３２、ＰＫ３３の実装構造をマザー基板上に精度よく実装することが可能となる。
【００５５】
なお、図４の実施形態では、半導体パッケージＰＫ３２、ＰＫ３３に突出電極８３、９３をそれぞれ形成してから、半導体パッケージＰＫ３２、ＰＫ３３間の隙間に樹脂９５を充填する方法について説明したが、半導体パッケージＰＫ３２、ＰＫ３３間の隙間に樹脂９５を充填してから、半導体パッケージＰＫ３２、ＰＫ３３に突出電極８３、９３をそれぞれ形成してもよい。
【００５６】
図５は、本発明の第４実施形態に係る半導体装置の製造方法を示す断面図である。なお、この第４実施形態は、サイズが互いに異なる複数の半導体パッケージＰＫ４２、ＰＫ４３を、半導体パッケージＰＫ４１上に実装するようにしたものである。
図５において、半導体パッケージＰＫ４１にはキャリア基板１１１が設けられ、キャリア基板１１１の両面にはランド１１２ａ、１１２ｂがそれぞれ形成されている。そして、キャリア基板１１１上には半導体チップ１１３がフリップチップ実装され、半導体チップ１１３には、フリップチップ実装するための突出電極１１４が設けられている。そして、半導体チップ１１３に設けられた突出電極１１４は、異方性導電シート１１５を介してランド１１２ｂ上にＡＣＦ接合されている。
【００５７】
一方、半導体パッケージＰＫ４２、ＰＫ４３には、サイズが互いに異なるキャリア基板１２１、１３１がそれぞれ設けられ、キャリア基板１２１、１３１の裏面にはランド１２２、１３２がそれぞれ形成され、ランド１２２、１３２上には半田ボールなどの突出電極１２３、１３３がそれぞれ設けられている。また、キャリア基板１２１、１３１上には半導体チップがそれぞれ実装され、半導体チップが実装されたキャリア基板１２１、１３１の一面全体は、封止樹脂１２４、１３４でそれぞれ封止されている。
【００５８】
そして、キャリア基板１１１上に設けられたランド１１２ｂに突出電極１２３、１３３をそれぞれ接合させることにより、キャリア基板１２１、１３１の端部がそれぞれ半導体チップ１１３上に配置されるようにして、サイズが互いに異なる複数の半導体パッケージＰＫ４２、ＰＫ４３が半導体パッケージＰＫ４１上に実装されている。
【００５９】
これにより、異種チップが搭載された半導体パッケージＰＫ４２、ＰＫ４３を同一半導体チップ１１３上に配置することが可能となり、実装面積を縮小することが可能となるとともに、半導体パッケージＰＫ４１、ＰＫ４２、ＰＫ４３間で生じる反りを相殺させることが可能となり、半導体パッケージＰＫ４１、ＰＫ４２、ＰＫ４３間の接続信頼性を向上させることが可能となる。
【００６０】
なお、図５の実施形態では、サイズが互いに異なる複数の半導体パッケージＰＫ４２、ＰＫ４３を、半導体パッケージＰＫ４１上に実装する方法について説明したが、厚み、材質または形状が互いに異なる半導体パッケージを半導体パッケージＰＫ４１上に実装するようにしてもよい。また、半導体パッケージＰＫ４１上に実装される半導体パッケージＰＫ４２、ＰＫ４３ごとに、突出電極の配置位置、配置間隔、配列数または配置方法（例えば、格子配列または千鳥配列）などを変えるようにしてもよい。
【００６１】
図６は、本発明の第５実施形態に係る半導体装置の構成を示す断面図である。なお、この第５実施形態は、半導体チップ２１３上に端部がかかるようにして半導体パッケージＰＫ５１上に実装された半導体パッケージＰＫ５２、ＰＫ５３間の隙間に、樹脂２４１を注入するようにしたものである。
図６において、半導体パッケージＰＫ５１にはキャリア基板２１１が設けられ、キャリア基板２１１の両面にはランド２１２ａ、２１２ｂがそれぞれ形成されている。そして、キャリア基板２１１上には半導体チップ２１３がフリップチップ実装され、半導体チップ２１３には、フリップチップ実装するための突出電極２１４が設けられている。そして、半導体チップ２１３に設けられた突出電極２１４は、異方性導電シート２１５を介してランド２１２ｂ上にＡＣＦ接合されている。
【００６２】
一方、半導体パッケージＰＫ５２、ＰＫ５３にはキャリア基板２２１、２３１がそれぞれ設けられ、キャリア基板２２１、２３１の裏面にはランド２２２、２３２がそれぞれ形成され、ランド２２２、２３２上には半田ボールなどの突出電極２２３、２３３がそれぞれ設けられている。また、キャリア基板２２１、２３１上には半導体チップがそれぞれ実装され、半導体チップが実装されたキャリア基板２２１、２３１の一面全体は、封止樹脂２２４、２３４でそれぞれ封止されている。
【００６３】
そして、キャリア基板２１１上に設けられたランド２１２ｂに突出電極２２３、２３３をそれぞれ接合させることにより、キャリア基板２２１、２３１の端部がそれぞれ半導体チップ２１３上に配置されるようにして、複数の半導体パッケージＰＫ５２、ＰＫ５３が半導体パッケージＰＫ５１上に実装されている。
また、半導体パッケージＰＫ５１上に実装された半導体パッケージＰＫ５２、ＰＫ５３間の隙間には、樹脂２４１が充填されている。これにより、半導体パッケージＰＫ５２、ＰＫ５３にかかる応力を樹脂２４１で吸収することが可能となり、半導体パッケージＰＫ５２、ＰＫ５３の信頼性を向上させることが可能となる。
【００６４】
なお、半導体パッケージＰＫ５２、ＰＫ５３間の隙間に樹脂２４１を充填する場合、半導体パッケージＰＫ５２、ＰＫ５３と半導体チップ２１３との間の隙間に樹脂２４１がはみ出すようにしてもよい。これにより、半導体パッケージＰＫ５２、ＰＫ５３の一端のみに突出電極２２３、２３３がそれぞれ配置されている場合においても、樹脂２４１を介して半導体パッケージＰＫ５２、ＰＫ５３の他端をそれぞれ支えることが可能となり、半導体パッケージＰＫ５２、ＰＫ５３を半導体パッケージＰＫ５１上に安定して実装することが可能となる。
【００６５】
図７は、本発明の第６実施形態に係る半導体装置の構成を示す断面図である。なお、この第６実施形態は、半導体パッケージＰＫ６３が実装される下段の半導体パッケージＰＫ６１、ＰＫ６２を分割するようにしたものである。
図７において、半導体パッケージＰＫ６１、ＰＫ６２にはキャリア基板３１１、３２１がそれぞれ設けられ、キャリア基板３１１、３２１の裏面にはランド３１２ａ、３２２ａがそれぞれ形成されるととともに、キャリア基板３１１、３２１の面面にはランド３１２ｂ、３２２ｂがそれぞれ形成されている。そして、キャリア基板３１１、３２１上には半導体チップ３１４、３２４がそれぞれフリップチップ実装され、半導体チップ３１４、３２４には、フリップチップ実装するための突出電極３１４、３２４がそれぞれ設けられている。そして、半導体チップ３１４、３２４にそれぞれ設けられた突出電極３１４、３２４は、異方性導電シート３１５、３２５をそれぞれ介してランド３１２ｂ、３２２ｂ上にそれぞれＡＣＦ接合されている。
【００６６】
一方、半導体パッケージＰＫ６３にはキャリア基板３３１が設けられ、キャリア基板３３１の裏面にはランド３３２ａ、３３２ｂが形成され、ランド３３２ａ、３３２ｂ上には半田ボールなどの突出電極３３３ａ、３３３ｂがそれぞれ設けられている。また、キャリア基板３３１上には半導体チップが実装され、半導体チップが実装されたキャリア基板３３１の一面全体は、封止樹脂３３４で封止されている。
【００６７】
そして、キャリア基板３１１、３２１上に設けられたランド３１２ｂ、３２２ｂに突出電極３３３ａ、３３３ｂをそれぞれ接合させることにより、キャリア基板３３１が半導体チップ３１３、３２３上に配置されるようにして、半導体パッケージＰＫ６３が半導体パッケージＰＫ６１、ＰＫ６２上に実装されている。
これにより、複数の半導体パッケージＰＫ６１、ＰＫ６２上に同一の半導体パッケージＰＫ６３を配置することが可能となり、実装面積の縮小を可能としつつ、異種チップの３次元実装を図ることが可能となる。
【００６８】
図８は、本発明の第７実施形態に係る半導体装置の構成を示す断面図である。なお、この第７実施形態は、半導体チップ４２１、４３１の端部が半導体チップ４１３上にそれぞれ配置されるようにして、半導体チップ４１３、４２１、４３１をキャリア基板４１１上にそれぞれフリップチップ実装するようにしたものである。
【００６９】
図８において、キャリア基板４１１の両面にはランド４１２ａ、４１２ｃがそれぞれ形成されるとともに、キャリア基板４１１内には内部配線４１２ｂが形成されている。そして、キャリア基板４１１上には半導体チップ４１３がフリップチップ実装され、半導体チップ４１３には、フリップチップ実装するための突出電極４１４が設けられている。そして、半導体チップ４１３に設けられた突出電極４１４は、異方性導電シート４１５を介してランド４１２ｃ上にＡＣＦ接合されている。なお、半導体チップ４１３をキャリア基板４１１上に実装する場合、ＡＣＦ接合を用いる方法以外にも、例えば、ＮＣＦ接合などのその他の接着剤接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。また、キャリア基板４１１の裏面に設けられたランド４１２ａ上には、キャリア基板４１１をマザー基板上に実装するための突出電極４１６が設けられている。
【００７０】
一方、半導体チップ４２１、４３１には、電極パッド４２２、４３２がそれぞれ設けられるとともに、電極パッド４２２、４３２がそれぞれ露出するようにして、絶縁膜４２３、４３３がそれぞれ設けられている。そして、電極パッド４２２、４３３上には、半導体チップ４２１、４３１の端部が半導体チップ４１３上にそれぞれ保持されるようにして、半導体チップ４２１、４３１をそれぞれフリップチップ実装するための突出電極４２４、４３４がそれぞれ設けられている。
【００７１】
ここで、突出電極４２４、４３４は、半導体チップ４１３の搭載領域を避けるようにそれぞれ配置することができ、例えば、突出電極４２４、４３４をコ字状にそれぞれ配列することができる。そして、キャリア基板４１１上に設けられたランド４１２ｃ上に突出電極４２４、４３４がそれぞれ接合され、半導体チップ４２１、４３１の端部が半導体チップ４１３上にそれぞれ配置されるようにして、半導体チップ４２１、４３１がキャリア基板４１１上にそれぞれフリップチップ実装されている。
【００７２】
これにより、半導体チップ４１３、４２１、４３１の種類またはサイズが異なる場合においても、半導体チップ４１３、４２１、４３１間にキャリア基板を介在させることなく、半導体チップ４１３上に半導体チップ４２１、４３１をフリップチップ実装することが可能となる。このため、半導体チップ４１３、４２１、４３１積層時の高さの増大を抑制しつつ、実装面積を縮小することが可能となり、省スペース化の実効性を向上させることが可能となる。
【００７３】
なお、半導体チップ４２１、４３１をキャリア基板４１１上に実装する場合、半導体チップ４２１、４３１は半導体チップ４１３上に密着していてもよいし、キャリア基板４２１、４３１は半導体チップ４１３から離れていてもよい。また、半導体チップ４２１、４３１をキャリア基板４１１上に実装する場合、例えば、ＡＣＦ接合やＮＣＦ接合などの接着剤接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。また、突出電極４１４、４１６、４２４、４３４としては、例えば、Ａｕバンプ、半田材などで被覆されたＣｕバンプやＮｉバンプ、あるいは半田ボールなどを用いることができる。また、半導体チップ４２１、４３１とキャリア基板４１１との間の隙間には、封止樹脂を充填するようにしてもよい。
【００７４】
図９は、本発明の第８実施形態に係る半導体装置の構成を示す断面図である。なお、この第８実施形態は、スタックド構造の半導体チップ５２１ａ〜５２１ｃ、５３１ａ〜５３１ｃの端部が半導体チップ５１３上にそれぞれ配置されるようにして、スタックド構造の半導体チップ５２１ａ〜５２１ｃ、５３１ａ〜５３１ｃをキャリア基板５１１上にフリップチップ実装するようにしたものである。
【００７５】
図９において、キャリア基板５１１の両面にはランド５１２ａ、５１２ｃがそれぞれ形成されるとともに、キャリア基板５１１内には内部配線５１２ｂが形成されている。そして、キャリア基板５１１上には半導体チップ５１３がフリップチップ実装され、半導体チップ５１３には、フリップチップ実装するための突出電極５１４が設けられている。そして、半導体チップ５１３に設けられた突出電極５１４は、異方性導電シート５１５を介してランド５１２ｃ上にＡＣＦ接合されている。なお、半導体チップ５１３をキャリア基板５１１上に実装する場合、ＡＣＦ接合を用いる方法以外にも、例えば、ＮＣＦ接合などのその他の接着剤接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。また、キャリア基板５１１の裏面に設けられたランド５１２ａ上には、キャリア基板５１１をマザー基板上に実装するための突出電極５１６が設けられている。
【００７６】
一方、半導体チップ５２１ａ〜５２１ｃ、５３１ａ〜５３１ｃには、電極パッド５２２ａ〜５２２ｃ、５３２ａ〜５３２ｃがそれぞれ設けられるとともに、各電極パッド５２２ａ〜５２２ｃ、５３２ａ〜５３２ｃがそれぞれ露出するようにして、絶縁膜５２３ａ〜５２３ｃ、５３３ａ〜５３３ｃがそれぞれ設けられている。そして、半導体チップ５２１ａ〜５２１ｃ、５３１ａ〜５３１ｃには、例えば、各電極パッド５２２ａ〜５２２ｃ、５３２ａ〜５３２ｃの位置に対応して、貫通孔５２４ａ〜５２４ｃ、５３４ａ〜５３４ｃがそれぞれ形成され、各貫通孔５２４ａ〜５２４ｃ、５３４ａ〜５３４ｃ内には、絶縁膜５２５ａ〜５２５ｃ、５３５ａ〜５３５ｃおよび導電膜５２６ａ〜５２６ｃ、５３６ａ〜５３６ｃをそれぞれ介して、貫通電極５２７ａ〜５２７ｃ、５３７ａ〜５３７ｃがそれぞれ形成されている。そして、貫通電極５２７ａ〜５２７ｃ、５３７ａ〜５３７ｃがそれぞれ形成された半導体チップ５２１ａ〜５２１ｃ、５３１ａ〜５３１ｃは、貫通電極５２７ａ〜５２７ｃ、５３７ａ〜５３７ｃをそれぞれ介して積層され、半導体チップ５２１ａ〜５２１ｃ、５３１ａ〜５３１ｃ間の隙間には樹脂５２８ａ、５２８ｂ、５３８ａ、５３８ｂがそれぞれ注入されている。
【００７７】
そして、半導体チップ５２１ａ、５３１ａにそれぞれ形成された各貫通電極５２７ａ、５３７ａ上には、半導体チップ５２１ａ〜５２１ｃ、５３１ａ〜５３１ｃの積層構造の端部が半導体チップ５１３上にそれぞれ保持されるようにして、半導体チップ５２１ａ〜５２１ｃ、５３１ａ〜５３１ｃの積層構造をそれぞれフリップチップ実装するための突出電極５２９、５３９がそれぞれ設けられている。
【００７８】
ここで、突出電極５２９、５３９は、半導体チップ５１３の搭載領域を避けるようにして配置することができ、例えば、突出電極５２９、５３９をコ字状にそれぞれ配列することができる。そして、キャリア基板５１１上に設けられたランド５１２ｃ上に突出電極５２９、５３９がそれぞれ接合され、タックド構造の半導体チップ５２１ａ〜５２１ｃ、５３１ａ〜５３１ｃの端部が半導体チップ５１３上にそれぞれ配置されるようにして、スタックド構造の半導体チップ５２１ａ〜５２１ｃ、５３１ａ〜５３１ｃがキャリア基板５１１上にそれぞれフリップチップ実装されている。
【００７９】
これにより、半導体チップ５２１ａ〜５２１ｃ、５３１ａ〜５３１ｃの積層構造と半導体チップ５１３との間にキャリア基板を介在させることなく、半導体チップ５１３上に半導体チップ５２１ａ〜５２１ｃ、５３１ａ〜５３１ｃの積層構造をそれぞれフリップチップ実装することが可能となり、積層時の高さの増大を抑制しつつ、半導体チップ５１３と異なる種類の半導体チップ５２１ａ〜５２１ｃ、５３１ａ〜５３１ｃを複数積層することが可能となる。
【００８０】
なお、半導体チップ５２１ａ〜５２１ｃ、５３１ａ〜５３１ｃの積層構造をキャリア基板５１１上に実装する場合、例えば、ＡＣＦ接合やＮＣＦ接合などの接着剤接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。また、突出電極５１４、５１６、５２９，５２９としては、例えば、Ａｕバンプ、半田材などで被覆されたＣｕバンプやＮｉバンプ、あるいは半田ボールなどを用いることができる。また、上述した実施形態では、半導体チップ５２１ａ〜５２１ｃ、５３１ａ〜５３１ｃの３層構造をキャリア基板５１１上にそれぞれ実装する方法について説明したが、キャリア基板５１１上に実装される半導体チップの積層構造は、２層または４層以上であってもよい。また、半導体チップ５２１ａ、５３１ａとキャリア基板５１１との間の隙間には、封止樹脂を充填するようにしてもよい。
【００８１】
図１０は、本発明の第９実施形態に係る半導体装置の構成を示す断面図である。なお、この第９実施形態は、複数のＷ−ＣＳＰ（ウエハレベル−チップサイズパッケージ）の端部が半導体チップ６１３上にそれぞれ配置されるようにして、Ｗ−ＣＳＰをキャリア基板６１１上に実装するようにしたものである。
図１０において、半導体パッケージＰＫ７１にはキャリア基板６１１が設けられ、キャリア基板６１１の両面にはランド６１２ａ、６１２ｃがそれぞれ形成されるとともに、キャリア基板６１１内には内部配線６１２ｂが形成されている。そして、キャリア基板６１１上には半導体チップ６１３がフリップチップ実装され、半導体チップ６１３には、フリップチップ実装するための突出電極６１４が設けられている。そして、半導体チップ６１３に設けられた突出電極６１４は、異方性導電シート６１５を介してランド６１２ｃ上にＡＣＦ接合されている。また、キャリア基板６１１の裏面に設けられたランド６１２ａ上には、キャリア基板６１１をマザー基板上に実装するための突出電極６１６が設けられている。
【００８２】
一方、半導体パッケージＰＫ７２、ＰＫ７３には半導体チップ６２１、６３１がそれぞれ設けられ、各半導体チップ６２１、６３１には、電極パッド６２２、６３２がそれぞれ設けられるとともに、各電極パッド６２２、６３２がそれぞれ露出するようにして、絶縁膜６２３、６３３がそれぞれ設けられている。そして、各半導体チップ６２１、６３１上には、各電極パッド６２２、６３２がそれぞれ露出するようにして応力緩和層６２４、６３５がそれぞれ形成され、各電極パッド６２２、６３２上には、応力緩和層６２４、６３５上にそれぞれ延伸された再配置配線６２５、６３５がそれぞれ形成されている。そして、各再配置配線６２５、６３５上にはソルダレジスト膜６２６、６３６がそれぞれ形成され、各ソルダレジスト膜６２６、６３６には、各応力緩和層６２４、６３５上において再配置配線６２５、６３５をそれぞれ露出させる開口部６２７、６３７がそれぞれ形成されている。そして、各開口部６２７、６３７を介してそれぞれ露出された再配置配線６２５、６３５上には、半導体チップ６２１、６３１の端部が半導体チップ６１３上にそれぞれ保持されるようにして、各半導体チップ６２１、６３１をキャリア基板６１１上にそれぞれフェースダウン実装するための突出電極６２８、６３８がそれぞれ設けられている。
【００８３】
ここで、突出電極６２８、６３８は、半導体チップ６１３の搭載領域を避けるようにして配置することができ、例えば、突出電極６２８、６３８をコ字状にそれぞれ配列することができる。そして、キャリア基板６１１上に設けられたランド６１２ｃ上に突出電極６２８、６３８がそれぞれ接合され、半導体チップ６２１１、６３１の端部が半導体チップ６１３上にそれぞれ配置されるようにして、半導体パッケージＰＫ７２、ＰＫ７３がキャリア基板６１１上にそれぞれ実装されている。
【００８４】
これにより、半導体チップ６１３がフリップチップ実装されたキャリア基板６１１上にＷ−ＣＳＰを積層することができ、半導体チップ６１３、６２１、６３１の種類またはサイズが異なる場合においても、半導体チップ６１３、６２１、６３１間にキャリア基板を介在させることなく、半導体チップ６１３上に半導体チップ６２１、６３１を３次元実装することが可能となる。このため、半導体チップ６１３、６２１、６３１積層時の高さの増大を抑制しつつ、実装面積を縮小することが可能となり、省スペース化の実効性を向上させることが可能となる。
【００８５】
なお、半導体パッケージＰＫ７２、ＰＫ７３をキャリア基板６１１上に実装する場合、半導体パッケージＰＫ７２、ＰＫ７３は半導体チップ６１３上に密着していてもよいし、半導体パッケージＰＫ７２、ＰＫ７３は半導体チップ６１３から離れていてもよい。また、半導体パッケージＰＫ７２、ＰＫ７３をキャリア基板６１１上に実装する場合、例えば、ＡＣＦ接合やＮＣＦ接合などの接着剤接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。また、突出電極６１４、６１６、６２８、６３８としては、例えば、Ａｕバンプ、半田材などで被覆されたＣｕバンプやＮｉバンプ、あるいは半田ボールなどを用いることができる。
【００８６】
なお、上述した半導体装置および電子デバイスは、例えば、液晶表示装置、携帯電話、携帯情報端末、ビデオカメラ、デジタルカメラ、ＭＤ（Ｍｉｎｉ Ｄｉｓｃ）プレーヤなどの電子機器に適用することができ、電子機器の機能性の向上を可能としつつ、電子機器の小型・軽量化を図ることが可能となる。
また、上述した実施形態では、半導体チップまたは半導体パッケージを実装する方法を例にとって説明したが、本発明は、必ずしも半導体チップまたは半導体パッケージを実装する方法に限定されることなく、例えば、弾性表面波（ＳＡＷ）素子などのセラミック素子、光変調器や光スイッチなどの光学素子、磁気センサやバイオセンサなどの各種センサ類などを実装するようにしてもよい。
【図面の簡単な説明】
【図１】 第１実施形態に係る半導体装置の構成を示す断面図。
【図２】 第１実施形態に係る半導体装置の構成を示す平面図。
【図３】 第２実施形態に係る半導体装置の製造方法を示す断面図。
【図４】 第３実施形態に係る半導体装置の製造方法を示す断面図。
【図５】 第４実施形態に係る半導体装置の構成を示す断面図。
【図６】 第５実施形態に係る半導体装置の構成を示す断面図。
【図７】 第６実施形態に係る半導体装置の構成を示す断面図。
【図８】 第７実施形態に係る半導体装置の構成を示す断面図。
【図９】 第８実施形態に係る半導体装置の構成を示す断面図。
【図１０】 第９実施形態に係る半導体装置の構成を示す断面図。
【符号の説明】
１１、２１、３１、４１、５１、６１、７１、８１、９１、１１１、１２１、１３１、２１１、２２１、２３１、３１１、３２１、３３１、４１１、５１１、６１１ キャリア基板、１２ａ、１２ｃ、２２ａ、２２ａ´、２２ｃ、３２ａ、３２ａ´、３２ｃ、４２ａ、４２ｂ、５２、６２、７２ａ、７２ｂ、８２、９２、１１２ａ、１１２ｂ、１２２、２１２ａ、２１２ｂ、２２２、２３２、３１２ａ、３１２ｂ、３２２ａ、３２２ｂ、３２２ａ、３２２ｂ、４１２ａ、４１２ｃ、５１２ａ、５１２ｃ、６１２ａ、６１２ｃ ランド、１２ｂ、２２ｂ、３２ｂ、４２ｂ、５２ｂ、４１２ｂ、５１２ｂ、６１２ｂ 内部配線、１３、２３ａ〜２３ｃ、３３ａ〜３３ｃ、４３、７３、１１３、２１３、３１３、３２３、４１３、４２１、５１３、５２１ａ〜５２１ｃ、６１３、６２１、６３１ 半導体チップ、１４、１６、２６、３６、４４、４６、５３、６３、７４、７６、８３、９３、１１４、１１６、１２３、１３３、２１４、２１６、２２３、２３３、３１４、３１６、３２４、３２６、３３３ａ、３３３ｂ、４１４、４１６、４２４、５１４、５１６、５２９、５３９、６１４、６１６、６２８、６３８ 突出電極、１５、４５、７５、１１５、２１５、３１５、３２５、４１５、５１５、６１５ 異方性導電シート、２４ａ〜２４ｃ、３４ａ〜３４ｃ、５４ｂ 接着層、２５ａ〜２５ｃ、３５ａ〜３５ｃ、５５ｂ 導電性ワイヤ、２７、３７、５４、６４、６５、８４、９４、９５、９６、１２４、１３４、２２４、２３４、３３４、５２８ａ、５２８ｂ 封止樹脂、２４１ 樹脂、８５ 容器、４２２、５２２ａ〜５２２ｃ、６２２、６３２ 電極パッド、４２３、５２３ａ〜５２３ｃ、５２５ａ〜５２５ｃ、６２３、６３３ 絶縁膜、５２４ａ〜５２４ｃ 貫通孔、５２６ａ〜５２６ｃ 導電膜、５２７ａ〜５２７ｃ 貫通電極、６２４、６３４応力緩和層、６２５、６３５ 再配置配線、６２６、５３６ ソルダレジスト層、６２７、６３７ 開口部、ＰＫ１１〜ＰＫ１３、ＰＫ２１〜ＰＫ２３、ＰＫ３１〜ＰＫ３３、ＰＫ４１〜ＰＫ４３、ＰＫ５１〜ＰＫ５３、ＰＫ６１〜ＰＫ６３、ＰＫ７１〜ＰＫ７３ 半導体パッケージ
Claims (18)
- 第１キャリア基板上に配置された第１半導体チップが搭載された第１半導体パッケージと、
前記第１半導体チップ上に端部が配置されるようにして、前記第１キャリア基板の前記第１半導体チップの搭載面と同一面上に支持された第２半導体パッケージとを備えることを特徴とする半導体装置。 - 前記第１半導体チップ上に端部が配置されるようにして、前記第１キャリア基板の前記第１半導体チップの搭載面と同一面上に支持された第３半導体パッケージをさらに備えることを特徴とする請求項１記載の半導体装置。
- 前記第２半導体パッケージと前記第３半導体パッケージとは離間していることを特徴とする請求項２記載の半導体装置。
- 前記第２半導体パッケージと前記第３半導体パッケージとは、サイズ、厚みまたは材質の少なくともいずれか１つが異なることを特徴とする請求項２または３記載の半導体装置。
- 前記第２半導体パッケージと前記第３半導体パッケージとの間の隙間、第１半導体パッケージと前記第２半導体パッケージとの間の隙間、または第１半導体パッケージと前記第３半導体パッケージとの間の隙間の少なくともいずれか１つの隙間には樹脂が充填されていることを特徴とする請求項３または４記載の半導体装置。
- 前記第１半導体パッケージは、
前記第１半導体チップがフリップチップ実装された第１キャリア基板を備え、
前記第２半導体パッケージは、
第２半導体チップと、
前記第２半導体チップが実装された第２キャリア基板と、
前記第１キャリア基板上に接合され、前記第１半導体チップ上に前記第２キャリア基板を保持する突出電極と、
前記第２半導体チップを封止する封止材とを備えることを特徴とする請求項１〜５のいずれか１項記載の半導体装置。 - 前記第１半導体パッケージは、前記第１キャリア基板上に前記第１半導体チップがフリップチップ実装されたボールグリッドアレイ、前記第２半導体パッケージは、前記第２キャリア基板上に搭載された前記第２半導体チップがモールド封止されたボールグリッドアレイまたはチップサイズパッケージであることを特徴とする請求項６記載の半導体装置。
- 前記突出電極は、前記第１半導体チップの搭載領域を避けるようにして、前記第２キャリア基板の少なくとも４隅に配置されていることを特徴とする請求項６または７記載の半導体装置。
- 前記第１半導体チップは論理演算素子、前記第２半導体チップは記憶素子であることを特徴とする請求項６〜８のいずれか１項記載の半導体装置。
- 第１キャリア基板上に配置された第１半導体チップが搭載された第１半導体パッケージと、
前記第１半導体チップ上に端部が配置されるようにして、前記第１キャリア基板の前記第１半導体チップの搭載面と同一面上に支持された第２半導体チップとを備えることを特徴とする半導体装置。 - 前記第２半導体チップは３次元実装構造を含むことを特徴とする請求項６〜１０のいずれか１項記載の半導体装置。
- 第１キャリア基板上に配置された電子部品が搭載された第１パッケージと、
前記電子部品上に端部が配置されるようにして、前記第１キャリア基板の前記電子部品の搭載面と同一面上に支持された第２パッケージとを備えることを特徴とする電子デバイス。 - 第１キャリア基板上に配置された半導体チップが搭載された第１半導体パッケージと、
前記半導体チップ上に端部が配置されるようにして、前記第１キャリア基板の前記半導体チップの搭載面と同一面上に支持された第２半導体パッケージと、
前記第１半導体パッケージが実装されたマザー基板とを備えることを特徴とする電子機器。 - 第１キャリア基板上に第１半導体チップを実装する工程と、
第２キャリア基板上に第２半導体チップを実装する工程と、
前記第２キャリア基板に第１突出電極を形成する工程と、
前記第１半導体チップ上に前記第２キャリア基板の端部が配置されるようにして、前記第１突出電極を第１キャリア基板上に接合する工程とを備えることを特徴とする半導体装置の製造方法。 - 第３キャリア基板上に第３半導体チップを実装する工程と、
前記第３キャリア基板に第２突出電極を形成する工程と、
前記第１半導体チップ上に第３キャリア基板の端部が配置されるようにして、前記第２突出電極を第１キャリア基板上に接合する工程とをさらに備えることを特徴とする請求項１４記載の半導体装置の製造方法。 - 前記第２キャリア基板と前記第３キャリア基板との間の隙間、前記第１キャリア基板と前記第２キャリア基板との間の隙間、または前記第１キャリア基板と前記第３キャリア基板との間の隙間の少なくとも１つの隙間から樹脂を注入する工程をさらに備えることを特徴とする請求項１５記載の半導体装置の製造方法。
- 前記第２半導体チップが実装された第２キャリア基板を第１封止材で封止する工程と、
前記第３半導体チップが実装された第３キャリア基板を第２封止材で封止する工程と、
前記第１封止材と前記第２封止材とを離間させた状態で、前記第１封止材の表面と前記第２封止材の表面を平坦面上に接触させる工程と、
前記第１突出電極および前記第２突出電極の形成面側から樹脂を注入することにより、前記第１封止材と前記第２封止材との間の隙間に樹脂を充填する工程とをさらに備えることを特徴とする請求項１５記載の半導体装置の製造方法。 - 第１キャリア基板上に第１電子部品を実装する工程と、
第２キャリア基板上に第２電子部品を実装する工程と、
前記第２キャリア基板に突出電極を形成する工程と、
前記第１電子部品上に前記第２キャリア基板の端部が配置されるようにして、前記突出電極を第１キャリア基板上に接合する工程とを備えることを特徴とする電子デバイスの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003031269A JP4110992B2 (ja) | 2003-02-07 | 2003-02-07 | 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法 |
| CNB2004100032352A CN100479152C (zh) | 2003-02-07 | 2004-02-02 | 半导体器件、电子设备及它们的制造方法和电子仪器 |
| US10/774,347 US7230329B2 (en) | 2003-02-07 | 2004-02-06 | Semiconductor device, electronic device, electronic equipment, method of manufacturing semiconductor device, and method of manufacturing electronic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003031269A JP4110992B2 (ja) | 2003-02-07 | 2003-02-07 | 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004241713A JP2004241713A (ja) | 2004-08-26 |
| JP4110992B2 true JP4110992B2 (ja) | 2008-07-02 |
Family
ID=32957914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003031269A Expired - Fee Related JP4110992B2 (ja) | 2003-02-07 | 2003-02-07 | 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7230329B2 (ja) |
| JP (1) | JP4110992B2 (ja) |
| CN (1) | CN100479152C (ja) |
Families Citing this family (41)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3896112B2 (ja) * | 2003-12-25 | 2007-03-22 | エルピーダメモリ株式会社 | 半導体集積回路装置 |
| JP3949665B2 (ja) * | 2004-02-24 | 2007-07-25 | 株式会社東芝 | 半導体装置の製造方法 |
| DE102004046227B3 (de) | 2004-09-22 | 2006-04-20 | Infineon Technologies Ag | Verfahren zur Herstellung eines Halbleiterbauteils mit Durchkontakten durch eine Kunststoffgehäusemasse und entsprechendes Halbleiterbauteil |
| JP2006196709A (ja) * | 2005-01-13 | 2006-07-27 | Sharp Corp | 半導体装置およびその製造方法 |
| US7518224B2 (en) * | 2005-05-16 | 2009-04-14 | Stats Chippac Ltd. | Offset integrated circuit package-on-package stacking system |
| US7746656B2 (en) * | 2005-05-16 | 2010-06-29 | Stats Chippac Ltd. | Offset integrated circuit package-on-package stacking system |
| JP4322844B2 (ja) * | 2005-06-10 | 2009-09-02 | シャープ株式会社 | 半導体装置および積層型半導体装置 |
| SG130055A1 (en) | 2005-08-19 | 2007-03-20 | Micron Technology Inc | Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices |
| JP4810235B2 (ja) | 2006-01-11 | 2011-11-09 | 株式会社東芝 | 半導体装置とそれを用いた電子部品モジュール |
| KR100761468B1 (ko) * | 2006-07-13 | 2007-09-27 | 삼성전자주식회사 | 반도체 장치 및 그 형성 방법 |
| KR100813625B1 (ko) * | 2006-11-15 | 2008-03-14 | 삼성전자주식회사 | 반도체 소자 패키지 |
| US8163600B2 (en) * | 2006-12-28 | 2012-04-24 | Stats Chippac Ltd. | Bridge stack integrated circuit package-on-package system |
| US9070679B2 (en) * | 2009-11-24 | 2015-06-30 | Marvell World Trade Ltd. | Semiconductor package with a semiconductor die embedded within substrates |
| US8847376B2 (en) | 2010-07-23 | 2014-09-30 | Tessera, Inc. | Microelectronic elements with post-assembly planarization |
| US8304880B2 (en) * | 2010-09-14 | 2012-11-06 | Stats Chippac Ltd. | Integrated circuit packaging system with package-on-package and method of manufacture thereof |
| US8633576B2 (en) | 2011-04-21 | 2014-01-21 | Tessera, Inc. | Stacked chip-on-board module with edge connector |
| US8952516B2 (en) * | 2011-04-21 | 2015-02-10 | Tessera, Inc. | Multiple die stacking for two or more die |
| US8928153B2 (en) | 2011-04-21 | 2015-01-06 | Tessera, Inc. | Flip-chip, face-up and face-down centerbond memory wirebond assemblies |
| JP5895933B2 (ja) * | 2011-05-16 | 2016-03-30 | トヨタ自動車株式会社 | パワーモジュール |
| US8597986B2 (en) * | 2011-09-01 | 2013-12-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | System in package and method of fabricating same |
| TWI473244B (zh) * | 2011-10-05 | 2015-02-11 | 鉅景科技股份有限公司 | 堆疊式半導體封裝結構 |
| US9437512B2 (en) | 2011-10-07 | 2016-09-06 | Mediatek Inc. | Integrated circuit package structure |
| US9123763B2 (en) | 2011-10-12 | 2015-09-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package-on-package (PoP) structure having at least one package comprising one die being disposed in a core material between first and second surfaces of the core material |
| US8975741B2 (en) | 2011-10-17 | 2015-03-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Process for forming package-on-package structures |
| US10163877B2 (en) * | 2011-11-07 | 2018-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | System in package process flow |
| US8704384B2 (en) | 2012-02-17 | 2014-04-22 | Xilinx, Inc. | Stacked die assembly |
| US8704364B2 (en) * | 2012-02-08 | 2014-04-22 | Xilinx, Inc. | Reducing stress in multi-die integrated circuit structures |
| US8957512B2 (en) | 2012-06-19 | 2015-02-17 | Xilinx, Inc. | Oversized interposer |
| US8869088B1 (en) | 2012-06-27 | 2014-10-21 | Xilinx, Inc. | Oversized interposer formed from a multi-pattern region mask |
| US9026872B2 (en) | 2012-08-16 | 2015-05-05 | Xilinx, Inc. | Flexible sized die for use in multi-die integrated circuit |
| US8906743B2 (en) * | 2013-01-11 | 2014-12-09 | Micron Technology, Inc. | Semiconductor device with molded casing and package interconnect extending therethrough, and associated systems, devices, and methods |
| KR20140101984A (ko) * | 2013-02-13 | 2014-08-21 | 삼성전자주식회사 | 반도체 패키지 및 이의 제조 방법 |
| US9547034B2 (en) | 2013-07-03 | 2017-01-17 | Xilinx, Inc. | Monolithic integrated circuit die having modular die regions stitched together |
| US20150221570A1 (en) * | 2014-02-04 | 2015-08-06 | Amkor Technology, Inc. | Thin sandwich embedded package |
| US20150282367A1 (en) * | 2014-03-27 | 2015-10-01 | Hans-Joachim Barth | Electronic assembly that includes stacked electronic components |
| US9915869B1 (en) | 2014-07-01 | 2018-03-13 | Xilinx, Inc. | Single mask set used for interposer fabrication of multiple products |
| KR102324628B1 (ko) * | 2015-07-24 | 2021-11-10 | 삼성전자주식회사 | 솔리드 스테이트 드라이브 패키지 및 이를 포함하는 데이터 저장 시스템 |
| US9991235B2 (en) * | 2016-07-22 | 2018-06-05 | Invensas Corporation | Package on-package devices with upper RDL of WLPS and methods therefor |
| DE102017212796A1 (de) * | 2017-07-26 | 2019-01-31 | Robert Bosch Gmbh | Elektrische Baugruppe |
| US10665581B1 (en) | 2019-01-23 | 2020-05-26 | Sandisk Technologies Llc | Three-dimensional semiconductor chip containing memory die bonded to both sides of a support die and methods of making the same |
| US10879260B2 (en) | 2019-02-28 | 2020-12-29 | Sandisk Technologies Llc | Bonded assembly of a support die and plural memory dies containing laterally shifted vertical interconnections and methods for making the same |
Family Cites Families (90)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5120678A (en) * | 1990-11-05 | 1992-06-09 | Motorola Inc. | Electrical component package comprising polymer-reinforced solder bump interconnection |
| US5222014A (en) | 1992-03-02 | 1993-06-22 | Motorola, Inc. | Three-dimensional multi-chip pad array carrier |
| GB9312328D0 (en) * | 1993-06-15 | 1993-07-28 | Lexor Technology Limited | A method of brazing |
| JP3233507B2 (ja) * | 1993-08-13 | 2001-11-26 | 株式会社東芝 | 半導体装置 |
| KR970000214B1 (ko) | 1993-11-18 | 1997-01-06 | 삼성전자 주식회사 | 반도체 장치 및 그 제조방법 |
| KR0134648B1 (ko) * | 1994-06-09 | 1998-04-20 | 김광호 | 노이즈가 적은 적층 멀티칩 패키지 |
| JPH08115989A (ja) * | 1994-08-24 | 1996-05-07 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| KR0147259B1 (ko) * | 1994-10-27 | 1998-08-01 | 김광호 | 적층형 패키지 및 그 제조방법 |
| US5608262A (en) * | 1995-02-24 | 1997-03-04 | Lucent Technologies Inc. | Packaging multi-chip modules without wire-bond interconnection |
| JP3311215B2 (ja) | 1995-09-28 | 2002-08-05 | 株式会社東芝 | 半導体装置 |
| US6404049B1 (en) * | 1995-11-28 | 2002-06-11 | Hitachi, Ltd. | Semiconductor device, manufacturing method thereof and mounting board |
| JP2806357B2 (ja) | 1996-04-18 | 1998-09-30 | 日本電気株式会社 | スタックモジュール |
| JPH1084076A (ja) | 1996-09-05 | 1998-03-31 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH10163386A (ja) * | 1996-12-03 | 1998-06-19 | Toshiba Corp | 半導体装置、半導体パッケージおよび実装回路装置 |
| US5994166A (en) * | 1997-03-10 | 1999-11-30 | Micron Technology, Inc. | Method of constructing stacked packages |
| JP2964983B2 (ja) * | 1997-04-02 | 1999-10-18 | 日本電気株式会社 | 三次元メモリモジュール及びそれを用いた半導体装置 |
| JPH10294423A (ja) * | 1997-04-17 | 1998-11-04 | Nec Corp | 半導体装置 |
| JP3564946B2 (ja) | 1997-06-09 | 2004-09-15 | 株式会社デンソー | フリップチップの実装構造 |
| US6833613B1 (en) * | 1997-12-18 | 2004-12-21 | Micron Technology, Inc. | Stacked semiconductor package having laser machined contacts |
| JP2000208698A (ja) * | 1999-01-18 | 2000-07-28 | Toshiba Corp | 半導体装置 |
| JP3230487B2 (ja) | 1998-04-20 | 2001-11-19 | 住友金属工業株式会社 | 三次元パッケージおよびその製造方法 |
| JP3648053B2 (ja) * | 1998-04-30 | 2005-05-18 | 沖電気工業株式会社 | 半導体装置 |
| US6369444B1 (en) * | 1998-05-19 | 2002-04-09 | Agere Systems Guardian Corp. | Packaging silicon on silicon multichip modules |
| US6020629A (en) * | 1998-06-05 | 2000-02-01 | Micron Technology, Inc. | Stacked semiconductor package and method of fabrication |
| US6451624B1 (en) * | 1998-06-05 | 2002-09-17 | Micron Technology, Inc. | Stackable semiconductor package having conductive layer and insulating layers and method of fabrication |
| US6414391B1 (en) * | 1998-06-30 | 2002-07-02 | Micron Technology, Inc. | Module assembly for stacked BGA packages with a common bus bar in the assembly |
| JP2000040713A (ja) | 1998-07-23 | 2000-02-08 | Citizen Watch Co Ltd | 半導体パッケージの製造方法 |
| JP3201353B2 (ja) * | 1998-08-04 | 2001-08-20 | 日本電気株式会社 | 半導体装置とその製造方法 |
| US6133634A (en) * | 1998-08-05 | 2000-10-17 | Fairchild Semiconductor Corporation | High performance flip chip package |
| TW434767B (en) * | 1998-09-05 | 2001-05-16 | Via Tech Inc | Package architecture of ball grid array integrated circuit device |
| KR100470386B1 (ko) * | 1998-12-26 | 2005-05-19 | 주식회사 하이닉스반도체 | 멀티-칩패키지 |
| WO2000049656A1 (fr) * | 1999-02-17 | 2000-08-24 | Hitachi, Ltd. | Dispositif semi-conducteur et procede de fabrication associe |
| JP3828673B2 (ja) * | 1999-02-23 | 2006-10-04 | ローム株式会社 | 半導体装置 |
| US6023097A (en) * | 1999-03-17 | 2000-02-08 | Chipmos Technologies, Inc. | Stacked multiple-chip module micro ball grid array packaging |
| US6034425A (en) * | 1999-03-17 | 2000-03-07 | Chipmos Technologies Inc. | Flat multiple-chip module micro ball grid array packaging |
| JP2001015633A (ja) | 1999-06-29 | 2001-01-19 | Hitachi Ltd | 半導体装置 |
| JP2001044362A (ja) * | 1999-07-27 | 2001-02-16 | Mitsubishi Electric Corp | 半導体装置の実装構造および実装方法 |
| US6122171A (en) * | 1999-07-30 | 2000-09-19 | Micron Technology, Inc. | Heat sink chip package and method of making |
| TW415056B (en) * | 1999-08-05 | 2000-12-11 | Siliconware Precision Industries Co Ltd | Multi-chip packaging structure |
| US6294839B1 (en) * | 1999-08-30 | 2001-09-25 | Micron Technology, Inc. | Apparatus and methods of packaging and testing die |
| JP2001156212A (ja) * | 1999-09-16 | 2001-06-08 | Nec Corp | 樹脂封止型半導体装置及びその製造方法 |
| JP3668074B2 (ja) | 1999-10-07 | 2005-07-06 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| JP3798597B2 (ja) | 1999-11-30 | 2006-07-19 | 富士通株式会社 | 半導体装置 |
| JP3881488B2 (ja) * | 1999-12-13 | 2007-02-14 | 株式会社東芝 | 回路モジュールの冷却装置およびこの冷却装置を有する電子機器 |
| US6369448B1 (en) * | 2000-01-21 | 2002-04-09 | Lsi Logic Corporation | Vertically integrated flip chip semiconductor package |
| US6731009B1 (en) * | 2000-03-20 | 2004-05-04 | Cypress Semiconductor Corporation | Multi-die assembly |
| JP2001339011A (ja) * | 2000-03-24 | 2001-12-07 | Shinko Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2001352035A (ja) * | 2000-06-07 | 2001-12-21 | Sony Corp | 多層半導体装置の組立治具及び多層半導体装置の製造方法 |
| US6461881B1 (en) * | 2000-06-08 | 2002-10-08 | Micron Technology, Inc. | Stereolithographic method and apparatus for fabricating spacers for semiconductor devices and resulting structures |
| US6417462B1 (en) * | 2000-06-19 | 2002-07-09 | Intel Corporation | Low cost and high speed 3-load printed wiring board bus topology |
| JP2002057273A (ja) | 2000-08-07 | 2002-02-22 | Orient Semiconductor Electronics Ltd | 集積回路パッケージ用積み重ねダイセット |
| JP2002076252A (ja) * | 2000-08-31 | 2002-03-15 | Nec Kyushu Ltd | 半導体装置 |
| JP3581086B2 (ja) * | 2000-09-07 | 2004-10-27 | 松下電器産業株式会社 | 半導体装置 |
| US6507104B2 (en) * | 2000-09-07 | 2003-01-14 | Siliconware Precision Industries Co., Ltd. | Semiconductor package with embedded heat-dissipating device |
| JP2002176137A (ja) * | 2000-09-28 | 2002-06-21 | Toshiba Corp | 積層型半導体デバイス |
| CN1259200C (zh) * | 2000-10-02 | 2006-06-14 | 松下电器产业株式会社 | 卡型记录媒体及其制造方法 |
| JP2002134650A (ja) * | 2000-10-23 | 2002-05-10 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JP4451559B2 (ja) | 2000-10-26 | 2010-04-14 | パナソニック株式会社 | 半導体装置およびその製造方法 |
| US6734539B2 (en) * | 2000-12-27 | 2004-05-11 | Lucent Technologies Inc. | Stacked module package |
| US6564454B1 (en) * | 2000-12-28 | 2003-05-20 | Amkor Technology, Inc. | Method of making and stacking a semiconductor package |
| US6627983B2 (en) * | 2001-01-24 | 2003-09-30 | Hsiu Wen Tu | Stacked package structure of image sensor |
| JP2002261232A (ja) | 2001-03-01 | 2002-09-13 | Hitachi Ltd | 半導体装置 |
| US6762487B2 (en) * | 2001-04-19 | 2004-07-13 | Simpletech, Inc. | Stack arrangements of chips and interconnecting members |
| JP3854819B2 (ja) | 2001-04-27 | 2006-12-06 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| US6610560B2 (en) * | 2001-05-11 | 2003-08-26 | Siliconware Precision Industries Co., Ltd. | Chip-on-chip based multi-chip module with molded underfill and method of fabricating the same |
| JP4629912B2 (ja) | 2001-05-25 | 2011-02-09 | 富士通セミコンダクター株式会社 | はんだバンプの形成方法 |
| US6686225B2 (en) * | 2001-07-27 | 2004-02-03 | Texas Instruments Incorporated | Method of separating semiconductor dies from a wafer |
| DE10142120A1 (de) * | 2001-08-30 | 2003-03-27 | Infineon Technologies Ag | Elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie Verfahren zu seiner Herstellung |
| US6787916B2 (en) * | 2001-09-13 | 2004-09-07 | Tru-Si Technologies, Inc. | Structures having a substrate with a cavity and having an integrated circuit bonded to a contact pad located in the cavity |
| JP4917225B2 (ja) * | 2001-09-28 | 2012-04-18 | ローム株式会社 | 半導体装置 |
| JP2003185710A (ja) * | 2001-10-03 | 2003-07-03 | Matsushita Electric Ind Co Ltd | マルチチップモジュール、半導体チップ及びマルチチップモジュールのチップ間接続テスト方法 |
| JP3866591B2 (ja) * | 2001-10-29 | 2007-01-10 | 富士通株式会社 | 電極間接続構造体の形成方法および電極間接続構造体 |
| US20030089977A1 (en) * | 2001-11-09 | 2003-05-15 | Xilinx, Inc. | Package enclosing multiple packaged chips |
| TW523887B (en) * | 2001-11-15 | 2003-03-11 | Siliconware Precision Industries Co Ltd | Semiconductor packaged device and its manufacturing method |
| US20030127719A1 (en) * | 2002-01-07 | 2003-07-10 | Picta Technology, Inc. | Structure and process for packaging multi-chip |
| JP2003218150A (ja) * | 2002-01-23 | 2003-07-31 | Fujitsu Media Device Kk | モジュール部品 |
| US6774475B2 (en) * | 2002-01-24 | 2004-08-10 | International Business Machines Corporation | Vertically stacked memory chips in FBGA packages |
| TWI268581B (en) * | 2002-01-25 | 2006-12-11 | Advanced Semiconductor Eng | Stack type flip-chip package including a substrate board, a first chip, a second chip, multiple conductive wire, an underfill, and a packaging material |
| US6590282B1 (en) * | 2002-04-12 | 2003-07-08 | Industrial Technology Research Institute | Stacked semiconductor package formed on a substrate and method for fabrication |
| JP2003318361A (ja) * | 2002-04-19 | 2003-11-07 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US6903458B1 (en) * | 2002-06-20 | 2005-06-07 | Richard J. Nathan | Embedded carrier for an integrated circuit chip |
| JP4072020B2 (ja) * | 2002-08-09 | 2008-04-02 | 日本電波工業株式会社 | 表面実装水晶発振器 |
| JP2004079923A (ja) | 2002-08-22 | 2004-03-11 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| TWI322448B (en) * | 2002-10-08 | 2010-03-21 | Chippac Inc | Semiconductor stacked multi-package module having inverted second package |
| TW567601B (en) * | 2002-10-18 | 2003-12-21 | Siliconware Precision Industries Co Ltd | Module device of stacked semiconductor package and method for fabricating the same |
| WO2004038798A2 (en) * | 2002-10-22 | 2004-05-06 | Unitive International Limited | Stacked electronic structures including offset substrates |
| JP2004179232A (ja) * | 2002-11-25 | 2004-06-24 | Seiko Epson Corp | 半導体装置及びその製造方法並びに電子機器 |
| JP4475875B2 (ja) | 2003-02-26 | 2010-06-09 | イビデン株式会社 | プリント配線板 |
| JP3917946B2 (ja) | 2003-03-11 | 2007-05-23 | 富士通株式会社 | 積層型半導体装置 |
| JP4096774B2 (ja) * | 2003-03-24 | 2008-06-04 | セイコーエプソン株式会社 | 半導体装置、電子デバイス、電子機器、半導体装置の製造方法及び電子デバイスの製造方法 |
-
2003
- 2003-02-07 JP JP2003031269A patent/JP4110992B2/ja not_active Expired - Fee Related
-
2004
- 2004-02-02 CN CNB2004100032352A patent/CN100479152C/zh not_active Expired - Fee Related
- 2004-02-06 US US10/774,347 patent/US7230329B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20040222534A1 (en) | 2004-11-11 |
| US7230329B2 (en) | 2007-06-12 |
| CN1519931A (zh) | 2004-08-11 |
| JP2004241713A (ja) | 2004-08-26 |
| CN100479152C (zh) | 2009-04-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4110992B2 (ja) | 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法 | |
| JP3680839B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| US8575763B2 (en) | Semiconductor device and method of manufacturing the same | |
| KR101076537B1 (ko) | 다이 위에 적층된 역전된 패키지를 구비한 멀티 칩 패키지모듈 | |
| US7087989B2 (en) | Semiconductor device, electronic device, electronic apparatus, and method of manufacturing semiconductor device | |
| US20070252285A1 (en) | Semiconductor device, electronic device, electronic apparatus, and method of manufacturing semiconductor device | |
| WO2013106973A1 (zh) | 堆叠式半导体芯片封装结构及工艺 | |
| US20210111090A1 (en) | Semiconductor chip package and fabrication method thereof | |
| JP3891123B2 (ja) | 半導体装置、電子デバイス、電子機器、及び半導体装置の製造方法 | |
| JP4069771B2 (ja) | 半導体装置、電子機器および半導体装置の製造方法 | |
| JP2012212786A (ja) | 半導体装置の製造方法 | |
| JP3786103B2 (ja) | 半導体装置、電子デバイス、電子機器および半導体装置の製造方法 | |
| CN100442502C (zh) | 半导体装置、电子设备及它们的制造方法，以及电子仪器 | |
| JP2004281919A (ja) | 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法 | |
| US7226808B2 (en) | Method of manufacturing semiconductor device and method of manufacturing electronics device | |
| JP2004335604A (ja) | 半導体装置の製造方法および電子デバイスの製造方法 | |
| WO2022134439A1 (zh) | 具有电感器件的封装结构及其制造方法 | |
| CN114203568A (zh) | 多层堆叠存储器及制作方法 | |
| JP2004281817A (ja) | 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法 | |
| KR20060039272A (ko) | 반도체 장치 및 그 제조방법 | |
| KR20070116013A (ko) | 적층형 반도체 장치 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041228 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061024 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061031 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061204 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071113 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071226 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080318 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080331 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120418 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130418 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130418 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140418 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |