Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP3917946B2 - 積層型半導体装置 - Google Patents
[go: Go Back, main page]

JP3917946B2 - 積層型半導体装置 - Google Patents

積層型半導体装置 Download PDF

Info

Publication number
JP3917946B2
JP3917946B2 JP2003065392A JP2003065392A JP3917946B2 JP 3917946 B2 JP3917946 B2 JP 3917946B2 JP 2003065392 A JP2003065392 A JP 2003065392A JP 2003065392 A JP2003065392 A JP 2003065392A JP 3917946 B2 JP3917946 B2 JP 3917946B2
Authority
JP
Japan
Prior art keywords
semiconductor device
conductive member
wiring board
stacked
circuit board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2003065392A
Other languages
English (en)
Other versions
JP2004273938A (ja
Inventor
隆雄 西村
和之 合葉
晃 高島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2003065392A priority Critical patent/JP3917946B2/ja
Priority to US10/763,267 priority patent/US7049692B2/en
Publication of JP2004273938A publication Critical patent/JP2004273938A/ja
Application granted granted Critical
Publication of JP3917946B2 publication Critical patent/JP3917946B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
    • H10W74/114—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed by a substrate and the encapsulations
    • H10W74/117—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed by a substrate and the encapsulations the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/023—Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/144—Stacked arrangements of planar printed circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/145—Arrangements wherein electric components are disposed between and simultaneously connected to two planar printed circuit boards, e.g. Cordwood modules
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistors, capacitors or inductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/04—Assemblies of printed circuits
    • H05K2201/045—Hierarchy auxiliary PCB, i.e. more than two levels of hierarchy for daughter PCBs are important
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/04—Assemblies of printed circuits
    • H05K2201/049—PCB for one component, e.g. for mounting onto mother PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10507—Involving several components
    • H05K2201/10515—Stacked components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H10W72/884—Die-attach connectors and bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/951—Materials of bond pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/15—Encapsulations, e.g. protective coatings characterised by their shape or disposition on active surfaces of flip-chip devices, e.g. underfills
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/20—Configurations of stacked chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/20—Configurations of stacked chips
    • H10W90/22—Configurations of stacked chips the stacked chips being on both top and bottom sides of a package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/20—Configurations of stacked chips
    • H10W90/271—Configurations of stacked chips the chips having passive surfaces facing each other, i.e. in a back-to-back arrangement
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/20—Configurations of stacked chips
    • H10W90/28—Configurations of stacked chips the stacked chips having different sizes, e.g. chip stacks having a pyramidal shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/20—Configurations of stacked chips
    • H10W90/291—Configurations of stacked chips characterised by containers, encapsulations, or other housings for the stacked chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/20—Configurations of stacked chips
    • H10W90/297—Configurations of stacked chips characterised by the through-semiconductor vias [TSVs] in the stacked chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/722—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between stacked chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/732—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between stacked chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Wire Bonding (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は積層型半導体装置に係り、特に複数の半導体装置部及び半導体素子を積層した三次元構造を有する積層型半導体装置に関する。
【０００２】
近年の電子機器の発達に伴い、電子機器に使用される半導体装置には、小型化、薄型化、多機能化、高機能化、高密度化が益々要求されている。このような要求に対処すべく、半導体装置パッケージの構造は、複数の半導体装置部あるいは複数の半導体素子を積層した三次元構造に移行しつつある。
【０００３】
【従来の技術】
従来、複数の半導体装置部（半導体素子単体、或いは半導体素子をパッケージングした構成のものをいう）を積層した三次元構造を有した半導体装置として、例えば特許文献１または特許文献２に開示されたものがある。特許文献１には、外部端子としてリードフレームを用いたＱＦＰ（クワッド・フラット・パッケージ）型パッケージが開示されている。この半導体装置は、リードフレームのインナーリード部を変形させて凸部を形成することでパッケージ上部に端子を設け，そのパッケージの上部に，上下面に端子を持つ積層配線基板をはんだバンプで接続する構成とされている。
【０００４】
また、特許文献２には、半導体素子をモールド封止した半導体装置部を多段に積層した構造の半導体装置が開示されている。この半導体装置は、モールド封止された半導体装置部のモールド封止部に貫通配線を形成して，パッケージの上部に端子を設け，そのパッケージの上部に，上下面に端子を持つ再配線基板を半田ボールにより接続する構成とされている。
【０００５】
【特許文献１】
特開平０６−２５２３３４号公報（第３−７頁、第１図）
【０００６】
【特許文献２】
特開２００２−１５８３１２号公報（第３−７頁、第１図）
【０００７】
【発明が解決しようとする課題】
しかしながら、特許文献１に開示された半導体装置は、下部に配設される半導体装置部は複数個多段積層できず、またリードフレームを変形してパッケージ上部に端子を形成する必要があるため、製造工程が多く、そのため製造コストが高くなってしまうという問題点があつた。
【０００８】
また、特許文献２に開示された半導体装置は、個々の半導体装置部がモールドされているために薄型化が困難であり、また貫通配線を形成するために要する製造工程が多いため、製造コストが高くなるという問題点がある。
【０００９】
また、特許文献１，２に開示されたような複数の半導体装置部を積層して三次元構造とした半導体装置においては、各半導体装置部の外部接続端子の配列を予め積層可能なように設定しておく必要がある。この場合、それぞれの半導体装置部を新規に設計・製造・試験をした後に積層して一体化するよりも、良品と保証された汎用の半導体装置を入手し、これを半導体装置部として積層した方が、試験工程における設備・人件費を削減できることで、トータルコストで安くなる場合がある。しかしながら、各半導体装置部の外部接続端子の配列が、汎用の半導体装置を積層可能なようには設定されていないという問題点があった。
【００１０】
本発明は上記の点に鑑みてなされたものであり、汎用の半導体装置部（半導体装置）を積層可能とした積層型半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
【００１２】
請求項１記載の発明に係る積層型半導体装置は、
第１の配線基板と、該第１の配線基板に搭載された少なくとも一つの半導体素子と、前記配線基板の前記半導体素子が搭載されている面とは反対面でかつ前記半導体素子の搭載位置に対向する位置およびその周辺に配設された複数の外部接続用端子とを有する第１の半導体装置部と、
前記第１の半導体装置部の下部に位置するよう配設された第２の配線基板と、該第２の配線基板に搭載された少なくとも一つの半導体素子と、前記第２の配線基板の前記第１の半導体装置部と対向する面に形成された接続用電極と、前記第２の配線基板の半導体素子搭載面と反対側の面に形成された下部電極と、を有する第２の半導体装置部と、
前記第１の半導体装置部と前記第２の半導体装置部との間に配設される回路基板本体と、前記接続用電極と電気的に接続し、半田バンプによって形成されている第１の導電性部材と、前記外部接続端子の形成位置に対応して形成されており該外部接続端子と電気的に接続する前記回路基板本体に設けられた第２の導電性部材と、前記第１の導電性部材と前記第２の導電性部材を接続する、前記回路基板本体に設けられた第３の導電性部材とを有する第３の配線基板とを具備することを特徴とするものである。
【００１３】
上記発明によれば、外部接続端子と電気的に接続する第２の導電性部材は、外部接続端子の形成位置に対応して形成され、他に第２の導電性部材の形成位置を規制するものはない。このため、外部接続端子の配列が予め定められている汎用の半導体装置部を用いることが可能となる。また、第３の配線基板上における第２の導電性部材及び第３の導電性部材のレイアウトの自由度が向上するため、積層型半導体装置が容易に実現でき、これにより半導体装置の高機能化、多機能化に対応することができる。更に、第１の導電性部材を半田バンプにしたことにより、簡易かつ低コストに積層構造を実現することができる。
【００１４】
また、一般に複数の半導体装置部（半導体素子）を有する半導体装置においては、半導体装置の組立後に試験をすると、個々の半導体素子の歩留が累積された歩留となる。しかしながら、本請求項の発明に係る半導体装置は、汎用の半導体装置、換言すれば予め良品である品質保証がされた半導体装置を半導体装置部として搭載するため、半導体装置全体の製造歩留を向上させることができる。
【００１５】
また、請求項２記載の発明は、
請求項１記載の積層型半導体装置において、
前記第１の導電性部材が、前記回路基板本体を貫通して形成されることを特徴とするものである。
【００１７】
請求項３記載の発明は、
請求項１記載の積層型半導体装置において、
前記第２の導電性部材及び前記第３の導電性部材を、前記第３の配線基板の前記第２の半導体装置部と対向する面に形成し、
かつ、前記外部接続端子を前記第３の配線基板に形成された貫通孔を介して前記第２の導電性部材と電気的に接続したことを特徴とするものである。
【００１８】
上記発明によれば、外部接続端子を第２の導電性部材に接続する際、外部接続端子は第３の配線基板に形成された貫通孔を介して第２の導電性部材と電気的に接続される。このため、外部接続端子が貫通孔内に入り込む量に対応する高さだけ第１の半導体装置部と第３の配線基板とを近接でき、よって積層型半導体装置の薄型化を図ることができる。
【００１９】
また、請求項４記載の発明は、
請求項１記載の積層型半導体装置において、
前記第２の導電性部材を前記第３の配線基板の前記第１の半導体装置部と対向する面に形成し、前記第３の導電性部材を、前記第３の配線基板の前記第１の半導体装置部と対向する面と、前記第２の半導体装置部と対向する面との両面にそれぞれに形成すると共に、
該両面に形成された第３の導電性部材を前記回路基板本体を貫通して形成された貫通電極で電気的に接続した構成としたことを特徴とするものである。
【００２０】
上記発明によれば、第３の導電性部材を第３の配線基板の両面にそれぞれに形成することにより、片面のみに第３の導電性部材を形成する構成に比べ、第３の導電性部材をより複雑なパターンで形成でき、よって半導体装置の設計の自由度が向上する。
【００２１】
また、第３の配線基板の両面に第２の導電性部材及び第３の導電性部材が形成されることにより、第３の配線基板の剛性が増し、温度変化による基板の反りや変形の発生を低減できる。これにより、半導体装置の信頼性を向上させることができる。
【００２２】
また、請求項５記載の発明は、
請求項１乃至４のいずれかに記載の積層型半導体装置において、
前記第１の半導体装置部を複数積層した構造としたことを特徴とするものである。
【００２３】
上記発明によれば、第１の半導体装置部が複数積層された構造となるため、半導体装置の高機能化、多機能化により有利となる。
【００２４】
また、請求項６記載の発明は、
請求項１乃至５のいずれかに記載の積層型半導体装置において、
前記第２の半導体装置部を複数積層した構造としたことを特徴とするものである。
【００２５】
上記発明によれば、第２の半導体装置部が複数積層された構造となるため、半導体装置の高機能化、多機能化により有利となる。
【００２６】
また、請求項７記載の発明は、
請求項１乃至６のいずれかに記載の積層型半導体装置において、
前記第３の配線基板を多層配線基板としたことを特徴とするものである。
【００２７】
上記発明によれば、第３の配線基板を多層配線基板とすることにより、より高密度な配線基板を形成できる。また、多層配線基板は片面配線基板或いは両面配線基板に比べて剛性が増すため、第３の配線基板の温度変化による基板の反り・変形を低減でき、組立工程での製造歩留を向上させることができる。
【００２８】
請求項８記載の発明は、
請求項１乃至７のいずれかに記載の積層型半導体装置において、
前記回路基板本体に設けられた前記第３の導電性部材が、前記半田バンプと直接接合していることを特徴とするものである。
【００３０】
また、請求項９記載の発明は、
請求項１乃至８のいずれかに記載の積層型半導体装置において、
前記第３の配線基板と、前記第２の配線基板に設けられた半導体素子と、前記回路基板との間に、接着剤が設けられていることを特徴とする積層型半導体装置である。
【００３２】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。
【００３３】
図１は、本発明の第１実施例である積層型半導体装置１０Ａ（以下、単に半導体装置という）を示している。半導体装置１０Ａは、大略すると上部半導体装置部１１Ａ（以下、上部装置部という）,下部半導体装置部１２Ａ（以下、下部装置部という），及びインターポーザ基板１３Ａ（請求項記載の第３の配線基板に相当する）等により構成されている。
【００３４】
上部装置部１１Ａは、一般に市販されている汎用の半導体装置である。よって、上部装置部１１Ａは、製造メーカによって予め良品と保証されたものを用いる。
【００３５】
この上部装置部１１ＡはＢＧＡ(Ball Grid Array)タイプの半導体装置であり、第１の配線基板１６Ａの上面に半導体素子１４Ａが搭載されると共に、第１の配線基板１６Ａの下面には外部接続端子２２が配設されている。この外部接続端子２２は、半田ボールにより形成されている。
【００３６】
本実施例では、半導体素子１４Ａは第１の配線基板１６Ａ上にフェイスアップで固定されている。また、第１の配線基板１６Ａには電極パッド２０が形成されており、半導体素子１４Ａと電極パッド２０はワイヤ２１により接続されている。
【００３７】
また、前記した外部接続端子２２は第１の配線基板１６Ａに形成された貫通孔を介して電極パッド２０に接続されている。よって、半導体素子１４Ａはワイヤ２１及び電極パッド２０を介して外部接続端子２２に電気的に接続されている。また、第１の配線基板１６Ａの上部全体には封止樹脂２３が形成されており、半導体素子１４Ａ，ワイヤ２１等を保護している。
【００３８】
下部装置部１２Ａは、大略すると半導体素子１５Ａ，第２の配線基板１７Ａ，及び外部接続端子２９等により構成されている。
半導体素子１５Ａは、第２の配線基板１７Ａにフリップチップ接合により搭載されている。即ち、半導体素子１５Ａの回路面にある電極部（図示せず）にはバンプ２５が予め形成されており、このバンプ２５を第２の配線基板１７Ａの上面２４Ａに形成されたバンプ接合用電極２７に接合することにより、半導体素子１５Ａは第２の配線基板１７Ａに電気的に接続される。また、バンプ２５とバンプ接合用電極２７との接合部分の強度を高めるため、半導体素子１５Ａと第２の配線基板１７Ａとの間にはアンダーフィル樹脂３０が配設されている。
【００３９】
第２の配線基板１７Ａは、上部装置部１１Ａの下部に位置するよう配設されている。即ち、下部装置部１２Ａは、上部装置部１１Ａの下部に配設された構成とされている。
【００４０】
この第２の配線基板１７Ａは、その下面２４Ｂに複数の下部電極２８が形成されており、この下部電極２８には外部接続端子２９が接合されている。この外部接続端子２９は、半導体装置１０Ａを実装基板に実装する際、実装基板に接合されるものである。また、外部接続端子２９が接合される下部電極２８は。第２の配線基板１７Ａに内設された内層配線（図示せず）によりバンプ接合用電極２７或いは接続用電極２６に接続されている。
【００４１】
接続用電極２６は、後述するようにインターポーザ基板１３Ａの第１の導電性部材３２が接合される電極であり、第２の配線基板１７Ａの上面２４Ａに形成されている。また、その配設位置は、半導体素子１５Ａの搭載位置を避けて形成されている。
【００４２】
インターポーザ基板１３Ａは、大略すると回路基板本体１８Ａ，第１の導電性部材３２，第２の導電性部材３３，及び第３の導電性部材３４Ａ等により構成されている。
回路基板本体１８Ａは、前記した上部装置部１１Ａと下部装置部１２Ａとの間に配設されている。従って、インターポーザ基板１３Ａは上部装置部１１Ａと下部装置部１２Ａとの間に配設された構成とされている。この回路基板本体１８Ａは、ガラス−エポキシ或いはガラス−ＢＴ（ビスマレイミド・トリアジン）製の片面配線基板であり、本実施例では上面３１Ａに第２の導電性部材３３による電極部及び第３の導電性部材３４Ａによる配線部が形成された構成とされている。
【００４３】
第１の導電性部材３２は半田バンプであり、インターポーザ基板１３Ａに形成された貫通孔を介して第３の導電性部材３４Ａに接続されている。この第１の導電性部材３２は、下部装置部１２Ａとインターポーザ基板１３Ａとを電気的に接続する機能を奏するものである。このように、下部装置部１２Ａとインターポーザ基板１３Ａとを電気的に接続するのに半田バンプよりなる第１の導電性部材３２を用いることにより、第１の導電性部材３２を簡易かつ低コストに形成でき、かつ下部装置部１２Ａとインターポーザ基板１３Ａの積層処理を容易に実現することができる。
【００４４】
また、回路基板本体１８Ａの上面３１Ａには、第２の導電性部材３３及び第３の導電性部材３４Ａが形成されている。この各導電性部材３３，３４Ａは、銅をプリント配線した構成とされている。また、この各導電性部材３３，３４Ａは、回路基板本体１８Ａの上面３１Ａに形成された保護膜３５Ａにより保護されている。この保護膜３５Ａは、上部装置部１１Ａの外部接続端子２２に対応する位置に開口部４４が形成されている。
【００４５】
第２の導電性部材３３は、前述した上部装置部１１Ａの外部接続端子２２が接合される。また、第３の導電性部材３４Ａは、第１の導電性部材３２と第２の導電性部材３３を電気的に接続する配線として機能する。
【００４６】
従って、上部装置部１１Ａの外部接続端子２２と、下部装置部１２Ａの接続用電極２６は、第１の導電性部材３２，第２の導電性部材３３，及び第３の導電性部材３４Ａを介して電気的に接続された構成となる。これにより、上部装置部１１Ａと下部装置部１２Ａはインターポーザ基板１３Ａを中間に介して積層された半導体装置１０Ａを構成し、かつインターポーザ基板１３Ａは上部装置部１１Ａと下部装置部１２Ａを電気的に接続するインターポーザとして機能する。
【００４７】
上記構成とされた半導体装置１０Ａは、第２の導電性部材３３は上部装置部１１Ａの外部接続端子２２の形成位置に対応して形成され、他に第２の導電性部材３３の形成位置を規制するものはない。このため、回路基板本体１８Ａの上面３１Ａにおいて、第２の導電性部材３３を外部接続端子２２の配列に合わせて形成することが可能となる。このため、外部接続端子２２の配列が予め定められている、汎用の半導体装置を上部装置部１１Ａとして用いることが可能となる。
【００４８】
前記したように、一般に複数の半導体装置部（半導体素子）を有する半導体装置においては、半導体装置の組立後に試験をすると、個々の半導体素子の歩留が累積された歩留となる。しかしながら、本実施例の半導体装置１０Ａは、汎用の半導体装置、換言すれば予め良品である品質保証がされた半導体装置を半導体装置部１１Ａとして搭載するため、半導体装置１０Ａ全体としての製造歩留を向上させることができる。
【００４９】
また、本実施例に係る半導体装置１０Ａでは、上記のように第２の導電性部材３３を半導体装置部１１Ａに合わせて形成できることにより設計の自由度を高めることができるが、合わせて回路基板本体１８Ａの上面３１Ａに形成される第３の導電性部材３４Ａについても設計の自由度を高めることもできる。これにより、積層型であることにより複雑となる配線構造を簡単化することが可能となり、半導体装置１０Ａの設計を容易に実現でき、これにより半導体装置１０Ａの高機能化、多機能化に対応することができる。
【００５０】
尚、図示していないが，各基板間１６Ａ，１７Ａ，１３Ａの電気的接続部以外の部分であって，対向する間隙部に接着材を介在させて接着固定するような構造とすることも可能である（本実施例では，半導体素子１５Ａの非回路面（上面）と回路基板本体１８Ａとの間隙等がこれに対応する）。また、以下説明する各実施例においても同様である。
【００５１】
次に、本発明の第２実施例について説明する。
図２は、本発明の第２実施例である半導体装置１０Ｂを示している。尚、第２実施例の説明、及びその後の各実施例の説明おいて用いる図３乃至図７において、図１に示した構成と対応する構成については同一符号を付してその説明を省略するものとする。
【００５２】
本実施例に係る半導体装置１０Ｂは、上部装置部１１Ａ及び下部装置部１２Ａは、前記した第１実施例に係る半導体装置１０Ａと同一構成とされている。しかしながら、第１実施例に係るインターポーザ基板１３Ａは、第２の導電性部材３３及び第３の導電性部材３４Ａが回路基板本体１８Ａの上面３１Ａに形成されていたのに対し、本実施例では回路基板本体１８Ｂの下面３１Ｂに第２の導電性部材３３及び第３の導電性部材３４Ｂを形成したことを特徴とするものである。
【００５３】
回路基板本体１８Ｂの下面３１Ｂは、下部装置部１２Ａと対向する側の面である。よって、本実施例に係る半導体装置１０Ｂは、第２の導電性部材３３及び第３の導電性部材３４を、回路基板本体１８Ｂの下部装置部１２Ａと対向する面に形成した構成としている。
【００５４】
また、回路基板本体１８Ｂの下面３１Ｂに形成された第２の導電性部材３３及び第３の導電性部材３４Ｂは、回路基板本体１８Ｂの下面３１Ｂに形成された保護膜３５Ｂにより保護されている。また、下部装置部１２Ａの接続用電極２６に対応する位置において、保護膜３５Ｂには、開口部４４Ｂが形成されている。この開口部４４Ｂにおいて、第１の導電性部材３２と第３の導電性部材３４Ｂとは接続されている。
【００５５】
また、上部装置部１１Ａの外部接続端子２２は、インターポーザ基板１３Ｂの第２の導電性部材３３に接続する必要がある。このため、回路基板本体１８Ｂの上部装置部１１Ａの外部接続端子２２の形成位置と対応する位置には貫通孔３６が形成されており、外部接続端子２２はこの貫通孔３６を介して第２の導電性部材３３に電気的に接続された構成とされている。
【００５６】
具体的には、外部接続端子２２は前記したように半田ボールであるため、上部装置部１１Ａをインターポーザ基板１３Ｂに搭載する際に実施される加熱処理により外部接続端子２２は溶融し、貫通孔３６内に進入する。よって、外部接続端子２２は貫通孔３６を介して第２の導電性部材３３に電気的に接続される。
【００５７】
このように、本実施例に係る半導体装置１０Ｂは、外部接続端子２２の一部が回路基板本体１８Ｂに形成された貫通孔３６内に入り込んだ状態となる。このため、外部接続端子２２が貫通孔３６内に入り込む量に対応する高さ分だけ、上部装置部１１Ａとインターポーザ基板１３Ｂとを近接することが可能となる。
【００５８】
具体的には、第１実施例に係る半導体装置１０Ａでは、図１に示すように上部装置部１１Ａとインターポーザ基板１３Ａとの離間距離Ｈ１必要であったものを、本実施例に係る半導体装置１０Ｂによれば、図２に矢印示すように外部接続端子２２が貫通孔３６に入り込むことにより、上部装置部１１Ａとインターポーザ基板１３Ｂの離間距離Ｈ２を小さくすることができる（Ｈ２＜Ｈ１）。これにより、第１実施例の半導体装置１０Ａに比べ、本実施例に係る半導体装置１０Ａは薄型化を図ることができる。
【００５９】
次に、本発明の第３実施例について説明する。
図３は、本発明の第３実施例である半導体装置１０Ｃを示している。本実施例に係る半導体装置１０Ｃも、上部装置部１１Ａ及び下部装置部１２Ａは前記した第１実施例に係る半導体装置１０Ａと同一構成とされている。しかしながら、第１及び第２実施例に係るインターポーザ基板１３Ａ，１３Ｂは、第３の導電性部材３４Ａ，３４Ｂを回路基板本体１８Ａの上面３１Ａ或いは下面３１Ｂのいずれか片面にのみに形成していた。
【００６０】
これに対して本実施例では、インターポーザ基板１３Ｃの上面３１Ａ及び下面３１Ｂの双方に第３の導電性部材３４Ａ，３４Ｂを形成したことを特徴とするものである。具体的には、回路基板本体１８Ｃの上面３１Ａに、外部接続端子２２と接合される第２の導電性部材３３と第３の導電性部材３４Ａとを形成し、回路基板本体１８Ｃの下面３１Ｂに第３の導電性部材３４Ｂを形成した構成としている。尚、各第３の導電性部材３４Ａ，３４Ｂ上には保護膜３５Ａ，３５Ｂが形成されており、各第３の導電性部材３４Ａ，３４Ｂを保護している。
【００６１】
また、上部装置部１１Ａの外部接続用端子２２に対応する位置において、保護膜３５Ａには、開口部４４Ａが形成されている。また、下部装置部１２Ａの接続用電極２６に対応する位置において、保護膜３５Ｂには、開口部４４Ｂが形成されている。
【００６２】
また、回路基板本体１８Ｃの上面３１Ａに形成された第３の導電性部材３４Ａと、下面３１Ｂに形成された第３の導電性部材３４Ｂは、回路基板本体１８Ｃを貫通して形成された貫通電極３７により電気的に接続された構成とされている。この貫通電極３７は、回路基板本体１８Ｃに貫通孔を形成した後、この貫通孔に銅を充填することにより形成されたビア構造とされている。
【００６３】
上記した本実施例に係る半導体装置１０Ｃによれば、インターポーザ基板１３Ｃが回路基板本体１８Ｃの両面にそれぞれに第３の導電性部材３４Ａ，３４Ｂを形成した構成であるため、片面のみに第３の導電性部材を形成する構成に比べ、第３の導電性部材３４Ａ，３４Ｂをより複雑なパターンで形成でき、よって半導体装置１０Ｃの設計の自由度を向上させることができる。また、この第３の導電性部材３４Ａ，３４Ｂが補強材として機能することにより、インターポーザ基板１３Ｃの剛性が増し、温度変化による基板の反りや変形の発生を低減できる。これにより、製造時においては製造歩留を向上させることができると共に、完成後は半導体装置１０Ｃの信頼性を高めることができる。
【００６４】
次に、本発明の第４実施例について説明する。
図４は、本発明の第４実施例である半導体装置１０Ｄを示している。本実施例に係る半導体装置１０Ｄは、インターポーザ基板１３Ｄ上に複数の上部装置部１１Ｂ，１１Ｃを積層配置したことを特徴とするものである。
【００６５】
最上部に位置する上部装置部１１Ｂは、半導体素子１４Ｂ，半導体素子１４Ｃを第１の配線基板１６Ｂ上に積層した構造を有している。半導体素子１４Ｃは第１の配線基板１６Ｂにフリップチップ接合され、半導体素子１４Ｂはこの半導体素子１４Ｃ上にフェイスアップで接着剤４５により接着固定されている。また、半導体素子１４Ｂと第１の配線基板１６Ｂは、ワイヤ接続された構成とされている。更に、第１の配線基板１６Ｂの下面（上部装置部１１Ｃと対向する面）には、接続電極４４Ａが形成されている。
【００６６】
上部装置部１１Ｃは、上記した上部装置部１１Ｂの下部に配設されている。この上部装置部１１Ｃは、第１の配線基板１６Ｃに半導体素子１４Ｄをフリップチップ接合した構成とされている。また、第１の配線基板１６Ｃのインターポーザ基板１３Ｄと対向する位置には、外部接続端子２２が形成されている。更に、第１の配線基板１６Ｃの上面（上部装置部１１Ｂと対向する面）には、接続電極４４Ｂが形成されている。
【００６７】
上記構成とされた上部装置部１１Ｂと上部装置部１１Ｃは、上部装置部１１Ｂの第１の配線基板１６Ｂに形成されている接続電極４４Ａと、上部装置部１１Ｃの第１の配線基板１６Ｃに形成されている接続電極４４Ｂとを積層用バンプ３８Ａで接続することにより、電気的に接続された構成とされている。
【００６８】
一方、下部装置部１２Ｂは、本実施例では２個の半導体素子１５Ｂ，１５Ｃを搭載した構成としている。各半導体素子１５Ｂ，１５Ｃはバンプ２５が形成されており、第２の配線基板１７Ｂに形成されたバンプ接合用電極２７にフリップチップ接合されている。
【００６９】
インターポーザ基板１３Ｄは、上面３１Ａに第２の導電性部材３３及び第３の導電性部材３４Ａが形成されており、下面３１Ｂに第１の導電性部材３２が接合される第３の導電性部材３４Ｂを形成している。この第３の導電性部材３４Ａと第３の導電性部材３４Ｂは、回路基板本体１８Ｄ内に形成されたビアにより電気的に接続された構成とされている。
【００７０】
上記したように本実施例に係る半導体装置１０Ｄは、２個の上部装置部１１Ｂ，１１Ｃをインターポーザ基板１３Ｄ上に積層した構成としている。この構成とすることにより、半導体装置１０Ｄの更なる高機能化、多機能化を図ることができる。
【００７１】
また、上部装置部の積層数は、本実施例のように２層に限定されるものではなく、３層以上積層することも可能である。その場合の各上部装置部間の電気的接続、及び上部装置部とインターポーザ基板１３Ｄの電気的接続は、フリップチップ接続，ＴＡＢ接続，ワイヤ接続等を適宜選定して用いることができる。また、各上部装置部において、第１の配線基板に搭載される半導体素子は、第１の配線基板の上面または下面，或いは両面のいずれに搭載することも可能である。
【００７２】
次に、本発明の第５実施例について説明する。
図５は、本発明の第５実施例である半導体装置１０Ｅを示している。本実施例に係る半導体装置１０Ｅは、インターポーザ基板１３Ｄの下部に複数の下部装置部１２Ａ，１２Ｃを積層配置したことを特徴とするものである。
【００７３】
最下部に位置する下部装置部１２Ａは、図１に示した第１実施例に係る半導体装置１０Ａに設けられているものと同様の構成とされている。下部装置部１２Ｃは、この下部装置部１２Ａの上部に積層されている。
【００７４】
下部装置部１２Ｃは、第２の配線基板１７Ｃの上面に半導体素子１５Ｄがフリップチップ接合されると共に、下面にも半導体素子１５Ｅがフリップチップ接合された構成とされている。これにより、半導体素子１５Ｄ，１５Ｅの実装密度の向上を図っている。また、第２の配線基板１７Ｃの上面には接続電極４５Ａが形成されており、また下面には接続電極４５Ｂが形成されている。
【００７５】
下部装置部１２Ａと下部装置部１２Ｃは、第２の配線基板１７Ａに形成された接続用電極２６と第２の配線基板１７Ｃに形成された接続電極４５Ｂを積層用バンプ３８Ｂで接続することにより電気的に接続された構成とされている。また、インターポーザ基板１３Ｄと下部装置部１２Ｃは、回路基板本体１８Ｄの下面３１Ｂに形成されている第３の導電性部材３４Ｂと、第２の配線基板１７Ｃに形成されている接続電極４５Ａを第１の導電性部材３２で接続することにより電気的に接続された構成とされている。
【００７６】
一方、本実施例における上部装置部１１Ｄは、半導体素子１４Ｅ，半導体素子１４Ｆを第１の配線基板１６Ｄ上に積層した構造を有している。半導体素子１４Ｆは第１の配線基板１６Ｄの上部にフェイスアップで接着剤４５Ｆにより接着固定され、半導体素子１４Ｅはこの半導体素子１４Ｆの上部にフェイスアップで接着剤４５Ｅにより接着固定されている。
【００７７】
この半導体素子１４Ｅと第１の配線基板１６Ｄはワイヤ接続されており、また半導体素子１４Ｆと第１の配線基板１６Ｄもワイヤ接続されている。これにより、各半導体素子１４Ｅ，１４Ｆは、第１の配線基板１６Ｄと電気的に接続された状態となる。尚、インターポーザ基板１３Ｄは、図４に示した第４実施例に係るものと同一構成とされている。
【００７８】
上記したように本実施例に係る半導体装置１０Ｅは、２個の下部装置部１２Ａ，１２Ｃをインターポーザ基板１３Ｄの下部に積層した構成としている。この構成とすることにより、半導体装置１０Ｅの更なる高機能化、多機能化を図ることができる。
【００７９】
また、下部装置部の積層数は、本実施例のように２層に限定されるものではなく、３層以上積層することも可能である。その場合の各下部装置部間の電気的接続、及び下部装置部とインターポーザ基板１３Ｄの電気的接続は、フリップチップ接続，ＴＡＢ接続，ワイヤ接続等を適宜選定して用いることができる。また、各下部装置部において、第２の配線基板に搭載される半導体素子は、第２の配線基板の上面または下面，或いは両面のいずれに搭載することも可能である。
【００８０】
尚、本実施例ではインターポーザ基板１３Ｄとして内層配線を有した多層基板を用いた例を示したが、前記した各実施例で示したような片面配線基板、或いは両面配線基板を用いることも可能である。
【００８１】
次に、本発明の第６実施例について説明する。
図６は、本発明の第６実施例である半導体装置１０Ｆを示している。本実施例に係る半導体装置１０Ｆは、インターポーザ基板１３Ｅを構成する回路基板本体１８Ｅを多層配線基板とすると共に、この回路基板本体１８Ｅ上に受動部品４０を搭載したことを特徴とするものである。
【００８２】
インターポーザ基板１３Ｅは、回路基板本体１８Ｅの内部に内層配線として構成される第３の導電性部材３４Ｃが形成されている。この第３の導電性部材３４Ｃは、第１の導電性部材３２と第２の導電性部材３３とを電気的に接続する。
【００８３】
また本実施例では、この回路基板本体１８Ｅに搭載される上部装置部１１Ｅは、第１の配線基板１６Ｄに半導体素子１４Ｇがフリップチップ接合された構成とされている。
【００８４】
更に、本実施例では、インターポーザ基板１３Ｅの上部に、受動部品４０を搭載した構成とされている。この受動部品４０は、例えばチップコンデンサ，チップ抵抗等に代表される小型電子部品である。本実施例においては、受動部品４０は、インターポーザ基板１３Ｅの上部に半田付けされる。
【００８５】
上記構成とされた半導体装置１０Ｆは、インターポーザ基板１３Ｅとして多層配線基板を用いているため、内層配線となる第３の導電性部材３４Ｃをより高密度とすることができる。
【００８６】
また、インターポーザ基板１３Ｅは、内部に内層配線（第３の導電性部材３４Ｃ）が形成されているため、片面配線基板或いは両面配線基板に比べて剛性が高い。このため、インターポーザ基板１３Ｅに温度変化による反りや変形が発生することを抑制でき、よって半導体装置１０Ｆの信頼性を高めることができる。
【００８７】
また、本実施例に係る半導体装置１０Ｆは、インターポーザ基板１３Ｅに受動部品４０を搭載した構成とされているため、所定の電気特性が要求される高周波デバイスに適している。
【００８８】
尚、本実施例ではインターポーザ基板１３Ｅとして内層配線を有した多層基板を用いた例を示したが、前記した各実施例で示したような片面単層配線基板、或いは両面単層配線基板を用いることも可能である。
【００８９】
次に、本発明の第７実施例について説明する。
図７は、本発明の第７実施例である半導体装置１０Ｇを示している。図６を用いて説明した第６実施例に係る半導体装置１０Ｆでは、回路基板本体１８Ｅとは別部品とされた受動部品４０を用意し、これをインターポーザ基板１３Ｅに半田付けする構成とした。
【００９０】
これに対して本実施例に係る半導体装置１０Ｇは、多層化されたインターポーザ基板１３Ｆ内に内層配線として形成される第３の導電性部材３４Ｃと共に、内層配線を利用して受動素子であるインダクタ部４１及びコンデンサ部４２を回路基板本体１８Ｆ（インターポーザ基板１３Ｆ）内に形成したことを特徴とするものである。
【００９１】
尚、受動素子を多層配線基板の内部に形成する方法は、本実施例のように、内層配線として形成する方法の他、受動素子部品を多層配線基板の内部に埋設して内部配線として接続するように形成する方法もある。
【００９２】
本実施例に係る半導体装置１０Ｇによれば、受動素子であるインダクタ部４１及びコンデンサ部４２を多層基板である回路基板本体１８Ｆの内層配線により形成したことにより、受動素子４１，４２をインターポーザ基板１３Ｆに一体的に組み込むことができる。このため、回路基板本体１８Ｆと別個に受動素子を用意し搭載する必要がなくなり、搭載部品点数を削減できると共に製造コストの低減化を図ることができる。
【００９３】
【発明の効果】
上述の如く本発明によれば、次に述べる種々の効果を実現することができる。
【００９４】
本発明の第１実施例に記載の発明によれば、外部接続端子の配列が予め定められている汎用の半導体装置部を積載接続できるため、設計の自由度が向上し、複数の半導体装置を組み合わせて機能するようなシステムを有する積層型半導体装置が容易に実現できる。これにより半導体装置の高機能化、多機能化に対応することができる。
【００９５】
また、品質保証された汎用の半導体装置を組み込むことによって、試験工程を簡略化できるので製造コストの低減を図れ、製造歩留りを向上させることができる。
【００９６】
さらに、第１の導電性部材を半田バンプにより構成したことにより、簡易かつ低コストに積層構造を実現することができる。
【００９７】
本発明の第２実施例に記載の発明によれば、本発明の第１実施例に記載の発明による効果に加えて、外部接続端子が貫通孔内に入り込む量に対応する高さだけ第１の半導体装置部と第３の配線基板を近接できるため、積層型半導体装置の薄型化を図ることができる。
【００９８】
本発明の第３実施例に記載の発明によれば、本発明の第１実施例に記載の発明による効果に加えて、片面のみに第３の導電性部材を形成する構成に比べ、第３の導電性部材をより複雑なパターンで形成でき、よって半導体装置の設計の自由度が向上する。また、第３の配線基板の剛性が増し、温度変化による基板の反りや変形の発生を低減できるため、半導体装置の信頼性を向上させることができる。
【００９９】
本発明の第４実施例に記載の発明及び本発明の第５実施例に記載の発明によれば、半導体装置の高機能化、多機能化により有利となる。
【０１００】
本発明の第６実施例に記載の発明によれば、第３の配線基板を多層配線基板とすることにより、より高密度な配線基板を形成できる。また、多層配線基板は片面配線基板或いは両面配線基板に比べて剛性が増すため、第３の配線基板の温度変化による基板の反り・変形を低減でき、組立工程での製造歩留を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例である半導体装置の断面図である。
【図２】本発明の第２実施例である半導体装置の断面図である。
【図３】本発明の第３実施例である半導体装置の断面図である。
【図４】本発明の第４実施例である半導体装置の断面図である。
【図５】本発明の第５実施例である半導体装置の断面図である。
【図６】本発明の第６実施例である半導体装置の断面図である。
【図７】本発明の第７実施例である半導体装置の断面図である。
【符号の説明】
１０Ａ〜１０Ｇ 半導体装置
１１Ａ〜１１Ｅ 上部装置部
１２Ａ〜１２Ｄ 下部装置部
１３Ａ〜１３Ｆ インターポーザ基板
１４Ａ〜１４Ｈ，１５Ａ〜１５Ｅ 半導体素子
１６Ａ〜１６Ｄ 第１の配線基板
１７Ａ〜１７Ｃ 第２の配線基板
１８Ａ〜１８Ｅ 回路基板本体
２２ 外部接続端子
２４Ａ，３１Ａ 上面
２４Ｂ，３１Ｂ 下面
２６ 接続用電極
２７ バンプ接合用電極
２８ 下部電極
２９ 外部接続端子
３２ 第１の導電性部材
３３ 第２の導電性部材
３４Ａ〜３４Ｃ 第３の導電性部材
３５，３５Ａ，３５Ｂ 保護膜
３６ 貫通孔
３７ 貫通電極
３８Ａ，３８Ｂ 積層用バンプ
３９ 内層配線
４０ 受動部品
４１ インダクタ部
４２ コンデンサ部
４４，４４Ａ，４４Ｂ 開口部
４５，４５Ｅ，４５Ｆ 接着剤

Claims (9)

  1. 第１の配線基板と、該第１の配線基板に搭載された少なくとも一つの半導体素子と、前記配線基板の前記半導体素子が搭載されている面とは反対面でかつ前記半導体素子の搭載位置に対向する位置およびその周辺に配設された複数の外部接続用端子とを有する第１の半導体装置部と、
    前記第１の半導体装置部の下部に位置するよう配設された第２の配線基板と、該第２の配線基板に搭載された少なくとも一つの半導体素子と、前記第２の配線基板の前記第１の半導体装置部と対向する面であって、前記第２の配線基板上の半導体素子搭載面と同一平面上に形成された接続用電極と、前記第２の配線基板の半導体素子搭載面と反対側の面に形成された下部電極と、を有する第２の半導体装置部と、
    前記第１の半導体装置部と前記第２の半導体装置部との間に配設される回路基板本体と、前記接続用電極と電気的に接続し、半田バンプによって形成されている第１の導電性部材と、前記外部接続端子の形成位置に対応して形成されており該外部接続端子と電気的に接続する前記回路基板本体に設けられた第２の導電性部材と、前記第１の導電性部材と前記第２の導電性部材を接続する、前記回路基板本体に設けられた第３の導電性部材とを有する第３の配線基板と、
    を具備することを特徴とする積層型半導体装置。
  2. 請求項１記載の積層型半導体装置において、
    前記第１の導電性部材が、前記回路基板本体を貫通して形成されること特徴とする積層型半導体装置。
  3. 請求項１記載の積層型半導体装置において、
    前記第２の導電性部材及び前記第３の導電性部材を、前記第３の配線基板の前記第２の半導体装置部と対向する面に形成し、
    かつ、前記外部接続端子を前記第３の配線基板に形成された貫通孔を介して前記第２の導電性部材と電気的に接続したことを特徴とする積層型半導体装置。
  4. 請求項１記載の積層型半導体装置において、
    前記第２の導電性部材を前記第３の配線基板の前記第１の半導体装置部と対向する面に形成し、前記第３の導電性部材を、前記第３の配線基板の前記第１の半導装置部と対向する面と、前記第２の半導体装置部と対向する面との両面にそれぞれに形成すると共に、
    該両面に形成された第３の導電性部材を前記回路基板本体を貫通して形成された貫通電極で電気的に接続した構成としたことを特徴とする積層型半導体装置。
  5. 請求項１乃至４のいずれかに記載の積層型半導体装置において、
    前記第１の半導体装置部を複数積層した構造としたことを特徴とする積層型半導体装置。
  6. 請求項１乃至５のいずれかに記載の積層型半導体装置において、
    前記第２の半導体装置部を複数積層した構造としたことを特徴とする積層型半導体装置。
  7. 請求項１乃至６のいずれかに記載の積層型半導体装置において、
    前記第３の配線基板を多層配線基板としたことを特徴とする積層型半導体装置。
  8. 請求項１乃至７のいずれかに記載の積層型半導体装置において、
    前記回路基板本体に設けられた前記第３の導電性部材が、前記半田バンプと直接接合していることを特徴とする積層型半導体装置。
  9. 請求項１乃至８のいずれかに記載の積層型半導体装置において、
    前記第３の配線基板と、前記第２の配線基板に設けられた半導体素子と、前記回路基板との間に、接着剤が設けられていることを特徴とする積層型半導体装置。
JP2003065392A 2003-03-11 2003-03-11 積層型半導体装置 Expired - Lifetime JP3917946B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2003065392A JP3917946B2 (ja) 2003-03-11 2003-03-11 積層型半導体装置
US10/763,267 US7049692B2 (en) 2003-03-11 2004-01-26 Stacked semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003065392A JP3917946B2 (ja) 2003-03-11 2003-03-11 積層型半導体装置

Publications (2)

Publication Number Publication Date
JP2004273938A JP2004273938A (ja) 2004-09-30
JP3917946B2 true JP3917946B2 (ja) 2007-05-23

Family

ID=32959181

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003065392A Expired - Lifetime JP3917946B2 (ja) 2003-03-11 2003-03-11 積層型半導体装置

Country Status (2)

Country Link
US (1) US7049692B2 (ja)
JP (1) JP3917946B2 (ja)

Families Citing this family (153)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7294928B2 (en) * 2002-09-06 2007-11-13 Tessera, Inc. Components, methods and assemblies for stacked packages
JP4110992B2 (ja) 2003-02-07 2008-07-02 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
JP4096774B2 (ja) 2003-03-24 2008-06-04 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法及び電子デバイスの製造方法
JP2004349495A (ja) 2003-03-25 2004-12-09 Seiko Epson Corp 半導体装置、電子デバイス、電子機器および半導体装置の製造方法
US7265446B2 (en) * 2003-10-06 2007-09-04 Elpida Memory, Inc. Mounting structure for semiconductor parts and semiconductor device
JP2005123463A (ja) 2003-10-17 2005-05-12 Seiko Epson Corp 半導体装置及びその製造方法、半導体装置モジュール、回路基板並びに電子機器
DE10360708B4 (de) * 2003-12-19 2008-04-10 Infineon Technologies Ag Halbleitermodul mit einem Halbleiterstapel, Umverdrahtungsplatte, und Verfahren zur Herstellung derselben
US6987314B1 (en) * 2004-06-08 2006-01-17 Amkor Technology, Inc. Stackable semiconductor package with solder on pads on which second semiconductor package is stacked
JP4865197B2 (ja) 2004-06-30 2012-02-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR100573302B1 (ko) * 2004-10-07 2006-04-24 삼성전자주식회사 와이어 본딩을 이용한 패키지 스택 및 그 제조 방법
US7365428B2 (en) * 2004-10-22 2008-04-29 Intel Corporation Array capacitor with resistive structure
JP2006196709A (ja) * 2005-01-13 2006-07-27 Sharp Corp 半導体装置およびその製造方法
CN101180728B (zh) * 2005-04-28 2011-06-08 Nxp股份有限公司 具有处于集成电路芯片顶部的用于电源线和接地线选路的无源综合基板的集成电路组件
KR100665217B1 (ko) * 2005-07-05 2007-01-09 삼성전기주식회사 반도체 멀티칩 패키지
US8643163B2 (en) * 2005-08-08 2014-02-04 Stats Chippac Ltd. Integrated circuit package-on-package stacking system and method of manufacture thereof
US20070108583A1 (en) * 2005-08-08 2007-05-17 Stats Chippac Ltd. Integrated circuit package-on-package stacking system
SG130055A1 (en) 2005-08-19 2007-03-20 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
SG130066A1 (en) 2005-08-26 2007-03-20 Micron Technology Inc Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
US7829989B2 (en) * 2005-09-07 2010-11-09 Alpha & Omega Semiconductor, Ltd. Vertical packaged IC device modules with interconnected 3D laminates directly contacts wafer backside
US7838977B2 (en) * 2005-09-07 2010-11-23 Alpha & Omega Semiconductor, Ltd. Packages for electronic devices implemented with laminated board with a top and a bottom patterned metal layers
EP2290682A3 (en) 2005-12-14 2011-10-05 Shinko Electric Industries Co., Ltd. Package with a chip embedded between two substrates and method of manufacturing the same
TWI459512B (zh) * 2005-12-22 2014-11-01 萬國半導體股份有限公司 使用相互連接的三維層片將垂直封裝的ｍｏｓｆｅｔ和積體電路功率器件構建成集成模組
US7990727B1 (en) * 2006-04-03 2011-08-02 Aprolase Development Co., Llc Ball grid array stack
US7390700B2 (en) * 2006-04-07 2008-06-24 Texas Instruments Incorporated Packaged system of semiconductor chips having a semiconductor interposer
JP5598787B2 (ja) 2006-04-17 2014-10-01 マイクロンメモリジャパン株式会社 積層型半導体装置の製造方法
US7242081B1 (en) * 2006-04-24 2007-07-10 Advanced Semiconductor Engineering Inc. Stacked package structure
JP4976767B2 (ja) * 2006-07-19 2012-07-18 キヤノン株式会社 積層形半導体装置
US7528062B2 (en) * 2006-10-25 2009-05-05 Freescale Semiconductor, Inc. Integrated matching network and method for manufacturing integrated matching networks
JP5005321B2 (ja) * 2006-11-08 2012-08-22 パナソニック株式会社 半導体装置
US20080150132A1 (en) * 2006-12-21 2008-06-26 Tom Hu Stack up pcb substrate for high density interconnect packages
JP4926692B2 (ja) 2006-12-27 2012-05-09 新光電気工業株式会社 配線基板及びその製造方法と半導体装置
US20080180921A1 (en) * 2007-01-31 2008-07-31 Cyntec Co., Ltd. Electronic package structure
US8786072B2 (en) 2007-02-27 2014-07-22 International Rectifier Corporation Semiconductor package
US9147644B2 (en) * 2008-02-26 2015-09-29 International Rectifier Corporation Semiconductor device and passive component integration in a semiconductor package
US8685792B2 (en) * 2007-03-03 2014-04-01 Stats Chippac Ltd. Integrated circuit package system with interposer
KR101489325B1 (ko) * 2007-03-12 2015-02-06 페어차일드코리아반도체 주식회사 플립-칩 방식의 적층형 파워 모듈 및 그 파워 모듈의제조방법
TWI335070B (en) * 2007-03-23 2010-12-21 Advanced Semiconductor Eng Semiconductor package and the method of making the same
JP2009094434A (ja) 2007-10-12 2009-04-30 Elpida Memory Inc 半導体装置およびその製造方法
JP2009135398A (ja) * 2007-11-29 2009-06-18 Ibiden Co Ltd 組合せ基板
US7759212B2 (en) * 2007-12-26 2010-07-20 Stats Chippac, Ltd. System-in-package having integrated passive devices and method therefor
US8247893B2 (en) * 2007-12-27 2012-08-21 Stats Chippac Ltd. Mountable integrated circuit package system with intra-stack encapsulation
US7800212B2 (en) * 2007-12-27 2010-09-21 Stats Chippac Ltd. Mountable integrated circuit package system with stacking interposer
JP5543072B2 (ja) * 2008-01-23 2014-07-09 ピーエスフォー ルクスコ エスエイアールエル 積層型半導体装置
US9236319B2 (en) * 2008-02-29 2016-01-12 Stats Chippac Ltd. Stacked integrated circuit package system
US7919871B2 (en) * 2008-03-21 2011-04-05 Stats Chippac Ltd. Integrated circuit package system for stackable devices
US7750454B2 (en) * 2008-03-27 2010-07-06 Stats Chippac Ltd. Stacked integrated circuit package system
US20090296310A1 (en) * 2008-06-03 2009-12-03 Azuma Chikara Chip capacitor precursors, packaged semiconductors, and assembly method for converting the precursors to capacitors
TWI473553B (zh) * 2008-07-03 2015-02-11 日月光半導體製造股份有限公司 晶片封裝結構
US7750455B2 (en) * 2008-08-08 2010-07-06 Stats Chippac Ltd. Triple tier package on package system
US20100133534A1 (en) * 2008-12-03 2010-06-03 Byung Tai Do Integrated circuit packaging system with interposer and flip chip and method of manufacture thereof
US8012797B2 (en) * 2009-01-07 2011-09-06 Advanced Semiconductor Engineering, Inc. Method for forming stackable semiconductor device packages including openings with conductive bumps of specified geometries
US20100171206A1 (en) * 2009-01-07 2010-07-08 Chi-Chih Chu Package-on-Package Device, Semiconductor Package, and Method for Manufacturing The Same
TWI499024B (zh) * 2009-01-07 2015-09-01 日月光半導體製造股份有限公司 堆疊式多封裝構造裝置、半導體封裝構造及其製造方法
US8441133B2 (en) 2009-03-31 2013-05-14 Ibiden Co., Ltd. Semiconductor device
CN101887878A (zh) * 2009-05-14 2010-11-17 艾普特佩克股份有限公司 光电传感器封装
US8106499B2 (en) * 2009-06-20 2012-01-31 Stats Chippac Ltd. Integrated circuit packaging system with a dual substrate package and method of manufacture thereof
TWI469283B (zh) * 2009-08-31 2015-01-11 日月光半導體製造股份有限公司 封裝結構以及封裝製程
US8198131B2 (en) * 2009-11-18 2012-06-12 Advanced Semiconductor Engineering, Inc. Stackable semiconductor device packages
KR20110059054A (ko) * 2009-11-27 2011-06-02 삼성전기주식회사 집적 수동 소자 어셈블리
TWI408785B (zh) * 2009-12-31 2013-09-11 日月光半導體製造股份有限公司 半導體封裝結構
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
JP2011146519A (ja) * 2010-01-14 2011-07-28 Panasonic Corp 半導体装置及びその製造方法
KR101046394B1 (ko) * 2010-02-03 2011-07-05 주식회사 하이닉스반도체 스택 패키지
TWI419283B (zh) * 2010-02-10 2013-12-11 日月光半導體製造股份有限公司 封裝結構
TWI411075B (zh) 2010-03-22 2013-10-01 日月光半導體製造股份有限公司 半導體封裝件及其製造方法
US8624374B2 (en) 2010-04-02 2014-01-07 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with fan-out and with connecting elements for stacking and manufacturing methods thereof
US8278746B2 (en) 2010-04-02 2012-10-02 Advanced Semiconductor Engineering, Inc. Semiconductor device packages including connecting elements
CN102403275B (zh) * 2010-09-17 2014-01-15 深南电路有限公司 一种堆叠封装结构及其制作方法
TWI451546B (zh) 2010-10-29 2014-09-01 日月光半導體製造股份有限公司 堆疊式封裝結構、其封裝結構及封裝結構之製造方法
TWI445155B (zh) 2011-01-06 2014-07-11 日月光半導體製造股份有限公司 堆疊式封裝結構及其製造方法
US9171792B2 (en) 2011-02-28 2015-10-27 Advanced Semiconductor Engineering, Inc. Semiconductor device packages having a side-by-side device arrangement and stacking functionality
US8674516B2 (en) 2011-06-22 2014-03-18 Stats Chippac Ltd. Integrated circuit packaging system with vertical interconnects and method of manufacture thereof
KR101808478B1 (ko) * 2011-08-16 2017-12-12 인텔 코포레이션 Ｐｏｐ 구조체
KR101247342B1 (ko) * 2011-09-30 2013-03-26 에스티에스반도체통신 주식회사 패키지 온 패키지 제조방법
US20130181359A1 (en) * 2012-01-13 2013-07-18 TW Semiconductor Manufacturing Company, Ltd. Methods and Apparatus for Thinner Package on Package Structures
US9691636B2 (en) 2012-02-02 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Interposer frame and method of manufacturing the same
US8749043B2 (en) * 2012-03-01 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package structure
US8901730B2 (en) 2012-05-03 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package on package devices
TWI479640B (zh) 2012-12-25 2015-04-01 財團法人工業技術研究院 晶片堆疊結構
WO2014128795A1 (ja) * 2013-02-22 2014-08-28 パナソニック株式会社 電子部品パッケージ
US9583414B2 (en) 2013-10-31 2017-02-28 Qorvo Us, Inc. Silicon-on-plastic semiconductor device and method of making the same
US9812350B2 (en) 2013-03-06 2017-11-07 Qorvo Us, Inc. Method of manufacture for a silicon-on-plastic semiconductor device with interfacial adhesion layer
TWI533421B (zh) 2013-06-14 2016-05-11 日月光半導體製造股份有限公司 半導體封裝結構及半導體製程
KR20150033937A (ko) 2013-09-25 2015-04-02 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제작 방법
WO2015047330A1 (en) * 2013-09-27 2015-04-02 Intel Corporation Die package with superposer substrate for passive components
KR102245770B1 (ko) 2013-10-29 2021-04-28 삼성전자주식회사 반도체 패키지 장치
US20150279815A1 (en) * 2014-03-28 2015-10-01 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Substrate Having Conductive Columns
US9368566B2 (en) 2014-07-17 2016-06-14 Qualcomm Incorporated Package on package (PoP) integrated device comprising a capacitor in a substrate
US10319607B2 (en) * 2014-08-22 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure with organic interposer
TWI623251B (zh) * 2014-08-29 2018-05-01 恆勁科技股份有限公司 中介基板之製法
US9824951B2 (en) 2014-09-12 2017-11-21 Qorvo Us, Inc. Printed circuit module having semiconductor device with a polymer substrate and methods of manufacturing the same
US10085352B2 (en) 2014-10-01 2018-09-25 Qorvo Us, Inc. Method for manufacturing an integrated circuit package
US10121718B2 (en) 2014-11-03 2018-11-06 Qorvo Us, Inc. Printed circuit module having a semiconductor device with a protective layer in place of a low-resistivity handle layer
TWI554174B (zh) * 2014-11-04 2016-10-11 上海兆芯集成電路有限公司 線路基板和半導體封裝結構
US9960145B2 (en) 2015-03-25 2018-05-01 Qorvo Us, Inc. Flip chip module with enhanced properties
US9613831B2 (en) 2015-03-25 2017-04-04 Qorvo Us, Inc. Encapsulated dies with enhanced thermal performance
US20160343604A1 (en) 2015-05-22 2016-11-24 Rf Micro Devices, Inc. Substrate structure with embedded layer for post-processing silicon handle elimination
US9859202B2 (en) * 2015-06-24 2018-01-02 Dyi-chung Hu Spacer connector
KR101616272B1 (ko) * 2015-07-29 2016-05-02 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제작 방법
US10276495B2 (en) 2015-09-11 2019-04-30 Qorvo Us, Inc. Backside semiconductor die trimming
CN106971993B (zh) * 2016-01-14 2021-10-15 三星电子株式会社 半导体封装件
KR102595276B1 (ko) 2016-01-14 2023-10-31 삼성전자주식회사 반도체 패키지
US10020405B2 (en) 2016-01-19 2018-07-10 Qorvo Us, Inc. Microelectronics package with integrated sensors
US10062583B2 (en) * 2016-05-09 2018-08-28 Qorvo Us, Inc. Microelectronics package with inductive element and magnetically enhanced mold compound component
US10773952B2 (en) 2016-05-20 2020-09-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10784149B2 (en) 2016-05-20 2020-09-22 Qorvo Us, Inc. Air-cavity module with enhanced device isolation
US10468329B2 (en) 2016-07-18 2019-11-05 Qorvo Us, Inc. Thermally enhanced semiconductor package having field effect transistors with back-gate feature
KR20170138644A (ko) 2016-06-08 2017-12-18 삼성전자주식회사 Pop 구조의 반도체 어셈블리 및 이를 포함하는 전자 장치
US10103080B2 (en) 2016-06-10 2018-10-16 Qorvo Us, Inc. Thermally enhanced semiconductor package with thermal additive and process for making the same
SG11201901193UA (en) 2016-08-12 2019-03-28 Qorvo Us Inc Wafer-level package with enhanced performance
CN109716511A (zh) 2016-08-12 2019-05-03 Qorvo美国公司 具有增强性能的晶片级封装
EP4672306A2 (en) 2016-08-12 2025-12-31 Qorvo Us, Inc. METHOD FOR MANUFACTURING A SLICE-LEVEL CASE WITH IMPROVED PERFORMANCE
US10109502B2 (en) 2016-09-12 2018-10-23 Qorvo Us, Inc. Semiconductor package with reduced parasitic coupling effects and process for making the same
US10090339B2 (en) 2016-10-21 2018-10-02 Qorvo Us, Inc. Radio frequency (RF) switch
US9953931B1 (en) * 2016-10-25 2018-04-24 Advanced Semiconductor Engineering, Inc Semiconductor device package and a method of manufacturing the same
US10749518B2 (en) 2016-11-18 2020-08-18 Qorvo Us, Inc. Stacked field-effect transistor switch
US10068831B2 (en) 2016-12-09 2018-09-04 Qorvo Us, Inc. Thermally enhanced semiconductor package and process for making the same
WO2018123699A1 (ja) * 2016-12-27 2018-07-05 株式会社村田製作所 高周波モジュール
US10490471B2 (en) 2017-07-06 2019-11-26 Qorvo Us, Inc. Wafer-level packaging for enhanced performance
US10804115B2 (en) 2017-08-03 2020-10-13 General Electric Company Electronics package with integrated interconnect structure and method of manufacturing thereof
US10541209B2 (en) * 2017-08-03 2020-01-21 General Electric Company Electronics package including integrated electromagnetic interference shield and method of manufacturing thereof
US10879197B2 (en) * 2017-08-30 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of fabricating package structure
US10366972B2 (en) 2017-09-05 2019-07-30 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US10784233B2 (en) * 2017-09-05 2020-09-22 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US10468384B2 (en) * 2017-09-15 2019-11-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming embedded die substrate, and system-in-package modules with the same
US11152363B2 (en) 2018-03-28 2021-10-19 Qorvo Us, Inc. Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process
WO2019195428A1 (en) 2018-04-04 2019-10-10 Qorvo Us, Inc. Gallium-nitride-based module with enhanced electrical performance and process for making the same
US12046505B2 (en) 2018-04-20 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same utilizing localized SOI formation
US11380632B2 (en) * 2018-04-27 2022-07-05 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package device with integrated inductor and manufacturing method thereof
US10553563B2 (en) * 2018-05-30 2020-02-04 Epistar Corporation Electronic device
US10804246B2 (en) 2018-06-11 2020-10-13 Qorvo Us, Inc. Microelectronics package with vertically stacked dies
US12165951B2 (en) 2018-07-02 2024-12-10 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11069590B2 (en) 2018-10-10 2021-07-20 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US10964554B2 (en) 2018-10-10 2021-03-30 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
KR102538181B1 (ko) 2018-10-24 2023-06-01 삼성전자주식회사 반도체 패키지
US11646242B2 (en) 2018-11-29 2023-05-09 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US11387157B2 (en) 2019-01-23 2022-07-12 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12057374B2 (en) 2019-01-23 2024-08-06 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
EP3915134A1 (en) 2019-01-23 2021-12-01 Qorvo US, Inc. Rf semiconductor device and manufacturing method thereof
US12046483B2 (en) 2019-01-23 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12046570B2 (en) 2019-01-23 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12125825B2 (en) 2019-01-23 2024-10-22 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11018215B2 (en) * 2019-03-14 2021-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Package and manufacturing method thereof
JP2020181842A (ja) * 2019-04-23 2020-11-05 京セラ株式会社 回路基板およびプローブカード
US12074086B2 (en) 2019-11-01 2024-08-27 Qorvo Us, Inc. RF devices with nanotube particles for enhanced performance and methods of forming the same
US11646289B2 (en) 2019-12-02 2023-05-09 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive
US12129168B2 (en) 2019-12-23 2024-10-29 Qorvo Us, Inc. Microelectronics package with vertically stacked MEMS device and controller device
JP2021148653A (ja) * 2020-03-19 2021-09-27 キオクシア株式会社 半導体装置、検査用部品、および検査装置
CN116583949A (zh) 2020-12-11 2023-08-11 Qorvo美国公司 多级3d堆叠式封装和其形成方法
WO2022129408A1 (de) * 2020-12-17 2022-06-23 Tdk Electronics Ag Verbindungsplättchen zur elektrischen verbindung von leiterplatten und verfahren zur herstellung eines verbindungsplättchens
US12062571B2 (en) 2021-03-05 2024-08-13 Qorvo Us, Inc. Selective etching process for SiGe and doped epitaxial silicon
CN113573499B (zh) * 2021-06-29 2023-03-10 联宝(合肥)电子科技有限公司 一种PoP装配工艺及设备

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06252334A (ja) 1993-02-26 1994-09-09 Hitachi Constr Mach Co Ltd 半導体装置
KR970000214B1 (ko) * 1993-11-18 1997-01-06 삼성전자 주식회사 반도체 장치 및 그 제조방법
JPH11260999A (ja) 1998-03-13 1999-09-24 Sumitomo Metal Ind Ltd ノイズを低減した積層半導体装置モジュール
JP2001358248A (ja) 2000-06-13 2001-12-26 Hitachi Ltd キャパシタを内蔵した回路基板とその製造方法
JP2002158312A (ja) 2000-11-17 2002-05-31 Oki Electric Ind Co Ltd ３次元実装用半導体パッケージ、その製造方法、および半導体装置

Also Published As

Publication number Publication date
JP2004273938A (ja) 2004-09-30
US7049692B2 (en) 2006-05-23
US20040178508A1 (en) 2004-09-16

Similar Documents

Publication Publication Date Title
JP3917946B2 (ja) 積層型半導体装置
JP3685947B2 (ja) 半導体装置及びその製造方法
US6621156B2 (en) Semiconductor device having stacked multi chip module structure
TWI601266B (zh) 半導體裝置結構及其製造方法
US20040075164A1 (en) Module device of stacked semiconductor packages and method for fabricating the same
KR20090039411A (ko) 솔더 볼과 칩 패드가 접합된 구조를 갖는 반도체 패키지,모듈, 시스템 및 그 제조방법
JP2009527130A (ja) 複合ダイ集積回路パッケージ
KR20070045894A (ko) 적층형 반도체모듈
KR20030029743A (ko) 플랙서블한 이중 배선기판을 이용한 적층 패키지
JP2001077301A (ja) 半導体パッケージ及びその製造方法
US20050017336A1 (en) [multi-chip package]
KR20020061812A (ko) 볼 그리드 어레이형 멀티 칩 패키지와 적층 패키지
KR20120058118A (ko) 적층 패키지의 제조 방법, 및 이에 의하여 제조된 적층 패키지의 실장 방법
JP5987358B2 (ja) 半導体装置及び半導体装置の製造方法
US20050023659A1 (en) Semiconductor chip package and stacked module having a functional part and packaging part arranged on a common plane
KR20010063236A (ko) 적층 패키지와 그 제조 방법
JP3450477B2 (ja) 半導体装置及びその製造方法
JP2006310839A (ja) 電子素子搭載構造
CN100552940C (zh) 半导体元件埋入承载板的叠接结构
CN114975296B (zh) 半导体结构及其制造方法
KR100650049B1 (ko) 멀티 칩 패키지를 이용하는 적층 패키지
JP4695796B2 (ja) 半導体装置、半導体装置ユニットおよびその製造方法
JP2004087895A (ja) パッケージ部品およびその製造方法
TWI731737B (zh) 導線架封裝結構
KR20020028473A (ko) 적층 패키지

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050725

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050802

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050928

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061024

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061225

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070206

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070209

R150 Certificate of patent or registration of utility model

Ref document number: 3917946

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100216

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110216

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110216

Year of fee payment: 4

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110216

Year of fee payment: 4

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120216

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130216

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140216

Year of fee payment: 7

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term