JP4151733B2 - 液晶表示素子 - Google Patents

Description

この発明は液晶表示素子に関する。

図５は従来の液晶表示素子の一部の等価回路的透過平面図を示したものである。この液晶表示素子は、アクティブ基板１とその上に対向配置された対向基板２とがほぼ方形枠状のシール材３を介して貼り合わされ、シール材３の内側における両基板１、２間に液晶（図示せず）が封入されたものからなっている。この場合、アクティブ基板１の右辺部および左辺部は対向基板２から突出されている。以下、これらの突出部を右辺突出部１ａ、下辺突出部１ｂという。

アクティブ基板１上においてシール材３の内側には、複数の画素電極４およびこれらの画素電極４にそれぞれ接続された薄膜トランジスタ５がマトリクス状に設けられている。また、アクティブ基板１上においてシール材３の内側には、各薄膜トランジスタ５に走査信号を供給するための複数の走査ライン６が行方向に延びて設けられ、各薄膜トランジスタ５にデータ信号を供給するための複数のデータライン７が列方向に延びて設けられ、各画素電極４との間で補助容量部Ｃｓを形成する複数の補助容量ライン８が行方向に延びて設けられている。

各走査ライン６の右端部は、アクティブ基板１の右辺突出部１ａ上の点線で示す半導体チップ搭載領域９内に設けられた出力パッド１０に接続されている。各データライン７の下端部は、アクティブ基板１の下辺突出部１ｂ上の点線で示す半導体チップ搭載領域１１内に設けられた出力パッド１２に接続されている。各補助容量ライン８の左端部はほぼＬ字状の共通ライン１３に接続されている。

共通ライン１３の右端部および第１行目の補助容量ライン８の右端部は、シール材３下におけるアクティブ基板１上の所定の２箇所に設けられた基板間導通用パッド１４、１５に接続されている。一方の基板間導通用パッド１４および半導体チップ搭載領域９、１１内にそれぞれ設けられた入力パッド１６、１７は、アクティブ基板１の所定の端部上に設けられた外部接続端子１８に引き回し線１９を介して接続されている。

右側の半導体チップ搭載領域９上には、走査ライン６に走査信号を供給する走査ライン駆動回路が内蔵された、ＬＳＩ等からなる走査ライン駆動用の半導体チップ（図示せず）が搭載されている。下側の半導体チップ搭載領域１１上には、データライン７にデータ信号を供給するデータライン駆動回路が内蔵された、ＬＳＩ等からなるデータライン駆動用の半導体チップ（図示せず）が搭載されている。

２つの基板間導通用パッド１４、１５は、対向基板２下にベタ状に設けられた対向電極（図示せず）に、シール材３中に混入された導電性粒子からなる基板間導通材（図示せず）を介して接続されている。

ところで、上記従来の液晶表示素子では、走査ライン駆動回路およびデータライン駆動回路の電源を落とさずに、走査ライン駆動回路の出力電位をローレベル状態とし、データライン駆動回路の入力をハイインピーダンス状態とするスタンバイモードの状態がある。この状態では、画素電極４が対向電極と同電位となり、例えば、ノーマリホワイトの場合には、表示領域全体が、電源オフの場合と同様に白表示となる。しかしながら、このような場合、データライン駆動回路の入力はハイインピーダンス状態であるので、データライン２８は基本的にフローティング状態であり、各画素電極４は、それぞれ、スタンバイモード直前の電荷が残留された状態となっている。この各画素電極４に残留された電荷は、一部は液晶または各駆動回路を介してリークされるが、その量は極めて小さいため、表示領域全体の白表示が不均一に変化するという問題があった。
そこで、この発明は、各画素電極に残留する電荷を速やかにリークすることができる構造を提供することを目的とする。

請求項１に記載の発明は、第一の基板と第二の基板とがほぼ枠状のシール材を介して貼り合わされ、前記第一の基板に、マトリクス状に配置された複数の画素電極、これらの画素電極にそれぞれ接続された薄膜トランジスタ、前記各薄膜トランジスタに走査信号を供給するための複数の走査ライン、前記各薄膜トランジスタにデータ信号を供給するための複数のデータライン、前記各画素電極との間で補助容量部を形成し且つ互いに接続された複数の補助容量ラインが設けられ、前記第二の基板に対向電極が設けられた液晶表示素子において、前記各データラインのそれぞれに一方の電極が接続された複数のリーク素子と、前記各補助容量ラインと平行に配置され、前記各リーク素子の他方の電極が接続された共通ラインと、を備え、前記各走査ラインと前記各補助容量ラインとが同一の第一層として形成され、前記共通ラインと前記データラインとが同一の層で、且つ、前記第一層とは異なる上層側の第二層として形成され、前記共通ラインは、前記各データラインの延伸方向に対して、直交する方向に延伸され、前記共通ラインと前記各補助容量ラインは、下層側が前記各補助容量ラインに対応するとともに上層側が前記共通ラインに対応し前記シール材の配置位置に形成された接続パッド部で基板間導通材により直接的に接続されていることを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記各リーク素子は、前記シール材で囲まれた領域に形成されていることを特徴とするものである。
請求項３に記載の発明は、請求項１または２に記載の発明において、前記共通ラインは、前記シール材で囲まれた領域に形成されていることを特徴とするものである。
請求項４に記載の発明は、請求項１から３の何れかに記載の発明において、前記共通ラインと前記データラインは、共に、前記シール材に混入された弾性変形可能な導電性粒子を介して前記対向電極に接続されていることを特徴とするものである。
請求項５に記載の発明は、請求項１から４の何れかに記載の発明において、前記リーク素子は、半導体薄膜からなる２端子素子であることを特徴とするものである。
請求項６に記載の発明は、請求項１から４の何れかに記載の発明において、前記リーク素子は、ドレイン電極が前記データラインに接続され、ソース電極が前記共通ラインに接続され、ゲート電極が前記補助容量ラインに接続された３端子素子であることを特徴とするものである。

以上説明したように、この発明によれば、各画素電極に残留する電荷をリーク素子等を介して速やかにリークすることができるので、例えば、スタンバイモード時などにおける表示状態を良好なものとすることができる。

図１はこの発明の一実施形態における液晶表示素子の要部の等価回路的透過平面図を示したものである。この液晶表示素子は、アクティブ基板２１とその上に対向配置された対向基板２２とがほぼ方形枠状のシール材２３を介して貼り合わされ、シール材２３の内側における両基板２１、２２間に液晶２４（図２参照）が封入されたものからなっている。この場合、アクティブ基板２１の所定の２辺部は対向基板２２から突出されている。以下、これらの突出部を右辺突出部２１ａ、下辺突出部２１ｂという。

アクティブ基板２１上においてシール材２３の内側には、複数の画素電極２５およびこれらの画素電極２５にそれぞれ接続された薄膜トランジスタ２６がマトリクス状に設けられている。また、アクティブ基板２１上においてシール材２３の内側には、各薄膜トランジスタ２６に走査信号を供給するための複数の走査ライン２７が行方向に延びて設けられ、各薄膜トランジスタ２６にデータ信号を供給するための複数のデータライン２８が列方向に延びて設けられ、各画素電極２５との間で補助容量部Ｃｓを形成する複数の補助容量ライン２９が行方向に延びて設けられている。

各走査ライン２７の右端部は、アクティブ基板２１の右辺突出部２１ａ上の点線で示す半導体チップ搭載領域３０内に設けられた出力パッド３１に接続されている。各データライン２８の下端部は、アクティブ基板２１の下辺突出部２１ｂ上の点線で示す半導体チップ搭載領域３２内に設けられた出力パッド３３に接続されている。各補助容量ライン２９の左端部はほぼＬ字状の共通ライン３４に接続されている。

共通ライン３４の右端部および第１行目の補助容量ライン２９の右端部は、シール材２３下におけるアクティブ基板２１上の所定の２箇所に設けられた接続パッド３５、３６に接続されている。一方の接続パッド３５および半導体チップ搭載領域３０、３２内にそれぞれ設けられた入力パッド３７、３８は、アクティブ基板２１の所定の端部上に設けられた外部接続端子３９に引き回し線４０を介して接続されている。

右側の半導体チップ搭載領域３０上には、走査ライン２７に走査信号を供給する走査ライン駆動回路が内蔵された、ＬＳＩ等からなる走査ライン駆動用の半導体チップ（図示せず）が搭載されている。下側の半導体チップ搭載領域３２上には、データライン２８にデータ信号を供給するデータライン駆動回路が内蔵された、ＬＳＩ等からなるデータライン駆動用の半導体チップ（図示せず）が搭載されている。

アクティブ基板２１上のシール材２３の内側において第１行目の補助容量ライン２９の上側（つまり、下側の半導体チップ搭載領域３２に対し、画素電極２５の配置領域からなる表示領域を挟んで、その反対側）には複数のリーク素子４１が設けられている。このリーク素子４１は、空間電荷制限電流（Space Charge Limited Current）で電圧特性が規定されるもので、非線形な電圧電流特性を持つものである。

各リーク素子４１の一方の電極は各データライン２８に接続されている。各リーク素子４１の他方の電極は、その上側におけるアクティブ基板２１上に行方向に延びて設けられた共通ライン４２に接続されている。詳細は、後述するが、各リーク素子４１の一方の電極、他方の電極および共通ライン４２は、出力パッド３３を含むデータライン２８の形成と同時に形成されるものであり、同一の材料、同一の厚さの金属膜で構成されている。

共通ライン４２には、特に限定する意味ではないが、他方の接続パッド３６の近傍で、シール材２３下におけるアクティブ基板２１上の所定の箇所に配置された接続パッド４３が一体的に形成されている。３つの接続パッド３５、３６、４３は、対向基板２２下にベタ状に設けられた対向電極４４（図２参照）に、シール材２３中に混入された弾性変形可能な導電性粒子からなる基板間導通材４５（図２参照）を介して接続されている。

従って、共通ライン４２は、接続パッド４３、接続パッド４３と対向電極４４との間に介在された基板間導通材４５、対向電極４４、対向電極４４と接続パッド３６（３５）との間に介在された基板間導通材４５および接続パッド３６（３５）を介して、第１行目の補助容量ライン２９（共通ライン３４）に接続されている。この場合、共通ライン４２を第１行目の補助容量ライン２９に直接接続していないが、その理由については後で説明する。

このように、この液晶表示素子では、第１行目の補助容量ライン２９（共通ライン３４）に接続された共通ライン４２と各データライン２８との間にそれぞれリーク素子４１を設けている。

この結果、スタンバイモードにし、走査ライン駆動回路の出力電位をローレベル状態とし、データライン駆動回路の入力をハイインピーダンス状態とすると、画素電極電位は、薄膜トランジスタ２６、データライン２８、リーク素子４１、共通ライン４２、接続パッド４３、接続パッド４３と対向電極４４との間に介在された基板間導通材４５を介して対向電極４４にリークされ、さらに対向電極４４と接続パッド３６（３５）との間に介在された基板間導通材４５および接続パッド３６（３５）を介してすべての補助容量ライン２９および共通ライン３４にリークされる。この場合、各画素電極電位は、リーク素子４１を介して速やかにリークされ、対向電極４４と同電位となる。従って、ノーマリホワイトの場合、表示領域全体を均一な白表示とすることができる。

次に、この液晶表示素子の一部の具体的な構造について、図２を参照して説明する。この場合、図２左側には薄膜トランジスタ２６を図示し、中央にはリーク素子４１を図示し、右側には接続パッド３６、４３の部分を図示している。

まず、薄膜トランジスタ２６について説明する。アクティブ基板２１の上面の所定の箇所には、図１に示す走査ライン２７から延出されたゲート電極５１が設けられている。ゲート電極５１等を含むアクティブ基板２１の上面にはゲート絶縁膜５２が設けられている。

ゲート電極５１上におけるゲート絶縁膜５２の上面の所定の箇所には真性アモルファスシリコンからなる半導体薄膜５３が設けられている。半導体薄膜５３の上面ほぼ中央部にはチャネル保護膜５４が設けられている。チャネル保護膜５４の上面両側およびその両側における半導体薄膜５３の上面にはｎ型アモルファスシリコンからなるオーミックコンタクト層５５、５６が設けられている。

一方のオーミックコンタクト層５５の上面にはドレイン電極５７が設けられている。他方のオーミックコンタクト層５６の上面にはソース電極５８が設けられている。両電極５７、５８等を含むゲート絶縁膜５２の上面にはオーバーコート膜５９が設けられている。

オーバーコート膜５９のソース電極５８の所定の箇所に対応する部分にはコンタクトホール６０が設けられている。オーバーコート膜５９の上面の所定の箇所には画素電極２５が設けられている。画素電極２５はコンタクトホール６０を介してソース電極５８に接続されている。

そして、薄膜トランジスタ２６は、ゲート電極５１、ゲート絶縁膜５２、半導体薄膜５３、チャネル保護膜５４、オーミックコンタクト層５５、５６、ソース電極５８およびドレイン電極５７により構成されている。

次に、リーク素子４１について説明するアクティブ基板２１の上面にはゲート絶縁膜５２が設けられており、ゲート絶縁膜５２の上面の所定の箇所には真性アモルファスシリコンからなる半導体薄膜６２が設けられている。半導体薄膜６２の上面ほぼ中央部には保護膜６３が設けられている。保護膜６３の上面両側およびその両側における半導体薄膜６２の上面にはｎ型アモルファスシリコンからなるオーミックコンタクト層６４、６５が設けられている。

一方のオーミックコンタクト層６４の上面には、データライン２８に接続される一方の電極６６が設けられている。他方のオーミックコンタクト層６５の上面には、共通ライン４２に接続される他方の電極６７が設けられている。両電極６６、６７等を含むゲート絶縁膜５２の上面にはオーバーコート膜５９が設けられている。

そして、リーク素子４１は、ゲート絶縁膜５２、半導体薄膜６２、保護膜６３、オーミックコンタクト層６４、６５、一方の電極６６および他方の電極６７により構成されている。

ここで、薄膜トランジスタ２６とリーク素子４１を構成する各薄膜は、共通のプロセスで形成され、対応する各薄膜の材料および厚さは同一である。すなわち、先ず、アクティブ基板２１上にアルミニウム系金属材料等を成膜し、フォトリソグラフィ法により、出力パッド３１を含む走査ライン２７、入力パッド３７および外部接続端子３９を含む引き回し線４０の一部、接続パッド３５、３６を含む補助容量ライン２９、および補助容量ライン２９を相互に接続する共通ライン３４を形成する。次に、これらの端子や配線上にゲート絶縁膜５２、半導体薄膜、チャネル形成用保護膜を連続して成膜し、フォトリソグラフィ法により、チャネル保護膜５４、保護膜６３、半導体薄膜５３、半導体薄膜６２を形成する。次に、ｎ型アモルファスシリコンおよびアルミニウム系等の金属膜を成膜し、フォトリソグラフィ法により、オーミックコンタクト層５５、５６、６４、６５を形成するとともに、この上に積層されるソース電極５８、ドレイン電極５７、一方の電極６６、他方の電極６７、データライン２８、出力パッド３３を含むデータライン２８、共通ライン４２、入力パッド３８および外部接続端子３９を含む引き回し線４０の一部を形成するのである。

次に、接続パッド３６、４３の部分について説明する。アクティブ基板２１の上面の所定の箇所には接続パッド３６が設けられている。接続パッド３６を含むアクティブ基板２１の上面にはゲート絶縁膜５２が設けられている。

ゲート絶縁膜５２の上面の所定の箇所にはｎ型アモルファスシリコンからなる下層配線７１が設けられている。下層配線７１は、オーミックコンタクト層６５を延出したものであり、下層配線７１には、上述の如く、接続パッド４３およびこの接続パッド４３に接続された共通ライン４２が積層されている。

共通ライン４２等を含むゲート絶縁膜５２の上面にはオーバーコート膜５９が設けられている。オーバーコート膜５９およびゲート絶縁膜５２の接続パッド３６に対応する部分には開口部７２が設けられている。オーバーコート膜５９の接続パッド４３に対応する部分には開口部７３が設けられている。

対向基板２２の下面には対向電極４４が設けられている。各開口部７２、７３を介して露出された接続パッド３６、４３と対向電極４４との間には、シール材２３に混入された弾性変形可能な導電性粒子からなる基板間導通材４５が介在されている。

ここで、リーク素子４１は薄膜トランジスタ２６の形成と同時に形成することができるものであり、しかも、一方の電極６６、他方の電極６７は、データライン２８および共通ライン４２と同一層（同一平面）に形成されるので、接続のためにスルーホール等を形成する必要がなく、従って、製造プロセスが大変効率的である。

さらに、一方の開口部７３は、オーバーコート膜５９にのみ形成しているので、コンタクトホール６０の形成と同時に形成することができる。他方の開口部７３は、オーバーコート膜５９およびゲート絶縁膜５２に形成しているので、オーバーコート膜５９にコンタクトホール６０を形成するためのドライエッチングをある程度続行すればよい。従って、製造工程数が増加することはない。

ところで、上述の如く、共通ライン４２は第１行目の補助容量ライン２９に直接接続していない。その理由は、直接接続する場合には、下層配線７１等を形成するためのｎ型アモルファスシリコン膜を成膜する前に、ゲート絶縁膜５２の第１行目の補助容量ライン２９の右端部に対応する部分にコンタクトホールを形成する必要があり、製造工程数が増加するので、これを回避するためである。

なお、上記実施形態では、リーク素子４１として、２端子素子を用いているが、これに限らず、図３に示すこの発明の他の実施形態のように、ゲート電極が補助容量ライン２９に接続され、ドレイン電極がデータライン２８に接続され、ソース電極が共通ライン４２に接続された薄膜トランジスタ型の非線形素子を用いても良い。

また、上記実施形態では、図２に示すように、２つの接続パッド３６、４３間を、２つ（または３つ以上）の基板間導通材４５および対向電極４４を介して接続しているが、これに限らず、図４に示すこの発明のさらに他の実施形態のように、基板間導通材４５のみを介して接続するようにしてもよい。この場合、２つの接続パッド３６、４３と対向する領域に対向電極４４はなくてもよい。すなわち、接続パッド４３は、基板間導通材４５を介して接続パッド３６のみに接続するようにしてもよい。また、接続パッド４３は、基板間導通材４５を介して対向電極４４のみに接続するようにしてもよい。

この発明の一実施形態としての液晶表示素子の要部の等価回路的透過平面図。 図１に示す液晶表示素子の一部の具体的な構造を示す断面図。 この発明の他の実施形態としての液晶表示素子の要部の等価回路的透過平面図。 この発明のさらに他の実施形態としての液晶表示素子の一部の断面図。 従来の液晶表示素子の一部の等価回路的透過平面図。

符号の説明

２１ アクティブ基板
２２ 対向基板
２３ シール材
２４ 液晶
２５ 画素電極
２６ 薄膜トランジスタ
２７ 走査ライン
２８ データライン
２９ 補助容量ライン
３４ 共通ライン
３５、３６ 接続パッド
４１ リーク素子
４２ 共通ライン
４３ 接続パッド

Claims (6)

1. 第一の基板と第二の基板とがほぼ枠状のシール材を介して貼り合わされ、
   前記第一の基板に、マトリクス状に配置された複数の画素電極、これらの画素電極にそれぞれ接続された薄膜トランジスタ、前記各薄膜トランジスタに走査信号を供給するための複数の走査ライン、前記各薄膜トランジスタにデータ信号を供給するための複数のデータライン、前記各画素電極との間で補助容量部を形成し且つ互いに接続された複数の補助容量ラインが設けられ、
   前記第二の基板に対向電極が設けられた液晶表示素子において、
   前記各データラインのそれぞれに一方の電極が接続された複数のリーク素子と、
   前記各補助容量ラインと平行に配置され、前記各リーク素子の他方の電極が接続された共通ラインと、を備え、
   前記各走査ラインと前記各補助容量ラインとが同一の第一層として形成され、
   前記共通ラインと前記データラインとが同一の層で、且つ、前記第一層とは異なる上層側の第二層として形成され、
   前記共通ラインは、前記各データラインの延伸方向に対して、直交する方向に延伸され、
   前記共通ラインと前記各補助容量ラインは、下層側が前記各補助容量ラインに対応するとともに上層側が前記共通ラインに対応し前記シール材の配置位置に形成された接続パッド部で基板間導通材により直接的に接続されていることを特徴とする液晶表示素子。
2. 前記各リーク素子は、前記シール材で囲まれた領域に形成されていることを特徴とする請求項１記載の液晶表示素子。
3. 前記共通ラインは、前記シール材で囲まれた領域に形成されていることを特徴とする請求項１または２記載の液晶表示素子。
4. 前記共通ラインと前記データラインは、共に、前記シール材に混入された弾性変形可能な導電性粒子を介して前記対向電極に接続されていることを特徴とする請求項１から３の何れかに記載の液晶表示素子。
5. 前記リーク素子は、半導体薄膜からなる２端子素子であることを特徴とする請求項１から４の何れかに記載の液晶表示素子。
6. 前記リーク素子は、ドレイン電極が前記データラインに接続され、ソース電極が前記共通ラインに接続され、ゲート電極が前記補助容量ラインに接続された３端子素子であることを特徴とする請求項１から４の何れかに記載の液晶表示素子。

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