JP4299959B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリなどに形成された強誘電体膜を誘電体とするキャパシタ及びキャパシタ形成用フラッシュランプを用いた半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
通信技術の発達により、近年、携帯電話やインターネットに代表される電子機器のポータブル化、ネットワーク化、低コスト化が進んでいる。画像情報、動画情報などのこれらの機器で扱う情報量も拡大しており、電子機器に使用されるメモリ容量の拡大が以前にも増して要求されている。半導体メモリの高集積化のためにはその中で電荷を蓄積する役割を果たすキャパシタの微細化が必要である。例えば、揮発性メモリであるＤＲＡＭ(Dynamic Random Access Memory)の高集積化においては、メモリ容量が３年で４倍のスピードで高密度化しており、ギガビットの容量のものが開発されてきている。メモリの高集積化のため、キャパシタを微細化するにはいくつか手段がある。例えば、▲１▼材料そのものに高誘電率のものを使用する、▲２▼キャパシタの厚さを低減する、▲３▼キャパシタ面積を増加させる、の３方式があげられる。▲１▼に対しては、これまでキャパシタ材料に用いられてきたシリコン酸化膜から、酸化タンタル（Ｔａ2 ０5 ）、チタン酸バリウム・ストロンチウム（Ｂａ、Ｓｒ）（ＴｉＯ3 ）などの薄膜が開発されている。これらの材料は、酸化シリコンと比較して誘電率が１０−１００倍程度高い特徴を持っている。▲２▼の誘電体膜の薄膜化については、これまでシリコン酸化膜の薄膜化を進めてきたが、厚さが３ｎｍ以下の領域となってくるとトンネル電流によりリーク電流が増加してしまう。したがって、このキャパシタの薄膜化についても限界が近くなっている。▲３▼のキャパシタの面積の増加では、従来の平面キャパシタ構造から、シリコン基板に深いあなを形成したトレンチタイプあるいは立体形状を形作ったスタック型キャパシタなどの方法がとられている。メガビットからギガビット級の容量のメモリに対して、例えば、ＤＲＡＭでは１セルあたり３０ｆＣの電荷量が必要とされている。この量は、キャパシタに貯えられた電荷を検出するセンスアンプの特性、ビット線の容量などに依存する。しかし、キャパシタ面積の増加についても、キャパシタ構造を複雑化する必要があり、キャパシタ形成プロセスへの負担が増加しているのが現状である。
【０００３】
近年、強誘電体薄膜を利用した不揮発性メモリである強誘電体メモリ（以下、Ferroelectric ＲＡＭ：Ferroelectric Random Access Memory) の開発が進んでいる。Ferroelectric ＲＡＭは、ＤＲＡＭのキャパシタ部分を強誘電体膜で置き換えたもので、以下のような特徴を有しており、次世代メモリとして期待されている。▲１▼書き込み、消去が高速であり、セルを小型化することによりＤＲＡＭ並みの１００ｎｓ以下の書き込み時間が可能である、▲２▼不揮発性メモリであり、ＳＲＡＭと異なって電源が不必要である、▲３▼書き替え可能回数が多く、強誘電体材料（ＳＢＴなど）、電極材料（ＩｒＯｘ、ＲｕＯｘ、ＳｒＲｕＯ3 など）を工夫することにより１０12回以上が可能である、▲４▼高密度高集積化が可能であり、ＤＲＡＭと同等の集積度が得られる、▲５▼内部の書き込み電圧を２Ｖ程度とすることができるので低消費電力である、▲６▼フラッシュメモリと異なりビット書き換え、ランダムアクセスが可能であるなどの特徴を有している。
【０００４】
これらの利点を利用して、エアコンの湿温度センサ、各種電子機器の製造プロセスのモニタ用ＴＡＧ、ＴＶゲームのリジューム機能、アーケードゲームの記憶装置、ＴＶやビデオの設定記憶、コピー、ＦＡＸ、プリンタの感光ドラムの使用状況モニタ、衛星放送、ケーブルＴＶのセットトップボックス、自動車のエンジンコントロール、ラジオの周波数プリセット、ＲＦ−ＩＤを用いた電子キー、ノイズの多い工業用製品などのラインの製造プロセスモニタ、電力積算計、工業用液体、気体流量計センサ、大型タンクの液面計、ＡＶパソコン、ＰＣカード、ファイルメモリ、携帯端末機器など、多分野、多方面に渡っての応用が実用化あるいは検討されている。Ferroelectric ＲＡＭは、キャパシタ部分にＰＺＴ（Ｐｂ（Ｚｒx Ｔｉ1-x ）Ｏ3 ）、ＢＩＴ（Ｂｉ4 Ｔｉ3 Ｏ12）、ＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ）などの強誘電体薄膜を使用する。いずれも酸素八面体を基本構造とするペロブスカイト構造を基本とした結晶構造を持っている。現在ＤＲＡＭ用キャパシタ材料として検討されている常誘電体ＢＳＴも同様である。これらの材料は従来のシリコン酸化膜と異なり、アモルファスで使用することができない。したがって結晶化のための工程、例えば、高温での結晶化熱処理、高温でのＩｎ−ｓｉｔｕ結晶化プロセスなどが必要となる。材料にもよるが、一般的に４００〜７００℃の温度が結晶化で必要となる。成膜方法としてはレーザアブレーション法、真空蒸着法、ＭＢＥ法など各種の方法が研究されているが、実用化されているものでは、ＭＯＣＶＤ(Metal Organic Chemical Vapour Deposition)法、スパッタ法、溶液法（ＣＳＤ：Chemical Solution Deposition）がある。ＭＯＣＶＤ法、スパッタ法は成膜温度により、Ｉｎ−ｓｉｔｕ結晶化とＥｘ−ｓｉｔｕ結晶化プロセスの両方がある。
【０００５】
以下は、とくに強誘電体薄膜キャパシタの構造及びその作成方法を例にとって説明する。
強誘電体は、自発分極を持ち、その自発分極が電界により向きを反転することが可能であるという特徴を有している。自発分極は、電界を印加しない状態でも分極値を持ち（残留分極）、その値（分極の向き）が電界を０とする前の状態に依存する。ヒステリシス曲線において分極０となる時の電界値を抗電界と呼ぶ。印加する電界の向きで＋、−の電荷を結晶表面に誘起することができ、この状態をメモリ素子の０、１に対応させる。ＤＲＡＭと同じ１Ｔ／１Ｃ（１トランジスタ／１キャパシタ）の構造をとることができるが、現状では信頼性を向上させるために２Ｔ／２Ｃ構造のものが多く採用されている。強誘電体材料には次にあげるような特性、仕様が要求される。▲１▼反転分極量（スイッチング電荷）が大きいこと。これはデバイスの構造、センシングする際の設定電圧値、分極値の安定性などにもよるが、一般に１０μＣ／ｃｍ2 以上が必要とされている。▲２▼比誘電率が小さいこと。スイッチング電流に対して、比スイッチング電流値が小さく、Ｓ／Ｎ比を抑えることができる。▲３▼分極値の書き換えサイクルによる減少（疲労特性）が少ないこと。疲労特性では強誘電体の材料そのものを変え、あるいは電極材料を酸化物系のものとすることにより１０12回以上の特性が得られている。▲４▼分極反転速度が速いこと。キャパシタの小型化によりスイッチング特性が正味のドメイン反転速度ではなく、電極配線抵抗、浮遊容量などに主として左右されることが示されている。
【０００６】
▲５▼リーク電流が１０-6Ａ／ｃｍ2 以下であること。キャパシタに蓄積した電荷の有無を利用するＤＲＡＭと比較すると、Ferroelectric ＲＡＭでは残留分極値を利用するため、基準となるリーク電流値はＤＲＡＭの場合よりも高くて問題ない。▲６▼データ保持特性が１０年以上であること。実際に使用されている強誘電体材料は、ＰＺＴ（Ｐｂ（ＺｒＴx Ｔｉ1-x Ｏ3 ）薄膜、ＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ）薄膜である。前者のＰＺＴは結晶化温度が６００℃程度であること、分極値が大きく残留分極値で２０μＣ／ｃｍ2 程度であること、抗電界が比較的小さく低電圧で分極反転が可能なこと、Ｚｒ／Ｔｉ組成比により結晶化温度の他に、グレインサイズ、グレイン形状などの構造特性、分極量、抗電界、疲労特性、リーク電流などの強誘電体特性が制御可能なこと、ペブロスカイト構造の持つ元素許容性からＡサイト元素と呼ばれるＰｂをＳｒ，Ｂａ，Ｃａ，Ｌａなどの元素で、Ｂサイト元素と呼ばれるＺｒ，ＴｉをＮｂ，Ｗ，Ｍｇ，Ｃｏ，Ｆｅ，Ｎｉ，Ｍｎなどの元素で置換することが可能であり、それが結晶構造、構造特性、強誘電特性に大きく影響することなどが利点としてあげられる。
【０００７】
もともとＰＺＴは、アクチュエータ、超音波振動子、超音波モータ、ハイドロフォン、圧電トランスなどのトランスデューサへの応用、積層セラミックコンデンサなど受動部品への応用、赤外線センサなどセンサへの応用、さらに構造相転移、ドメイン挙動、圧電、焦電、強誘電体としての基本特性、ミクロな挙動など多くの研究がこれまでになされており、ＰＺＴの材料設計、特性改善、構造・電気特性の解明などのデータベースとして豊富であることも一つの利点といえる。またＰＺＴは、その圧電、焦電、強誘電特性にすぐれることから早くから薄膜化の検討がなされてきており、スパッタ法、ゾルゲル法などの手法で成膜した研究例も多い。これらの背景からＰＺＴは、最初にFerroelectric ＲＡＭとして実用化された材料である。欠点である書き込み回数の増加にともなう分極量の減少 （疲労特性）は、疲労特性そのものが電界により加速される特徴をもつため、最近の動作電圧の低電圧化、当初使用されていたＰｔ電極からＩｒＯx など酸化物電極の採用による疲労特性の改善もなされている。
【０００８】
一方、後者のＳＢＴは、ＰＺＴのもつ疲労特性の改善、膜の低電圧駆動を達成するため開発された材料である。ＳＢＴは、Ｂｉ層状化合物（Ａｕｒｉｖｉｌｌｉｕｓ Ｐｈａｓｅ）の一種で強誘電性の起源となる酸素八面体からなる擬似ペロブスカイト構造層をＢｉ2 Ｏ2 層が挟む結晶構造を有している。この構造により主たる分極軸はｃ軸と垂直な面内にありｃ軸方向の分極は無いか、有ったとしても小さい値となる。擬似ペロブスカイト構造中の酸素八面体によってその分極が発現する。強い異方性によりこれまでセラミックとしては殆ど研究がなされていなかった。しかしＭＯＤ(Metalorganic Decomposition)法で薄膜形成が可能となり、形成された多結晶のＳＢＴ膜が強誘電性を示す、疲労特性が良好である、低電圧化が可能であることなどが確認されて以来さらに開発が加速されている。ＰＺＴ膜の疲労は、Ｐｔ電極界面に形成される酸素空孔が主たる原因とされている。この酸素空孔の発生理由の一つがＰｂ元素の揮発性、拡散容易性である。Ｐｂは、ペロブスカイト構造の一部であるために酸素空乏が形成されると近傍の陽イオンと双極子を形成し、スイッチング電荷の減少を引き起こす。ＳＢＴは、揮発性元素であるＢｉがなくなっても電荷を補償する酸素空乏自体はＢｉ酸化物層に形成されるため直接ペロブスカイト構造での影響は少ない。また、価数の変化し易いＴｉを持たないことも有効とされている。ＳＢＴは、ＰＺＴと比較して分極量が小さいが、Ｔａの一部をＮｂで置換することにより分極量を増大させることも可能である。最近はＳＢＴをキャパシタとして集積化したデバイスも試作されている。ＳＢＴは、ＭＯＤ法の他にゾルゲル法、スパッタ法、レーザアブレーション法などでも形成されている。
【０００９】
ＰＺＴ膜もＭＯＤ法、レーザアブレーション法、イオンビームスパッタ法、熱ＣＶＤ法、ＭＯＣＶＤ法、レーザＣＶＤ法などで形成されているが、Ferroelectric ＲＡＭ製品としてはゾルゲル法、スパッタ法が中心である。スパッタ法では基板上に直接結晶化したペロブスカイトＰＺＴ膜を形成するためには約５００℃以上の高温が必要であるが、低融点元素のＰｂの蒸気圧が高いこと、スパッタ率が高いことなどの理由から、高温で容易に基板から蒸発、再スパッタする。結晶化温度である５００℃以上ではＰｂはほとんど基板へとどまらず組成制御が困難である。通常はＰｂあるいはＰｂＯのターゲットを別に用意し、同時にスパッタして過剰量のＰｂを供給するなどの工夫がなされるが、面積の大きい基板に均一に組成制御して膜形成することは難しい。室温ではＰｂの蒸発、再スパッタの影響が小さいため、比較的容易にターゲットに近い組成のＰＺＴ膜が形成可能である。ただし室温においてもプラズマからのイオン、スパッタ粒子などによる運動量によって基板やシールド部が高温となりやすく、蒸発、再スパッタの影響は注意する必要がある。各部の電位によってもＡｒイオンの衝撃が異なるため組成が変化する。
【００１０】
電子部品に使用する強誘電体膜を形成するプロセスをＰＺＴ強誘電体膜を用いたFerroelectric ＲＡＭの例で説明する。トランジスタを形成するプロセスを経たシリコン半導体基板に絶縁膜を形成し、下地電極として１５０ｎｍ厚のＰｔ電極をＤＣマグネトロンスパッタにより形成する。Ｐｔは酸化膜と密着性が良好ではないため、接合層としてＴｉ（２０ｎｍ）をＰｔ成膜前に連続スパッタで形成する。次に、下地電極上にＰＺＴ膜をＲＦマグネトロンスパッタにより形成する。上記の理由から基板温度を上げず室温で成膜する。１２インチのセラミックＰＺＴターゲットに対して１．０〜１．５ｋＷでスパッタを行う。スパッタガスはＡｒで０．５〜２．０Ｐａの圧力範囲で成膜した。約５分間のスパッタ時間で２５０〜３００ｎｍの膜厚のＰＺＴアモルファス膜が得られる。ＰＺＴ成膜前に約１時間のプレスパッタを成膜するスパッタ条件で行う。アモルファス状態のＰＺＴ膜は、ＲＴＡ(Rapid Thermal Anneal)プロセスによりペロブスカイト相に結晶化する。６００℃以上の温度で数秒で結晶化が可能である。管状炉などでも結晶化は可能であるが、ＲＴＡの方がサーマルバジェットが小さく下地電極、電極とＰＺＴ膜の拡散、反応を抑えることができ、界面の平滑化には適している。また、ＰＺＴの結晶化には異相として非強誘電相のパイロクロア相があるが、この相は結晶化の昇温速度を小さくした場合やＺｒ／Ｔｉ比が大きい場合に形成され易い。パイロクロア相が第二相としてできた場合には分極量が小さくなるだけでなく、ＰＺＴ膜の信頼性にも影響を及ぼす可能性がある。
結晶化したＰＺＴ膜に関して、さらに上部電極であるＰｔ膜をＤＣマグネトロンスパッタにより形成してキャパシタ構造を形成する。キャパシタパターンは、ＲＩＥ(Reactive Ion Etching)装置を用いて、Ａｒと弗化炭素系のガス中でエッチングを行い微細パターンを形成する。電極との密着性を向上させるために６００℃で酸素中１時間のアニール処理を行う。このようにして形成したＰＺＴ膜は、Ｐｂ1.15-1.20 Ｌａ0.05（Ｚｒ0.4 Ｔｉ0.6 ）Ｏ3 の膜組成を持ち、スパッタ時のスパッタ電力とガス圧を変えることによりＰｂ量を１０％以内の範囲で変化する。このＰｂ量により特性が変動する。形成した１００−３００ｎｍ径の柱状組織のＰＺＴ膜の電気特性は、ＰＺＴ膜組成、微細構造の変化により、リーク電流が大きい、疲労特性が悪い、分極量の小さいものが多い、抗電界が大きいなど問題も発生する。ＰＺＴ膜表面の凹凸が大きい場合は、ＲＩＥ時に加工表面の凹凸が大きくなる。ＰＺＴ、Ｐｔ膜のＲＩＥではイオンにより物理的エッチング効果が大きいため膜表面の凹凸がエッチング後の形状に大きく影響する。
【００１１】
一方、ゾルゲル法やＭＯＤ法などの溶液法（ＣＳＤ法）で形成するＰＺＴ成膜プロセスでは、原料の性状、取り扱い容易性、安定性や他の物質と混合した時の反応性からＰｂ、Ｔｉ、ＺｒなどのＰＺＴ膜構成元素の原料をまず選択する。Ｐｂでは酢酸鉛３水和物、Ｚｒにはジルコニウムテトラプロポキシド、Ｔｉにはチタンテトライソプロポキシドを利用する場合が多く、溶剤に２メトキシエタノールを使用して約０．２Ｍの溶液をまず調製する。この溶液は水分を十分に取り除くことで長期保存が可能である。一般に、酢酸鉛の水和物の水成分を除去する。成膜する時はこの溶液に水を加えて縮重合反応を起こさせるが、脱水反応及び脱アルコール反応によってＭ−Ｏ−Ｍの架橋状態が変化する。この際に加えた水の量、反応時間（保持時間）、ｐＨ、温度、濃度などによりこの架橋状態が変化する。スパッタの場合と同様に異なったアモルファス状態を形成することになるため、ＰＺＴペロブスカイト構造に結晶化した後に配向性、結晶粒の性状、強誘電特性、リーク電流、疲労特性などが変化する。ＭＯＤ法でも同様である。Ｐｂ、Ｚｒ、Ｔｉの２エチルヘキサン酸などを使用し、有機溶剤のキシレンを用いてＰＺＴのＭＯＤ用溶液を調製する。ＭＯＤ法の場合は加水分解反応は起こさず、その状態（混合状態）で半導体基板上に塗布する。半導体基板上に成膜した後に２５０℃程度の低温で乾燥、脱溶剤を実施して、アモルファス状態のＰＺＴ膜となる。ＭＯＤ法では原料がＣ、Ｈ、Ｏを多く含む構造であるため結晶化時の膜の収縮が大きく、数１００ｎｍの厚い膜を形成するには塗布と結晶化工程を繰り返すなどの方法で行う。結晶化はスパッタと同様にＲＴＡを使用する場合が多い。７５０℃、５分程度の熱処理でペロブスカイト単一相が得られる。このような溶液法を用いたＰＺＴ膜は結晶粒が１００〜数１００ｎｍと小さく、スパッタで成膜された膜のような柱状組織を示さない粒状組織が見られる場合が多い。
一方、ＭＯＣＶＤ法によりＰＺＴ、ＳＢＴ膜などを形成する場合には、条件を最適化することで立体形状キャパシタを形成するためのステップカバレッジ性が良好なものを得ることができる。しかしこれら強誘電体、誘電体材料のＭＯＣＶＤ技術には困難な点が多い。例えば、膜組成を制御することが難しい。複合酸化物を構成する元素でＢｉ，Ｓｒ，Ｂａなどは蒸気圧の高いソース原料がないために液体供給を利用した方法などをとる必要がある。また、各元素のソースの特性が異なることから最適成膜条件を設定することが難しい。原料の供給量と膜組成が必ずしも比例しない状況もある。また、添加物を加える際にはさらにソースの選択をしなくてはいけないため困難さが増加する。Ｉｎ−ｓｉｔｕで結晶化した膜を得るプロセスでは半導体基板の表面（電極表面）の状態、組成によりその上に形成される膜の特性が変化する。
【００１２】
【発明が解決しようとする課題】
近年、以上で説明したような成膜方法を利用して高密度の強誘電体メモリを作製すべくＣＯＰ (Capacitor On Plug)構造が考えられている。これはトランジスタのアクティブエリアから接続されてＷやＳｉからなるプラグ構造がキャパシタ直下にあるものであり、セルサイズを小さくすることができる。平面キャパシタであれば前述したスパッタ法、塗布法、ＭＯＣＶＤ法が利用でき、立体キャパシタ構造を用いる場合にはＭＯＣＶＤ法などを利用すればよい。しかしこの構造ではキャパシタの強誘電体膜を結晶化する時もしくはキャパシタをインテグレーションした時のＲＩＥ加工、絶縁膜ＣＶＤなどのダメージを回復させるための熱処理の時に直下のプラグ材料の表面が酸化されてコンタクト抵抗が高くなり、ひどい場合には剥離が生じるなどの問題がある。これを回避するために、ＴｉＡｌＮ、ＴｉＮ、ＴａＳｉＮなどのバリア層の形成、ＩｒＯ2 、Ｉｒ、ＲｕＯ2 、Ｒｕなどの電極材料が試みられている。また、前述したような立体キャパシタ形成の試みもなされている。ＭＯＣＶＤでの膜形成においても組成制御性、ステップガバレッジの良好な低温で成膜し、後の熱処理において誘電体膜、強誘電体膜を結晶化する方法が行われている。また、キャパシタのＲＩＥダメージの低減を目的としてダマシンプロセスを利用したキャパシタ作製プロセスなどが提案されているが、ＣＭＰを利用するプロセスでは酸化膜と誘電体膜、強誘電体膜が接した状態で熱処理することがあるためにそこの部分での反応が問題となる。例えば、ＰＺＴとＳｉＯ2 とは熱により鉛ガラスを形成して接触部分を著しく劣化させる問題がある。
【００１３】
一方、Ferroelectric ＲＡＭをさらに高密度化するための１トランジスタタイプの強誘電体メモリも開発が進められている。古くはトランジスタのゲート上に直接Ｂｉ4 Ｔｉ3 Ｏ12などの強誘電体を形成したものが研究開発されているが、Ｓｉとの界面に酸化物界面層が形成されること、特定の材料のみしか結晶化できないこと、界面の反応を制御することができないこと、などの阻害要因があり界面に欠陥が多く特性面で実現できなかった。また、ＰＺＴなどの材料ではＳｉＯ2 上で結晶化することが困難である。これはＲＴＡなどの結晶化熱処理方法を採用すると、基板側から結晶化が進行し易いが、先にＰＺＴ中のＰｂとＳｉＯ2 とが反応することにより劣化した界面が形成され、コイルにＰｂが消費されることで組成ずれが生じ、したがって、その上にＰＺＴが結晶化しないためである。ＰＺＴ中のＴｉ量を増加させて結晶化温度を低減し、膜上部あるいは膜内部から結晶化を促進することも可能であるが、この場合は結晶化の制御が困難である。また、下地との反応は避けられず１ＴｒタイプのFerroelectric ＲＡＭ作製には満足できるものではなかった。このことは高誘電率膜をゲート絶縁膜に採用した場合にも同様である。ＺｒＯ2 、ＨｆＯ2 、その他ＺｒＳｉＯ3 などのシリケート膜をゲート膜として使用する際には、Ｓｉとの界面の欠陥形成阻害が重要である。この場合も高温での結晶化工程により界面の相互拡散、反応が引き起こされ、界面劣化が生じてしまう。
【００１４】
従来、シリコンウェーハ上のアモルファス膜を結晶化するプロセスにおいて、ＲＴＡや炉などを使用すると選択的に結晶化することが困難である。例えば、ＤＲＡＭのキャパシタ膜のように広い領域にわたって膜を形成し結晶化する場合には、電極膜だけでなく絶縁膜の上にも誘電体膜が存在するために、通常の結晶化でこれらの部分も熱にさらされることになる。誘電体膜と絶縁膜との間の反応が起こる可能性もあり、デバイスを形成する上で好ましくない。また、同じ電極上で結晶化させたい部分とさせたくない部分が存在する場合などは従来の加熱方法では困難である。
また、メモリ機能とロジック機能とを一つのチップに集積するＳＯＣ(System On Chip)の開発が進められている。メモリとロジックを共通のプロセスで作製するために各プロセスの整合性が問われる。Ferroelectric ＲＡＭとロジックとの混載の場合は通常のロジック作製プロセスにキャパシタ工程を追加すれば可能であるが、Ferroelectric ＲＡＭ用のキャパシタがその後の加工、絶縁膜形成プロセスでダメージを受け易いこと、キャパシタに使用する材料がＳｉプロセスでは新規なものでクロスコンタミの問題があること、Ferroelectric ＲＡＭ特有の低ダメージプロセスを採用し難いこと、などの理由から多層配線の上にキャパシタを形成するプロセスが提案されている。この場合は下地にＡｌやＣｕなどの多層配線、あるいは低誘電率膜が存在することで、キャパシタ形成温度を４００℃程度まで低温化する必要がある。しかしこのような低温で強誘電特性が良好なキャパシタを作製することは困難であり、本構造を達成することは難しい。
さらに、Ferroelectric ＲＡＭに使用するＰＺＴ、ＳＢＴに代表される強誘電体膜は、Ｓｉプロセスに対して新しい材料であり、クロスコンタミの問題が生じる。誘電体、強誘電体膜を結晶化して形成すると前述したようにＳｉＯ2 などと反応が進行し、クロスコンタミの原因となるシリコンウェーハのベベル部のエッチングなどが困難である。
本発明は、このような事情によりなされたものであり、下地の状態によらずに誘電体膜、強誘電体膜が結晶化された構造を有する半導体装置及び半導体装置の製造方法を提供する。
【００１５】
【課題を解決するための手段】
本発明は、強誘電体膜を用いたキャパシタを具備する半導体装置において、フラッシュランプを用いて強誘電体膜を結晶化する工程を使用することを特徴としている。またフラッシュランプを用いてゲート酸化膜などのＳｉＯ2 絶縁膜あるいはシリコン上に界面反応を抑制した状態でＰＺＴ膜などの強誘電体膜を結晶化した１トランジスタタイプの半導体メモリを形成することを特徴としている。本発明は、フラッシュランプを使用する際にマスクを使用することにより光の照射された部分のみ結晶化させることも可能である。マスク材は、ランプ光を遮光する別に設けたメタルマスク、ガラスマスクのようなものあるいは半導体基板上のアモルファスシリコン上に形成した金属膜を使用することができる。本発明は、強誘電体膜を用いたキャパシタを具備する半導体メモリ装置において、フラッシュランプを用いて強誘電体膜を結晶化するに際し、フラッシュランプの照射条件（投入電力、パルス時間、最大電流値、アシスト加熱温度などを規定することを特徴としている。すなわち、本発明の半導体装置は、半導体基板と、前記半導体基板上に形成された第１の絶縁膜に埋め込まれた接続プラグと、前記接続プラグに電気的に接続された下部電極、この下部電極上に形成され、且つ結晶化された強誘電体膜及びこの強誘電体膜上に形成された上部電極から構成されたキャパシタと、前記キャパシタを被覆するように、前記第１の絶縁膜上に形成されたシリコン酸化膜からなる第２の絶縁膜とを具備し、前記第１の絶縁膜と前記強誘電体膜との接触部分に形成された前記強誘電体膜に含まれる陽イオン元素とシリコンとの混合領域が３０ｎｍ以下であることを特徴としている前記接続プラグが埋め込まれた第１の絶縁膜には前記半導体基板に形成された半導体素子と電気的に接続される少なくとも１層のアルミニウムを主成分とする金属配線もしくは銅を主成分とする金属配線が形成されているようにしても良い。前記接続プラグと前記下部電極との間にはバリア層が形成され、前記下部電極と前記バリア層を合わせた膜厚は、５０ｎｍ以上、１５０ｎｍ以下、さらに好ましくは、５０ｎｍ〜１００ｎｍにしても良い。前記強誘電体膜は、チタン酸ジルコン酸鉛からなるようにしても良い。
【００１６】
本発明の半導体装置の製造方法は、前記強誘電体膜をフラッシュランプを用いて加熱することにより結晶化する工程を具備していることを特徴としている。
即ち、本発明の半導体装置の製造方法は、半導体基板と、前記半導体基板上に形成された第１の絶縁膜に埋め込まれた接続プラグと、前記接続プラグに電気的に接続された下部電極、この下部電極上に形成され、且つ結晶化された強誘電体膜及びこの強誘電体膜上に形成された上部電極から構成されたキャパシタと、前記キャパシタを被覆するように、前記第１の絶縁膜上に形成されたシリコン酸化膜からなる第２の絶縁膜とを具備した半導体装置の製造方法において、前記半導体基板を３５０−４００℃に保った状態で、前記強誘電体膜をフラッシュランプを用いて加熱し結晶化することを特徴としている。前記強誘電体膜は、チタン酸ジルコン酸鉛からなるようにしても良い。前記強誘電体膜を結晶化するために行われるフラッシュランプ照射は、下記の式（１）、（２）の条件に従って行われるようにようにしても良い。
Ｅ≧−（Ｔ／１０）＋５５・・・（１）
Ｉ＝α・Ｅ／τ＞１５００・・・（２）
Ｅ（Ｊ／ｃｍ2 ）は、Ｘｅフラッシュランプの出力（コンデンサへの総蓄積電荷量から求めたコンデンサの蓄積エネルギー量を放射効率０．４、反射効率０．５として、照射面積をランプ配置面積として計算したもの）を表わし、Ｉ（Ａ）は、フラッシュランプ最大電流値を表わし、τ（ｍｓｅｃ）は、パルス幅（パルス電流波形の半値幅と定義）（照射時間）を表わし、Ｔ（℃）は、アシスト温度（結晶化時の半導体基板の温度）を表わし、αは、７０である。
【００１７】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
まず、図１及び図２を参照して第１の実施例を説明する。
この実施例ではＰＺＴ膜を用いた強誘電体メモリ（Ferroelectric ＲＡＭ）を用いて説明する。図１は、ＰＺＴ膜を誘電体膜として使用したキャパシタが形成されたシリコン半導体基板の断面図、図２は、半導体装置を製造する工程フロー図である。まず、シリコン半導体基板１のｎウエル、ｐウエルに通常プロセスによりトランジスタＴｒ１、Ｔｒ２を作り込みＣＭＯＳ構造を形成する（▲１▼）。次に、ＣＶＤ法によりトランジスタ領域をＰＳＧ(Phospho-Silicate Glass)、ＢＰＳＧ(Born-doped Phospho Silicate Glass) 等の材料からなる絶縁膜２で被覆し、ＣＭＰ(Chemical Mechanical Polishing) を用いて表面を平坦化する（▲２▼）。その上にＣＶＤ法により、シリコン窒化膜（ＳｉＮ）３を形成し（▲３▼）、これを下地基板とする。ここでキャパシタとトランジスタのアクティブエリア（ソース及びドレイン）１１との接続をタングステン（Ｗ）や多結晶シリコンなどからなるプラグを利用して行うために、あらかじめプラグ４を埋め込むコンタクト孔を形成する。プラグ材料は、ＴｉＮをＣＶＤにて埋め込んだものでも良い（▲４▼）。この実施例では、プラグの形成は、ブランケットＣＶＤ法とＣＭＰとを併用する。次に、強誘電体の形成プロセス又はその後のキャパシタ特性確保の為の酸素中アニールプロセスにおいて、プラグ４の表面が酸化することを防止する目的からバリア層５を形成する（▲５▼）。バリア層５にはＴｉＡｌＮ（Ｔｉ／Ａｌ＝０．９／０．１（モル比））を用いる。厚さは略５０ｎｍである。キャパシタの下部電極下全面にバリア層を形成する必要はなく、プラグをリセスした状態でプラグ上にのみバリア層を形成しても良いし、下部電極下全面に下部電極形成時に作製してもよい。どちらを選ぶかにより全体のプロセスが若干異なってくる。この実施例ではＤＣマグネトロンスパッタ法を用いてプラグ４との接続面にこのバリア層５を成膜させる。その上に下部電極６のＲｕをスパッタ法により形成する（▲６▼）。Ｒｕは、ＰＺＴキャパシタ用電極として使用すると界面部分にＲｕＯ2 の導電性酸化物層が形成され、ＰＺＴの疲労特性（分極反転を繰り返した時の分極量の劣化現象）が向上する。Ｒｕは、この導電性酸化物ＲｕＯ2 を形成すること、酸素を含むガスでのドライエッチングが良好なこと、ＰｔやＩｒなどの貴金属と比較して材料費が安価なことなどの特徴がある。仕様によってはＰｔ、Ｉｒ、ＩｒＯ2 などの電極を使用することも可能である。
【００１８】
次に、厚さ約５０ｎｍのＲｕを形成した後にスパッタ法を用いてＰＺＴ膜７を形成する（▲７▼）。この場合ＲＦマグネトロンスパッタ法を採用する。ここではＰｂ量を１０モル％程度多くしたＰＺＴセラミックターゲットを使用する。ターゲットの組成比は、Ｐｂ1.10Ｌａ0.05Ｚｒ0.4 Ｔｉ0.6 Ｏ3 である。ＰＺＴセラミックターゲットは、密度の高い方がスパッタ速度が大きく水分などに対する耐環境性も良好であるため、理論密度９８％のセラミック焼結体を使用する。スパッタ時にはプラズマにより基板温度の上昇や飛来粒子によるボンバードメントがあるために、シリコン半導体基板１からのＰｂの蒸発や再スパッタが起こり膜中のＰｂ量の欠損が生じ易い。ターゲット中の過剰Ｐｂはそれを補償するために加えてある。Ｚｒ、Ｔｉ、Ｌａなどの元素はターゲット組成とほぼ同じ量で膜に取り込まれるため、望む組成の量比のものを用いればよい。電気特性がＰＺＴ膜７の組成などで不安定な場合にはアモルファスＰＺＴ膜７の上部あるいは下部にシード層を形成する。例えば、結晶化するＰＺＴ膜７の構造・電気特性を改良するために酸素を導入したスパッタ法を利用する。Ａｒを導入した雰囲気でスパッタ成膜したＰＺＴ膜と、酸素を添加したＡｒ中スパッタにより形成したＰＺＴシード層を用いる。スパッタ条件として、ターゲット基板間距離が６０ｎｍ、回転式マグネットを用いて１２インチのセラミックＰＺＴターゲットに対し１．０〜１．５ｋＷでスパッタを行う。ガス圧が０．５〜２．０ＰａでＡｒに酸素を２０％導入した条件で１５〜３０秒成膜させ、略２〜５ｎｍ厚さのＰＺＴアモルファスシード層を形成する。下地基板のＲｕ上にはＡｒガスのみを使用してガス圧０．５〜２．０Ｐａ、１．０〜１．５ｋＷの電力で約５分間ＲＦマグネトロンスパッタによるアモルファスＰＺＴ膜７の形成を行う。膜厚は、１００〜１５０ｎｍである。シード層にはＰＺＴ膜ではなく、膜厚２〜５ｎｍ程度の薄いＴｉ膜、Ｚｒ膜、Ｎｂ膜、Ｔａ膜などを使用しても良い。
【００１９】
ＰＺＴ膜の形成前にターゲット表面の状態、温度、チャンバー内環境を一定とするため約１時間のプレスパッタを同じスパッタ条件で行う。Ｐｂ量及び結晶化後の構造及び電気特性は、このプレスパッタにより大きく変化してしまう。バリア層を介してプラグ上に形成されたＲｕ電極にアモルファスＰＺＴが成膜された構造にフラッシュランプを使用してＰＺＴ膜７を結晶化させる（▲８▼）。
フラッシュランプは、Ｘｅガスを封入したものを１ｍｓｅｃ程度かそれ以下の短時間放電させる。ＰＺＴ膜の結晶化を促進させる目的でシリコンウェハ下部に用意したハロゲンランプにより基板温度を予め３５０−４５０℃に保ってある。Ｘｅランプの放出エネルギーは、２５Ｊ／ｃｍ2 である。このエネルギーは貯えられた電荷量から求めたものであるが、実際は半分以下のエネルギーが膜の結晶化に寄与しているものと考えられる。この実施例では、ランプの照射と反対側には反射板を設けることで外部への光エネルギーの拡散を防止している。雰囲気は酸素気流中である。このような条件で約１ｍｓｅｃの時間、上記エネルギーを照射することによりＰＺＴ膜７が結晶化する。得られた膜をＸ線回折にて結晶構造をを調べたところ、ペロブスカイト相で（１００）面からの非常に強い反射が得られた。微細構造の観察結果では、０．５μｍ径以下のＰＺＴ粒子がＲｕ上に形成されている。
【００２０】
次に、結晶化されたＰＺＴ膜７上に上部電極８であるＲｕ膜をＤＣマグネトロンスパッタにより形成してキャパシタ構造を形成する（▲９▼）。上部電極パターンは、半導体基板１の全面に形成されたＲｕ膜をＲＩＥを用い、酸素及び塩素の混合ガス中でエッチングして微細パターンを形成する。上部電極８との密着性、結晶の整合性を向上させるために３５０℃、窒素中３０秒のアニール処理を施して強誘電体特性を得る。強誘電性を電荷量Ｑ−印加電圧Ｖのヒステリシス特性で調べた結果、２．５Ｖ印加時に分極量２Ｐｒ（残留分極×２）で約３０μＣ／ｃｍ2 を示し、８インチ（約２０．３２ｃｍ）シリコンウェハの全面に同程度の分極量と抗電界を有するＰＺＴ膜であることが分かった。抗電圧も０．６Ｖ程度と低い値が得られた。この試料の疲労特性を評価すると、疲労特性評価は５０μｍ×５０μｍの面積に相当するアレイで評価したところ、１０12サイクルまで分極量の変化がなく、リーク電流も３Ｖ印加時で１０-8Ａ／ｃｍ2 オーダーと低い値であった。キャパシタの上部電極８からのコンタクトは、通常のＬＳＩ作製プロセスを用いる。すなわち、シリコン酸化膜などからなる絶縁膜９を半導体基板１上に形成してキャパシタ及びＳｉＮ膜３を被覆する。絶縁膜９の表面を平坦化してその表面から上部電極表面までのコンタクト孔を形成する。そして、その中にタングステン（Ｗ）などのプラグ１０を埋め込み、上部電極８とその上に形成された金属配線１２とを電気的に接続する。ＡｌやＣｕなどの金属配線１２は、絶縁膜９の平坦化された表面に形成される。次に、シリコン酸化膜などからなる絶縁膜１３を半導体基板１上に形成して金属配線１２及び絶縁膜９を被覆する。以下、絶縁膜とＲＩＥ、配線成膜工程を繰り返すことでキャパシタからの配線の引き出しを行って強誘電体メモリを形成する。
【００２１】
この実施例のように、フラッシュランプによる結晶化プロセスではＷプラグとの接続部であるバリア層部分に酸素が拡散、反応した様子がなく、したがって、プラグも酸化されず安定した電気的特性を有する半導体装置が得られる。
結晶化プロセスにおいて、タングステンやポリシリコンを材料とするプラグの酸化を防ぐのはＰＺＴ膜７とプラグ４との間に介在するバリア層５及び下部電極６の酸素の移動を阻止するバリア特性によるものである。バリア層には、ＴｉＮ、ＴｉＡｌＮ、ＴｉＳｉＮなどが用いられ、下部電極には、Ｒｕ、ＲｕＯ2 、Ｉｒ、ＩｒＯ2 などが用いられ、いずれも酸素に対するバリア特性の高い材料である。このバリア性が有効に維持されるためには、バリア層と下部電極の合わせた膜厚は、少なくとも５０ｎｍは必要であり、上限は１００ｎｍもしくは１５０ｎｍが好ましい。あまり厚くすると、加工性が悪くなるし、キャパシタは通常半導体基板上に台形状に積層形成されるので、サイズが小さくできず半導体装置の微細化に資することがない。
【００２２】
次に、図３及び図１０を参照して第２の実施例を説明する。
この実施例では多層配線上にＰＺＴ薄膜を用いた強誘電体キャパシタを形成したFerroelectric ＲＡＭ混載ロジックを説明する。図３は、ＰＺＴ膜を使用したキャパシタの構造を示す断面図である。まず、ｐ型シリコン半導体基板２０に通常プロセスによりトランジスタＴｒ１、Ｔｒ２を作り込みＭＯＳ構造を形成する。ここでキャパシタとトランジスタのアクテイブエリア（ソース、ドレイン）２１にはコバルト（Ｃｏ）シリサイド２２を形成し、これを接続用タングステン（Ｗ）プラグ２３と接続させる。Ｗプラグ２３との接続はＴｉ／ＴｉＮの積層膜２４を利用し、Ｗプラグ２３はブランケットＣＶＤを用いて形成する。キャパシタとトランジスタとの間には多層の層間絶縁膜２６（２６ａ〜２６ｅ）が形成されており、各層間絶縁膜にはアルミニウム（Ａｌ）などの多層配線２５（２５ａ〜２５ｄ）が形成されている。このＡｌ多層配線２５は、シングルダマシン工程あるいはデイユアルダマシン工程を用いて形成することができる。Ｃｕ配線と低誘電率膜とを組み合わせた多層配線工程により形成することも可能である。
このような多層配線を形成した層間絶縁膜２６上に強誘電体キャパシタを形成する。
【００２３】
まず、Ｉｒ下部電極２７をスパッタ法により形成する。Ｉｒは、ＰＺＴキャパシタ用電極として使用すると界面部分にＩｒＯ2 からなる導電性酸化物層が形成され、ＰＺＴの疲労特性（分極反転を繰り返した時の分極量の劣化現象）が向上する。Ｉｒは、この導電性酸化物ＩｒＯ2 を形成すること、ＰＺＴとの反応による相互拡散が少ないこと、化学的に安定であることなどの特徴がある。Ｐｔ、Ｒｕ、ＲｕＯ2 ，ＩｒＯ2 などの電極を使用することも可能である。下部電極２７と電気的に接続されるＷプラグ２３との間には、例えば、Ｔｉ／ＴｉＮなどのバリア層３２を介在させる。下部電極２７として厚さ１００ｎｍのＩｒ膜を形成した後にスパッタ法を用いてアモルファスＰＺＴ膜２８をこの下部電極２７を被覆するように形成する。ここでは基板加熱を行わないＲＦマグネトロンスパッタ法を採用する。この方式を実施するにあたり、Ｐｂ量を１０％程度多くしたＰＺＴセラミックターゲットを使用する。ターゲットの組成は、Ｐｂ1.10Ｌａ0.05Ｚｒ0.4 Ｔｉ0.6 Ｏ3 である。ＰＺＴセラミックターゲットは、密度の高いものがスパッタ速度が大きく水分などに対する耐環境性も良好であるため、理論密度９８％のセラミック焼結体を使用する。スパッタ時にはプラズマにより基板温度の上昇や飛来粒子によるボンバードメントがあるために、シリコン半導体基板からのＰｂの蒸発や再スパッタが起こり、膜中のＰｂ量の欠損が生じ易い。ターゲット中の過剰Ｐｂは、その欠損を補償するために加えてある。Ｚｒ、Ｔｉ、Ｌａなどの元素はターゲット組成とほぼ同じ量で膜に取り込まれるため、望む組成の量比のものを用いればよい。電気特性がＰＺＴ膜の組成などで不安定な場合にはアモルファスＰＺＴ膜の上部にシード層を形することができる。例えば、結晶化するＰＺＴ膜の構造・電気特性を改造するために、酸素を導入したスパッタ法を利用する。最初にＡｒを導入した雰囲気でスパッタ成膜して、後に酸素を添加したＡｒ中のスパッタリングによりＰＺＴシード層を形成する。スパッタ条件は、ターゲット−基板間距離が６０ｍｍ、回転式のマグネットを用いて、１２インチのセラミックＰＺＴターゲットに対し１．０〜１．５ｋＷでスパッタを行う。ガス圧は、０．５〜２．０ＰａでＡｒに酸素を２０％導入した条件で１５〜３０秒間成膜して、２〜５ｎｍ厚さのＰＺＴアモルファスシード層を形成する。下地のＲｕ上にはＡｒガスのみを使用してガス圧０．５〜２．０Ｐａ、１．０〜１．５ｋＷの電力により約５分間ＲＦマグネトロンスパッタ法を用いたアモルファスＰＺＴ膜を形成する。成膜された膜厚は、１００〜１５０ｎｍである。シード層にはＰＺＴ膜ではなく、２〜５ｎｍ程度の薄いＴｉ膜、Ｚｒ膜、Ｎｂ膜、Ｔａ膜などを使用ことが可能である。ＰＺＴ成膜前にターゲット表面の状態、温度、チャンバー内環境を一定とするために約１時間のプレスパッタを同じスパッタ条件で行った。Ｐｂ量及び結晶化後の構造・電気特性は、このプレスパッタにより大きく変化してしまう。
【００２４】
次に、バリア層３２を介してＷプラグ２３上に形成されたＩｒ電極２７にアモルファスＰＺＴ膜２８が成膜されたものにフラッシュランプを使用してＰＺＴ膜２８の結晶化を行う。フラッシュランプは、Ｘｅガスを封入したものを１ｍｓｅｃ程度かそれ以下の短時間に放電させるものである。ＰＺＴ膜の結晶化を促進させる目的でシリコンウェハ下部に用意したハロゲンランプにより基板温度を３５０〜４００℃に保ってある。Ｘｅランプの放出エネルギーは、２３Ｊ／ｃｍ2 である。このエネルギーは貯えられた電荷量から求めたものであるが、ランプと基板との距離は２０ｍｍであるので、実際は半分以下のエネルギーが膜の結晶化に寄与しているものと考えられる。ランプの照射と反対側には反射板を設けることで外部への光エネルギーの拡散を防止するように構成することが可能である。ランプ照射は、２秒間隔で約５パルス印加した。雰囲気は、酸素気流中である。フラッシュランプは、０．８ｍｓｅｃの時間、上記のエネルギーを照射され、これによりＰＺＴ膜が結晶化する。得られた膜をＸ線回折にて結晶構造を調べたところ、ペロブスカイト相の（１００）面からの非常に強い反射が得られた。微細構造の観察結果では、０．５μｍ径以下のＰＺＴ粒子がＩｒ上に形成されている。次に、ＰＺＴ結晶膜２８上に上部電極２９であるＩｒ膜をＤＣマグネトロンスパッタにより形成してキャパシタ構造を作製する。
【００２５】
上部電極２９は、基板全面に形成されたＩｒ膜をＲＩＥを用いて酸素、塩素の混合ガス中でエッチングし、微細パターン化して得られる。上部電極２９との密着性、結晶の整合性を向上させるために３５０℃、窒素中、３０秒のアニール処理を施して強誘電体特性を有するキャパシタＣを得た。強誘電性を電荷量Ｑ−印加電圧Ｖのヒステリシス特性で調べたところ、２．５Ｖ印加時に分極量２Ｐｒ （残留分極×２）で約３０μＣ／ｃｍ2 を示し、８インチシリコンウェハの全面に同程度の分極量と抗電界をもつＰＺＴ膜が得られたことがわかった。抗電圧も０．６Ｖ程度と低い値が得られた。この試料の疲労特性を評価すると、疲労特性評価は５０μｍ×５０μｍの面積に相当するアレイで評価したところ、１０12サイクルまで分極量の変化がなく、リーク電流も３Ｖ印加時で１０-8Ａ／ｃｍ2 オーダーと低い値であった。キャパシタ上部電極２９からのコンタクトは、通常のＬＳＩ作製プロセスを用いる。すなわち、キャパシタＣを被覆するシリコン酸化膜などの絶縁膜３０にコンタクト孔を形成し、さらに配線成膜工程を行ってキャパシタＣからの配線３１の引き出しを行う。フラッシュランプによる結晶化プロセスではキャパシタ下部の多層配線のＡｌ配線、Ｃｕ配線、層間絶縁膜の形状劣化は観察されなかった。
図１０は、結晶化プロセス後のキャパシタ下部に配置されたＡｌ配線を示す写真断面図である。図に示すように、フラッシュランプの照射後も強誘電体膜（ＰＺＴ膜）及び下部電極（Ｐｔ膜）の下に配置され、絶縁膜（ＳｉＯ2 ）に被覆されたＡｌ配線は、変形されていなかった。
【００２６】
次に、図４を参照して第３の実施例を説明する。
この実施例では、ＳｉＯ2 ゲート酸化膜上にＰＺＴ薄膜を形成した１Ｔｒ型のFerroelectric ＲＡＭを説明する。図４にＰＺＴ膜を使用したキャパシタの構造（ＭＦＩＳ：Metal-Ferroelectric-Insulater-Semiconductor ）の断面図を示す。まず、図４（ａ）に示すように、ｐ型シリコン半導体基板４０に通常プロセスによりソース／ドレイン領域３２を有するトランジスタを作り込みＭＯＳ構造を形成する。ここでゲート酸化膜３３には通常のＳｉＯ2 を用いる。このゲート酸化膜３３の上にアモルファスＰＺＴ膜３４をゾルゲル法などの塗布法あるいはスパッタ法により形成する。通常のＲＴＡによる結晶化ではゲート酸化膜とＰＺＴ膜とが相互拡散し膜中にトラップを形成して良好な特性が得られない。ここではフラッシュランプによる結晶化を行う。スパッタ法によりＰＺＴ膜３４を形成する場合は以下のプロセスを使用する。ここでは基板加熱を行わないＲＦマグネトロンスパッタ法を採用する。そして、Ｐｂ量を１０％程度多くしたＰＺＴセラミックターゲットを使用する。ターゲットの組成は、Ｐｂ1.10Ｌａ0.05Ｚｒ0.4 Ｔｉ0.6 Ｏ3 である。ＰＺＴセラミックターゲットは密度の高いものがスパッタ速度が大きく水分など対する耐環境性も良好であるため、理論密度９８％のセラミック焼結体を使用する。スパッタ時にはプラズマにより基板温度の上昇や飛来粒子によるボンバードメントがあるために、シリコン半導体基板４０からのＰｂの蒸発や再スパッタが起こり、膜中のＰｂ量の欠損が生じ易い。ターゲット中の過剰Ｐｂはそれを補償するために加えてある。Ｚｒ、Ｔｉ、Ｌａなどの元素は、ターゲット組成とほぼ同じ量で膜に取り込まれるため、望む組成の量比のものを用いればよい。電気特性がＰＺＴ膜の組成などで不安定な場合にはアモルファスＰＺＴ膜の上部にシード層を形する。例えば、結晶化するＰＺＴ膜の構造・電気特性を改造するために、酸素を導入したスパッタ法を利用する。最初にＡｒを導入した雰囲気でスパッタ成膜し、その後に酸素を添加したＡｒ中スパッタによりＰＺＴシード層を形成する。
【００２７】
スパッタ条件は、ターゲット−基板間距離が６０ｍｍ、回転式のマグネットを用い、１２インチのセラミックＰＺＴターゲットに対し１．０〜１．５ｋＷでスパッタを行う。ガス圧は０．５〜２．０ＰａでＡｒに酸素を２０％導入した条件で１５〜３０秒間成膜して略２〜５ｎｍ厚さのＰＺＴアモルファスシード層を形成する。下地のＲｕ上にはＡｒガスのみを使用してガス圧０．５〜２．０Ｐａ、１．０〜１．５ｋＷの電力で約５分間ＲＦマグネトロンスパッタによるアモルファスＰＺＴ膜形成を行う。その膜厚は１００〜１５０ｎｍである。シード層にはＰＺＴ膜ではなく、膜厚２〜５ｎｍ程度の薄いＴｉ膜、Ｚｒ膜、Ｎｂ膜、Ｔａ膜などを使用してもよい。ＰＺＴ成膜前にターゲット表面の状態、温度、チャンバー内環境を一定とするため約１時間のプレスパッタを同じスパッタ条件で行った。Ｐｂ量及び結晶化後の構造・電気特性は、このプレスパッタにより大きく変化してしまう。フラッシュランプはＸｅガスを封入したものを１ｍｓｅｃ程度かそれ以下の短時間に放電させるものである。ＰＺＴ膜の結晶化を促進させる目的でシリコンウェハ下部に用意したハロゲンランプにより基板温度を３５０〜４００℃に保ってある。Ｘｅランプの放出エネルギーは２３Ｊ／ｃｍ2 である。このエネルギーは、貯えられた電荷量から求めたものであるが、実際は半分以下のエネルギーが膜の結晶化に寄与しているものと考えられる。ランプの照射と反対側には反射板を設けることで外部への光エネルギーの拡散を防止している。照射は、２秒間隔で約２パルス印加した。雰囲気は酸素気流中である。フラッシュランプは、１ｍｓｅｃの時間、上記のエネルギーで照射するが、これによりＰＺＴ膜が結晶化する。得られた膜をＸ線回折にて結晶構造を調べたところ、ペロブスカイト相の（１００）面からの非常に強い反射が得られた。微細構造の観察結果では０．５μｍ径以下のＰＺＴ粒子がＳｉＯ2 上に形成されている。
【００２８】
次に、結晶化されたＰＺＴ膜３４上に上部電極３５であるＰｔ膜をＤＣマグネトロンスパッタにより形成してキャパシタ構造を作製する。上部電極３４は、基板全面に堆積されたＰｔ膜をＲＩＥを用い、Ａｒ、塩素の混合ガス中でエッチングし、微細パターン化して得られる。上部電極との密着性、結晶の整合性を向上させるために４５０℃、窒素中、約３０秒のアニール処理を施して強誘電体特性を有するメモリを得る。以下、通常のＬＳＩ作製プロセスによりＡｌとＷプラグにより配線（図示しない）を形成する。強誘電性を電荷量Ｑ−印加電圧Ｖのヒステリシス特性にて調べたところ、５Ｖ印加時に２Ｖのメモリウインドウが確認され、８インチシリコンウェハの全面に同程度の分極量と抗電界をもつＰＺＴ膜であることが分かった。また、ゲート部分を観察したところ、ＰＺＴ膜とＳｉＯ2 との界面でゲート酸化膜（ＳｉＯ2 ）の膜厚が２０ｎｍ以下と薄いにもかかわらず、相互拡散が起こらずに良好なペロブスカイト構造が形成されていることが確認できた。したがって、２０ｎｍを越える厚さにする必要がない。例えば、Ｐｂとの反応層が厚くなると凹凸が大きくなってゲート酸化膜のＳｉＯ2 が絶縁破壊されることになる。
【００２９】
この半導体メモリは、ゲートに高いプラス電圧を印加すると強誘電体は分極しチャネルに電子が誘起される（図４（ｂ））。逆に、ゲートにマイナスの高い電圧を印加すると強誘電体は反対に分極しチャネルにプラス電荷が誘起される（図４（ｃ））。この場合、電子が可動電荷であるから図４（ｂ）の状態で電流が流れ、図４（ｃ）の状態では電流が流れない。このようにして半導体メモリは動作が可能である。
本方式は、ＭＦＩＳ構造だけではなく、シリコン半導体基板上に直接強誘電体膜を形成したＭＦＳ構造、シリコン半導体基板上にＳｉＯ2 、ＣａＦ2 、ＭｇＡｌ2 Ｏ4 、Ｃｅ０2 などの絶縁膜を介したＭＦＩＳ構造、ＳｉＯ2 ゲート酸化膜上にＰｔなどの金属膜を形成した上に強誘電体膜を形成するＭＦＭＩＳ構造などに適用できることは明らかである。また、強誘電体材料もＰＺＴに制限されるものでなく、ＳＢＴ、ＳＢＴＮ、Ｂｉ4 Ｔｉ3 Ｏ12、ＳＴＮなどをすべて包含することになる。電極材料もＰｔ、Ｉｒ、Ｒｕ及びそれらの酸化物、ペロブスカイト構造を持つ導電性酸化物膜を含むことができる。
【００３０】
次に、図５乃至図７及び図１１を参照して第４の実施例を説明する。
この実施例では立体形状キャパシタを用い、ＰＺＴ薄膜を有する強誘電体メモリを説明する。図５は、ＰＺＴ膜を使用した立体形状キャパシタの構造を示す断面図である。まず、図示はしないが、シリコン半導体基板５０に通常プロセスによりトランジスタを作り込みＣＭＯＳ構造を形成する。トランジスタ領域を被覆するように、ＰＳＧ、ＢＰＳＧなどの絶縁膜４１をＣＶＤにより形成し、ＣＭＰを用いてその表面を平坦化する。その上にＣＶＤ法にてシリコン窒化膜（ＳｉＮ）を形成し、これを下地基板とする。ここで、キャパシタの下部電極とトランジスタのアクティブエリア（ソース／ドレイン領域）との接続をＷや多結晶シリコンからなるプラグ４２を用いて行うため、予め絶縁膜４１にコンタクト孔を形成しておく。プラグ材料は、ＴｉＮをＣＶＤで埋め込んだものでもよい。プラグ４２の形成は、ブランケットＣＶＤ法とＣＭＰとを併用する。まず強誘電体の形成あるいはその後のキャパシタ特性確保のための酸素中アニールプロセスにおいて、プラグ表面が酸化することを防止する目的からプラグ４２の表面にバリア層４３を形成する。バリア層４３にはＴｉＡｌＮ（Ｔｉ／Ａｌ＝０．９／０．１（モル比））を用いる。バリア層４３の厚さは略５０ｎｍである。下部電極下の全面にバリア層を形成する必要はなく、プラグをリセスした状態でプラグ上にのみバリア層を形成してもよいし、下部電極下の全面に下部電極形成時に作製してもよい。それにより全体のプロセスが若干異なってくる。この実施例ではＤＣマグネトロンスパッタ法を用いてプラグ４２との接続面にこのバリア層４３を成膜する。バリア層を個々のキャパシタ部分に分離し（プラグ上に埋め込む場合はすでに分離されて状態になっている）、さらにその上にＴＥＯＳなどの材料を用いたＣＶＤ法によりＳｉＯ2 絶縁膜４８を形成する。酸化膜４８の厚さは立体キャパシタの深さに相当するためキャパシタサイズにあわせて厚さを調整する。キャパシタに必要とされる容量としては３０ｆＣ程度である。したがって、ＰＺＴ膜を使用した場合で仮に残留分極量を１０μＣ／ｃｍ2 とすると０．５×０．５μｍの平面キャパシタで２５ｆＣゆえこれより小さいサイズのキャパシタでは立体化が必要となる。アスペクト比０．５とすると側面で約２倍の面積がとれるために容量が３倍となる。但し実際は誘電体膜の厚さのスケーリング効果が小さく、キャパシタサイズがそれに律速される。次に、絶縁膜４８に、凹型のキャパシタを形成するために、ＳｉＯ2 絶縁膜４８をＲＩＥによりエッチングして底面にバリア層４３が露出する凹部を形成する。ＲＩＥに用いるエッチングガスにはＣＦ4 などのフロロカーボンガスを使用する。
【００３１】
次に、バリア層４３を形成した上の凹部にスパッタ法により下部電極４５を成膜する。この際、ステップカバレッジをあげるためにロングスロースパッタなどの方式を用いるとより効果的である。但しこの実施例で形成されるキャパシタでは凹部のアスペクト比が１以下程度が主体であるために、通常のスパッタでも可能である。下部電極４５にはＲｕを使用する。Ｒｕは、ＰＺＴキャパシタ用電極として使用すると界面部分にＲｕＯ2 からなる導電性酸化物層が形成され、ＰＺＴの疲労特性（分極反転を繰り返した時の分極量の劣化現象）が向上する。Ｒｕは、この導電性酸化物ＲｕＯ2 を形成すること、酸素を含むガスでのドライエッチングが良好なこと、ＰｔやＩｒなどの貴金属と比較して材料費が安価なことなどの特徴がある。厚さ約５０ｎｍのＲｕ膜を形成した後にキャパシタを形成するこの凹部にレジストをいれ、ＣＭＰにより凹部内部のみに下部電極４５を残す構造にＲｕ膜を加工する。このように、ＰＺＴ成膜後に上部電極と下部電極がキャパシタのエッジ部分で短絡することを防ぐためにＲｕ下部電極４５のエッジ部分をレジストを利用してエッチングによりＣＭＰ平坦部より下となるように加工する。キャパシタ以外の部分に形成されたＲｕは下地の酸化膜をストッパーとしてＣＭＰされる。キャパシタ上面からレジストで覆われていないＲｕエッジ部分をドライあるいはウエットでエッチングする。
【００３２】
次に、下部電極４５を加工した上部にスパッタ法を用いてＰＺＴ膜４６を形成する。その形成には、例えば、ＲＦマグネトロンスパッタ法を用いる。ここではＰｂ量を１０％程度多くしたＰＺＴセラミックターゲットを使用する。ターゲットの組成は、Ｐｂ1.10Ｌａ0.05Ｚｒ0.4 Ｔｉ0.6 Ｏ3 である。ＰＺＴセラミックターゲットは、密度の高いものがスパッタ速度が大きく水分などに対する耐環境性も良好であるため理論密度９８％のセラミック焼結体を使用する。スパッタ時にはプラズマにより基板温度の上昇や飛来粒子によるボンバードメントがあるためにシリコン半導体基板からのＰｂの蒸発や再スパッタが起こり膜中のＰｂ量の欠損が生じ易い。ターゲット中の過剰Ｐｂはそれを補償するために加えてある。Ｚｒ、Ｔｉ、Ｌａなどの元素はターゲット組成とほぼ同じ量で膜に取り込まれるため望む組成の量比のものを用いることができる。電気特性がＰＺＴ膜の組成などで不安定な場合には膜の上部にシード層を形成し、その上にＰＺＴ膜を成膜する。スパッタ条件はターゲット−基板間距離が６０ｍｍ、回転式のマグネットを用いて、１２インチのセラミックＰＺＴターゲットに対し１．０〜１．５ｋＷでスパッタを行う。ガス圧は、０．５〜２．０ＰａでＡｒで約５分間ＲＦマグネトロンスパッタを行う。膜厚は１００〜１５０ｎｍである。ＰＺＴ膜形成前にターゲット表面の状態、温度、チャンバー内環境を一定とするため約１時間のプレスパッタを同じスパッタ条件で行う。Ｐｂ量及び結晶化後の構造・電気特性は、このプレスパッタにより大きく変化してしまう。Ｘｅフラッシュランプを用いて酸素気流中でペロブスカイト相を結晶化させた。フラッシュランプはＸｅガスを封入したものを１ｍｓｅｃ程度かそれ以下の短時間に放電させるものである。ＰＺＴ膜の結晶化を促進させる目的でシリコンウェハ下部に用意したハロゲンランプにより基板温度を３５０〜４００℃に保ってある。Ｘｅランプの放出エネルギーは２３Ｊ／ｃｍ2 である。このエネルギーは貯えられた電荷量から求めたものであるが、実際は半分以下のエネルギーが膜の結晶化に寄与しているものと考えられる。ランプの照射と反対側には反射板を設けることで外部への光エネルギーの拡散を防止している。フラッシュランプは１ｍｓｅｃの時間、上記のエネルギーで照射し、これによりＰＺＴ膜が結晶化する。得られた膜をＸ線回折にて結晶構造を調べたところ、ペロブスカイト相の（１００）面からの非常に強い反射が得られた。この微細構造を図に示す。微細構造の観察結果では、０．５μｍ径以下のＰＺＴ粒子が形成されている。この時のキャパシタ凹部エッジでのカバレッジは図５に示すように良好であった。
【００３３】
また、図６に示すように、ＰＺＴとＳｉＯ2 膜との接する部分（Ａ）でも顕著な相互拡散、反応などによる形状劣化が観察されなかった。図６は、強誘電体膜を有する半導体基板の断面図である。すなわち、フラッシュランプ処理による結晶化により界面欠陥生成が防止される。ＰＺＴ膜をウェハ全面に残さない場合にはこの段階でキャパシタ以外の部分のＰＺＴ膜をＣＭＰにより除去する。また、この工程（ＰＺＴ膜のＣＭＰ処理）は、上部電極を形成した後に上部電極をＣＭＰする際に同時に行うようにしても良い。
次に、ＰＺＴ結晶膜上に上部電極４７であるＲｕ膜をＤＣマグネトロンスパッタにより形成してキャパシタ構造を作製する。Ｒｕ膜をパターニングして上部電極４７を形成するには、ＣＭＰを用いてキャパシタ部のみ残すようにしてもよいが、ＲＩＥを用いて、酸素、塩素の混合ガス中でエッチングを行い微細パターンを形成しても良い。この場合は、ＰＺＴ膜の周辺部で上部電極を加工するためにＰＺＴキャパシタ本体にはダメージは入らない。その後、上部電極との密着性、結晶の整合性を向上させるために５００℃で窒素中、３０秒のアニール処理を施して強誘電体特性を有する強誘電体を得る。強誘電性を電荷量Ｑ−印加電圧Ｖのヒステリシス特性で調べたところ、分極量２Ｐｒ（残留分極×２）で約４０μＣ／ｃｍ2 を示し、８インチシリコンウェハの全面に同程度の分極量と抗電界をもつＰＺＴ膜が形成されていることが分かった。抗電圧も１Ｖ程度と低い値が得られた。そして、この試料の疲労特性を評価した。疲労特性評価は５０μｍ×５０μｍの面積に相当するアレイで評価したところ、１×１０12サイクルまで分極量の変化がなく、リーク電流も５Ｖ印加時で１０-8Ａ／ｃｍ2 オーダーと低い値であった。
【００３４】
この実施例は、スパッタ法により立体キャパシタを形成したものであるが、より大きいアスペクト比の場合にはＭＯＣＶＤやＬＳＭＣＤなどの方法を採用してもよい。また、フラッシュランプとシリコン半導体基板との間にマスク材を使用することでウェハの一部分のみ結晶化することも可能である。
図７は、マスクを用いて強誘電体膜を部分的にアモルファス状態から結晶化する状態を説明する半導体基板の断面図である。シリコン半導体基板上にシリコン酸化膜（ＳｉＯ2 ）（図７（ａ））もしくは電極膜を形成し、その上にアモルファスＰＺＴ膜を形成する。その上にマスクを間隔を置く（図７（ｂ））かアモルファスＰＺＴ膜に密着させて配置し（図７（ｃ））、この状態でこの実施例のようにフラッシュランプを照射すると、マスクされない部分のみＰＺＴ膜が結晶化する。
ウェハの外周部などでＰＺＴ膜を結晶化するとその後の工程でエッチングにより除去することが困難なためにクロスコンタミの問題が生じ易い。例えば、ＰＺＴ膜を結晶化する際にウェハエッジ部分を覆うようなマスク材を利用する（図７（ｂ）参照）ことで問題は解決できる。
また、さらに微小部分のみ結晶化した場合はより精度の高いマスクを用意し、ウェハとの距離を小さくする方法、レンズ系を使用して縮小投影する方法などが考えられる。後者はＣｒマスクなど通常の露光用マスクと併用することでさらに微小領域を選択的に結晶化することができるために強誘電体膜、誘電体膜を均一に選択的に結晶化することが可能になる。
【００３５】
また、その他の応用として、ゲート絶縁膜そのものにフラッシュランプ加熱を利用することも可能である。ＺｒＯ2 、ＨｆＯ2 やシリケート薄膜が検討されているが、それらの膜の誘電率を増加させるために一部結晶化する方式を本発明で用いたフラッシュランプ加熱により達成することが可能である。
すなわち、シリコンなどの半導体基板上にＺｒＳｉＯ3 などのシリケート誘電体、ＳｒＴｉＯ3 や（ＢａＳｒ）ＴｉＯ3 などのペロブスカイト型誘電体、ＺｒＯ2 、ＨｆＯ2 、Ｔａ2 Ｏ5 、ＴｉＯ2 などの高誘電率材料からなるゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート絶縁膜の前記ゲート電極が形成されたゲート領域以外の部分に遮光マスクを直接もしくは所定の距離をおいて配置し、前記遮光マスクを介してフラッシュランプを前記ゲート絶縁膜に照射して前記ゲート領域のゲート絶縁膜を選択的に結晶化する。
そこで、この実施例のように、ベベル部にまで強誘電体膜（ＰＺＴ膜）が形成されたシリコンウェーハの周辺のベベル部に遮光マスクを配置し、この状態でＰＺＴ膜にフラッシュランプを照射して結晶化処理を行う（図１１）。図１１は、遮光マスクが配置されたシリコンウェーハの平面図及び断面図である。フラッシュランプ照射により非遮光部の中心部分のＰＺＴ膜は結晶化され、ベベル部のＰＺＴ膜はアモルファス状態にある。結晶化ＰＺＴ膜は、弗酸には溶けるが塩酸ではエッチングが難しい。しかしアモルファスＰＺＴ膜は塩酸で容易にエッチングができるのでシリコンウェーハベベル部のエッチングが困難ではなくなる。このように強誘電体膜を結晶化するとＳｉＯ2 などと反応が進行し、クロスコンタミの原因となるシリコンウェーハのベベル部のエッチングなどが困難になるのにマスクを用いて部分的結晶化を行うと、エッチング処理が容易になる。
【００３６】
次に、図８、図９、図１２及び図１３を参照して第５の実施例を説明する。
この実施例では、例えば、図１と同じ様なＰＺＴ薄膜を用いた強誘電体メモリを用いて強誘電体膜の結晶化を説明する。図８は、強誘電体膜の結晶化条件を示す特性図である。縦軸は、結晶化のためにフラッシュランプが半導体基板に照射するエネルギー密度（Ｊ／ｃｍ2 ）を表わし、横軸は、結晶化時の基板温度（アシスト温度）（℃）を表わしている。まず、シリコン半導体基板に通常プロセスによりトランジスタを作り込みＣＭＯＳ構造を形成する。トランジスタ領域をＰＳＧ、ＢＰＳＧなどの絶縁膜をＣＶＤ法により形成し、ＣＭＰ法によりその表面を平坦化する。その上にＣＶＤ法によりシリコン窒化膜（ＳｉＮ）を形成し、これを下地基板とする。ここでキャパシタとトランジスタのアクティブエリア（ソース／ドレイン領域）との接続をタングステン（Ｗ）やポリシリコンからなるプラグを用いて行うため、予めそのプラグを形成しておく。プラグの形成にはブランケットＣＶＤ法とＣＭＰとを併用する。キャパシタ構造は、始めに下部電極であるＰｔを形成する。このＰｔ膜は、ＤＣマグネトロンスパッタを用いて約１００ｎｍの厚さにされる。下部電極は、Ｐｔ以外ではＲｕ、Ｉｒ、ＲｕＯ2 、ＩｒＯ2 あるいはこれらの積層構造、ＳＲＯ、ＬＳＣＯ、ＹＢＣＯなどのペロブスカイト構造酸化物導電体でも可能である。Ｒｕは、ＰＺＴキャパシタ用電極として使用すると界面部分にＲｕＯ2 からなる導電性酸化物層が形成され、ＰＺＴの疲労特性（分極反転を繰り返した時の分極量の劣化現象）が向上する。Ｒｕは、この導電性酸化膜ＲｕＯ2 を形成すること、酸素を含むドライエッチングが良好なことなどの特徴がある。下部電極の上にＲＦマグネトロンスパッタ法によりアモルファスＰＺＴ膜を形成する。Ｐｂ量を１０％程度多くしたＰＺＴセラミックターゲットを使用する。
【００３７】
ターゲットの組成はＰｂ1.10Ｌａ0.05Ｚｒ0.4 Ｔｉ0.6 Ｏ3 である。ＰＺＴセラミックターゲットは密度の高いものがスパッタ速度が大きく水分などに対する耐環境性も良好であるため、理論密度９８％のセラミック焼結体を使用する。スパッタ時にはプラズマにより基板温度の上昇や飛来粒子によるボンバードメントがあるためにシリコン半導体基板からのＰｂの蒸発や再スパッタが起こり膜中のＰｂ量の欠損が生じ易い。ターゲット中の過剰Ｐｂはその欠損を補償するために加えてある。Ｚｒ、Ｔｉ、Ｌａなどの元素はターゲット組成とほぼ同じ量で膜に取り込まれるため、望む組成の量比のものを用いればよい。電気特性がＰＺＴ膜の組成などで不安定な場合にはアモルファスＰＺＴ膜の上部にシード層を形する。例えば、結晶化するＰＺＴ膜の構造・電気特性を改良するために酸素を導入したスパッタ法を利用する。最初にＡｒを導入した雰囲気でスパッタ成膜して、後に酸素を添加したＡｒ中スパッタによりＰＺＴシード層を形成する。スパッタ条件は、ターゲット−基板間距離が６０ｍｍ、回転式のマグネットを用いて、１２インチのセラミックＰＺＴターゲットに対し１．０〜１．５ｋＷでスパッタを行う。ガス圧は０．５〜２．０ＰａでＡｒに酸素を２０％導入した条件で１５〜３０秒間成膜して２〜５ｎｍ厚さのＰＺＴアモルファスシード層を形成する。下地のＲｕ上にはＡｒガスのみを使用してガス圧０．５〜２．０Ｐａ、１．０〜１．５ｋＷの電力で約５分間ＲＦマグネトロンスパッタによるアモルファスＰＺＴ膜の形成を行う。アモルファスＰＺＴ膜の膜厚は１００〜１５０ｎｍである。シード層にはＰＺＴ膜ではなく、２〜５ｎｍ程度の薄いＴｉ膜、Ｚｒ膜、Ｎｂ膜、Ｔａ膜などを使用してもよい。ＰＺＴ成膜前にターゲット表面の状態、温度、チャンバー内環境を一定とするため約１時間のプレスパッタを同じスパッタ条件で行う。Ｐｂ量及び結晶化後の構造及び電気特性は、このプレスパッタにより大きく変化する。
【００３８】
バリア層を介してプラグ上に形成されたＲｕ電極にアモルファスＰＺＴが成膜されたものに、フラッシュランプを使用してＰＺＴ膜の結晶化を行う。フラッシュランプは、Ｘｅガスを封入したものを１ｍｓｅｃ程度かそれ以下の短時間に放電させる。ＰＺＴ膜の結晶化を促進させる目的でシリコンウェハ下部に用意したハロゲンランプにより基板温度を３５０〜４５０℃に保ってある。Ｘｅランプの放出エネルギーは２５Ｊ／ｃｍ2 である。このエネルギーは貯えられた電荷量から求めたものであるが、実際は半分以下のエネルギーが膜の結晶化に寄与しているものと考えられる。
図８は、基板温度とフラッシュランプの結晶化エネルギーとの関係を示す特性図である。図に示された直線Ｙは、結晶化領域の範囲を規定し、この直線Ｙの上は結晶化領域であり、下は非結晶化領域である。直線Ｙは、Ｙ＝−０．１Ｘ＋５（Ｙはエネルギー密度、Ｘはアシスト温度を表わしている。）で表わされる。結晶化に必要なフラッシュランプの照射条件は、次式（１）、（２）で示される。
Ｅ≧−（Ｔ／１０）＋５５ ・・・（１）
Ｉ＝α・Ｅ／τ＞１５００ ・・・（２）
ここでＥ（Ｊ／ｃｍ2 ）は、Ｘｅフラッシュランプの出力（コンデンサへの総蓄積電荷量から求めたコンデンサの蓄積エネルギー量を放射効率０．４、反射効率０．５とし、照射面積をランプ配置面積として計算したもの）である。Ｉ（Ａ）は、ランプ最大電流値である。τ（ｍｓｅｃ）は、パルス幅（パルス電流波形の半値幅と定義）、すなわち、照射時間である。Ｔ（℃）は、アシスト温度である。ｎは、パルス印加回数である。αは、定数であり、７０を表わしている。この結晶化条件でランプ照射を行うと強誘電体膜が結晶化される。
【００３９】
ランプの照射と反対側には反射板を設けることで外部への光エネルギーの拡散を防止している。結晶化時の雰囲気は酸素気流中である。約１ｍｓｅｃの時間、上記のエネルギーを照射することによりＰＺＴ膜が結晶化される。得られた膜をＸ線回折にて結晶構造を調べたところ、ペロブスカイト相の（１００）面からの非常に強い反射が得られた。微細構造の観察結果では、０．５μｍ径以下のＰＺＴ粒子がＰｔ下部電極上に形成されている。
次に、結晶化されたＰＺＴ膜上に上部電極であるＲｕ膜をＤＣマグネトロンスパッタにより形成してキャパシタ構造を作製する。上部電極は、Ｒｕ膜をＲＩＥを用いて酸素、塩素の混合ガス中でエッチングを行い微細パターン化する。上部電極との密着性、結晶の整合性を向上させるために４００℃、窒素中、３０秒のアニール処理を施して強誘電体特性を有する強誘電体膜を得た。
図１２及び図１３は、半導体基板上のＴＥＯＳ膜に形成された膜厚１５０ｎｍのＰＺＴ膜をフラッシュランプで結晶化処理した後の状態及び結晶化処理をしないままの状態を光学的に測定した特性図であり、横軸が２θを表している。図１２において、半導体基板は、予め４５０℃に加熱されている。この状態で特性線Ａは、フラッシュランプにより光をＰＺＴ膜に照射した後を示し（Ｆｌａｓｈ）、特性線Ｂは、従来のように、フラッシュランプ処理を行わない例（Ｎｏ ｆｌａｓｈ）である。このように、結晶化処理により結晶化された強誘電体特性を有するＰＺＴが形成される。図１３は、半導体基板を４００℃に加熱した場合のフラッシュランプの照射による効果を示している。ランプ照射を行った特性線Ａでは結晶化されたＰＺＴ膜が示され（図１３（ａ））、従来の加熱処理のみの特性線Ｂでは結晶化されたＰＺＴ膜が示されていない（図１３（ｂ））。
【００４０】
次に、本発明に用いる加熱処理装置を説明する。
図９は、フラッシュランプを備えた加熱処理装置の概略断面図である。図で示すように、シリコンウエハが載置された試料台の下には棒状ランプ（ハロゲンランプ）が配置され、予めウエハを加熱できるように構成されている。この加熱処理装置は、アルミニウムからなる試料チャンバー１００を有し、この試料チャンバー内部には、試料（シリコンウエハ）を載置する試料台１０２、酸素などのガスを導入するガス導入口１０３、排気する排気口１０４、光を導入するための上部の石英窓１０５、試料を予備加熱するための棒状ランプ１０６、フラッシュランプ１０７を備えている。棒状ランプ１０６は、３ｋＷのタングステンハロゲンランプで１６本、ウエハ１０８の下に設置され、ウエハ１０８を下から加熱する。一方、フラッシュランプ１０７は、同様に棒状のランプであり、１５本がウエハ１０８の上に設置され、ウエハ１０８を上から加熱する。両ランプは、いずれもそれぞれ専用の電源１０９、１１０に接続されている。ランプ点灯のタイミング、点灯時間及びフラッシュランプの点灯回数は、マイコンによって制御されるように構成されている。上記ランプ１０６は、棒状のランプであることが本質的ではなく、ランプの分野でシングルエンドと呼ばれる一方向に外部端子が２つ設けられたタイプのランプでも同様の効果を期待することができる。
【００４１】
強誘電性を電荷量Ｑ−印加電圧Ｖのヒステリシス特性にて調べたところ、２．５Ｖ印加時に分極量２Ｐｒ（残留分極×２）で約３０μＣ／ｃｍ2 を示し、８インチシリコンウェハの全面に同程度の分極量抗電界を持つＰＺＴ膜であることが判った。抗電圧も０．６Ｖ程度と低い値が得られた。この試料の疲労特性を評価し、疲労特性評価は５０μｍ×５０μｍの面積に相当するアレイで評価したところ、１×１０12サイクルまで分極量の変化がなく、リーク電流も３Ｖ印加時で１０-8Ａ／ｃｍ2 オーダーと低い値であった。キャパシタ上部電極からのコンタクトは通常のＬＳＩ作製プロセスを用いる。すなわち絶縁膜とＲＩＥ、配線成膜工程を繰り返すことでキャパシタからの配線の引き出しを行う。フラッシュランプによる結晶化プロセスではＷプラグとの接続部であるバリア層部分に拡散、反応した様子がなく、プラグも酸化されなかった。
【００４２】
【発明の効果】
本発明は、以上のように、強誘電体膜を用いたキャパシタを具備する半導体メモリ装置において、フラッシュランプを用いて強誘電体膜を結晶化することによりキャパシタ下部の構造に関係なく強誘電体膜を作製することができる。本発明ではキャパシタの下地部分への熱負荷を低減することが可能となる。
また、本発明は、ゲート酸化膜などの絶縁膜（シリコン酸化物）あるいはシリコン半導体基板上に界面反応を抑制した状態でＰＺＴなどの強誘電体膜を結晶化させる１Ｔｒタイプのメモリに好適である。また、ゲート酸化膜として形成したＺｒＯ2 、ＨｆＯ2 、シリケート膜などを誘電率増加、結晶性向上などを目的として熱処理することができる。これまではシリコンとの拡散、反応が問題であったが、フラッシュランプ加熱により良好な界面を形成することができる。また、耐熱性、耐酸化性が低いタングステン、ポリシリコンなどのプラグ上にキャパシタを形成するＣＯＰ構造において、プラグ部分にかかる熱負担を低減し、酸化の抑制、コンタクト抵抗の増加を抑制しながらキャパシタの強誘電体膜を結晶化することが可能となる。このプロセスにより微小なセルサイズが可能となり、半導体メモリの高集積化が実現できる。また、フラッシュランプを使用する際にマスク材を使用することにより容易に部分的な結晶化が可能になる。また、本発明は、電極膜／誘電体膜／電極膜の積層構造で誘電体膜の一部が下部電極膜から延在した立体形状キャパシタ構造において、その延在した部分の誘電体膜と絶縁膜との間の反応が抑制される。
【図面の簡単な説明】
【図１】本発明のＰＺＴ膜を誘電体膜として使用したキャパシタが形成されたシリコン半導体基板の断面図。
【図２】本発明の半導体装置を製造する工程フロー図。
【図３】本発明のＰＺＴ膜を使用したキャパシタの構造を示す断面図。
【図４】本発明のＰＺＴ膜を使用したキャパシタの構造（ＭＦＩＳ）の断面図。
【図５】本発明のＰＺＴ膜を使用した立体形状キャパシタの構造を示す断面図。
【図６】本発明の強誘電体膜を有する半導体基板の断面図。
【図７】本発明のマスクを用いて強誘電体膜を部分的にアモルファス状態から結晶化する状態を説明する半導体基板の断面図。
【図８】本発明の強誘電体膜の結晶化条件を示す特性図。
【図９】本発明のフラッシュランプを備えた加熱処理装置の概略断面図。
【図１０】本発明の半導体基板上に形成されたキャパシタとその下に形成されたＡｌ配線を示す写真の断面図。
【図１１】本発明の遮光マスクが配置されたシリコンウェーハの平面図及び断面図。
【図１２】半導体基板上に形成されたＰＺＴ膜をフラッシュランプで結晶化処理した後の状態及び結晶化処理をしない状態を光学的に測定した特性図。
【図１３】半導体基板上に形成されたＰＺＴ膜をフラッシュランプで結晶化処理した後の状態及び結晶化処理をしない状態を光学的に測定した特性図。
【符号の説明】
１、２０、４０、５０・・・半導体基板（ウエハ）、
２、９、１３、２６（２６ａ、２６ｂ、２６ｃ、２６ｄ、２６ｅ）、３０、４１、４８・・・絶縁膜、 ３・・・シリコン窒化膜、
４、１０、２３、４２・・・プラグ、
５、３２、４３・・・バリア層、 ６、２７、４５・・・下部電極、
７、２８、３４、４６・・・強誘電体膜（ＰＺＴ膜）、
８、２９、３５、４７・・・上部電極、
１１、２１・・・ソース／ドレイン領域、
１２、２５（２５ａ、２５ｂ、２５ｃ、２５ｄ、２５ｅ）、３１・・・配線、
２２・・・コバルトシリサイド、 ２４・・・Ｔｉ／ＴｉＮの積層膜、
３３・・・ゲート酸化膜、 １００・・・試料チャンバー、
１０２・・・試料台、 １０３・・・ガス導入口、
１０４・・・排気口、 １０５・・・石英窓、 １０６・・・棒状ランプ、
１０７・・・フラッシュランプ、 １０８・・・ウエハ、
１０９、１１０・・・電源。
【発明の属する技術分野】
本発明は、半導体メモリなどに形成された強誘電体膜を誘電体とするキャパシタ及びキャパシタ形成用フラッシュランプを用いた半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
通信技術の発達により、近年、携帯電話やインターネットに代表される電子機器のポータブル化、ネットワーク化、低コスト化が進んでいる。画像情報、動画情報などのこれらの機器で扱う情報量も拡大しており、電子機器に使用されるメモリ容量の拡大が以前にも増して要求されている。半導体メモリの高集積化のためにはその中で電荷を蓄積する役割を果たすキャパシタの微細化が必要である。例えば、揮発性メモリであるＤＲＡＭ(Dynamic Random Access Memory)の高集積化においては、メモリ容量が３年で４倍のスピードで高密度化しており、ギガビットの容量のものが開発されてきている。メモリの高集積化のため、キャパシタを微細化するにはいくつか手段がある。例えば、▲１▼材料そのものに高誘電率のものを使用する、▲２▼キャパシタの厚さを低減する、▲３▼キャパシタ面積を増加させる、の３方式があげられる。▲１▼に対しては、これまでキャパシタ材料に用いられてきたシリコン酸化膜から、酸化タンタル（Ｔａ2 ０5 ）、チタン酸バリウム・ストロンチウム（Ｂａ、Ｓｒ）（ＴｉＯ3 ）などの薄膜が開発されている。これらの材料は、酸化シリコンと比較して誘電率が１０−１００倍程度高い特徴を持っている。▲２▼の誘電体膜の薄膜化については、これまでシリコン酸化膜の薄膜化を進めてきたが、厚さが３ｎｍ以下の領域となってくるとトンネル電流によりリーク電流が増加してしまう。したがって、このキャパシタの薄膜化についても限界が近くなっている。▲３▼のキャパシタの面積の増加では、従来の平面キャパシタ構造から、シリコン基板に深いあなを形成したトレンチタイプあるいは立体形状を形作ったスタック型キャパシタなどの方法がとられている。メガビットからギガビット級の容量のメモリに対して、例えば、ＤＲＡＭでは１セルあたり３０ｆＣの電荷量が必要とされている。この量は、キャパシタに貯えられた電荷を検出するセンスアンプの特性、ビット線の容量などに依存する。しかし、キャパシタ面積の増加についても、キャパシタ構造を複雑化する必要があり、キャパシタ形成プロセスへの負担が増加しているのが現状である。
【０００３】
近年、強誘電体薄膜を利用した不揮発性メモリである強誘電体メモリ（以下、Ferroelectric ＲＡＭ：Ferroelectric Random Access Memory) の開発が進んでいる。Ferroelectric ＲＡＭは、ＤＲＡＭのキャパシタ部分を強誘電体膜で置き換えたもので、以下のような特徴を有しており、次世代メモリとして期待されている。▲１▼書き込み、消去が高速であり、セルを小型化することによりＤＲＡＭ並みの１００ｎｓ以下の書き込み時間が可能である、▲２▼不揮発性メモリであり、ＳＲＡＭと異なって電源が不必要である、▲３▼書き替え可能回数が多く、強誘電体材料（ＳＢＴなど）、電極材料（ＩｒＯｘ、ＲｕＯｘ、ＳｒＲｕＯ3 など）を工夫することにより１０12回以上が可能である、▲４▼高密度高集積化が可能であり、ＤＲＡＭと同等の集積度が得られる、▲５▼内部の書き込み電圧を２Ｖ程度とすることができるので低消費電力である、▲６▼フラッシュメモリと異なりビット書き換え、ランダムアクセスが可能であるなどの特徴を有している。
【０００４】
これらの利点を利用して、エアコンの湿温度センサ、各種電子機器の製造プロセスのモニタ用ＴＡＧ、ＴＶゲームのリジューム機能、アーケードゲームの記憶装置、ＴＶやビデオの設定記憶、コピー、ＦＡＸ、プリンタの感光ドラムの使用状況モニタ、衛星放送、ケーブルＴＶのセットトップボックス、自動車のエンジンコントロール、ラジオの周波数プリセット、ＲＦ−ＩＤを用いた電子キー、ノイズの多い工業用製品などのラインの製造プロセスモニタ、電力積算計、工業用液体、気体流量計センサ、大型タンクの液面計、ＡＶパソコン、ＰＣカード、ファイルメモリ、携帯端末機器など、多分野、多方面に渡っての応用が実用化あるいは検討されている。Ferroelectric ＲＡＭは、キャパシタ部分にＰＺＴ（Ｐｂ（Ｚｒx Ｔｉ1-x ）Ｏ3 ）、ＢＩＴ（Ｂｉ4 Ｔｉ3 Ｏ12）、ＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ）などの強誘電体薄膜を使用する。いずれも酸素八面体を基本構造とするペロブスカイト構造を基本とした結晶構造を持っている。現在ＤＲＡＭ用キャパシタ材料として検討されている常誘電体ＢＳＴも同様である。これらの材料は従来のシリコン酸化膜と異なり、アモルファスで使用することができない。したがって結晶化のための工程、例えば、高温での結晶化熱処理、高温でのＩｎ−ｓｉｔｕ結晶化プロセスなどが必要となる。材料にもよるが、一般的に４００〜７００℃の温度が結晶化で必要となる。成膜方法としてはレーザアブレーション法、真空蒸着法、ＭＢＥ法など各種の方法が研究されているが、実用化されているものでは、ＭＯＣＶＤ(Metal Organic Chemical Vapour Deposition)法、スパッタ法、溶液法（ＣＳＤ：Chemical Solution Deposition）がある。ＭＯＣＶＤ法、スパッタ法は成膜温度により、Ｉｎ−ｓｉｔｕ結晶化とＥｘ−ｓｉｔｕ結晶化プロセスの両方がある。
【０００５】
以下は、とくに強誘電体薄膜キャパシタの構造及びその作成方法を例にとって説明する。
強誘電体は、自発分極を持ち、その自発分極が電界により向きを反転することが可能であるという特徴を有している。自発分極は、電界を印加しない状態でも分極値を持ち（残留分極）、その値（分極の向き）が電界を０とする前の状態に依存する。ヒステリシス曲線において分極０となる時の電界値を抗電界と呼ぶ。印加する電界の向きで＋、−の電荷を結晶表面に誘起することができ、この状態をメモリ素子の０、１に対応させる。ＤＲＡＭと同じ１Ｔ／１Ｃ（１トランジスタ／１キャパシタ）の構造をとることができるが、現状では信頼性を向上させるために２Ｔ／２Ｃ構造のものが多く採用されている。強誘電体材料には次にあげるような特性、仕様が要求される。▲１▼反転分極量（スイッチング電荷）が大きいこと。これはデバイスの構造、センシングする際の設定電圧値、分極値の安定性などにもよるが、一般に１０μＣ／ｃｍ2 以上が必要とされている。▲２▼比誘電率が小さいこと。スイッチング電流に対して、比スイッチング電流値が小さく、Ｓ／Ｎ比を抑えることができる。▲３▼分極値の書き換えサイクルによる減少（疲労特性）が少ないこと。疲労特性では強誘電体の材料そのものを変え、あるいは電極材料を酸化物系のものとすることにより１０12回以上の特性が得られている。▲４▼分極反転速度が速いこと。キャパシタの小型化によりスイッチング特性が正味のドメイン反転速度ではなく、電極配線抵抗、浮遊容量などに主として左右されることが示されている。
【０００６】
▲５▼リーク電流が１０-6Ａ／ｃｍ2 以下であること。キャパシタに蓄積した電荷の有無を利用するＤＲＡＭと比較すると、Ferroelectric ＲＡＭでは残留分極値を利用するため、基準となるリーク電流値はＤＲＡＭの場合よりも高くて問題ない。▲６▼データ保持特性が１０年以上であること。実際に使用されている強誘電体材料は、ＰＺＴ（Ｐｂ（ＺｒＴx Ｔｉ1-x Ｏ3 ）薄膜、ＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ）薄膜である。前者のＰＺＴは結晶化温度が６００℃程度であること、分極値が大きく残留分極値で２０μＣ／ｃｍ2 程度であること、抗電界が比較的小さく低電圧で分極反転が可能なこと、Ｚｒ／Ｔｉ組成比により結晶化温度の他に、グレインサイズ、グレイン形状などの構造特性、分極量、抗電界、疲労特性、リーク電流などの強誘電体特性が制御可能なこと、ペブロスカイト構造の持つ元素許容性からＡサイト元素と呼ばれるＰｂをＳｒ，Ｂａ，Ｃａ，Ｌａなどの元素で、Ｂサイト元素と呼ばれるＺｒ，ＴｉをＮｂ，Ｗ，Ｍｇ，Ｃｏ，Ｆｅ，Ｎｉ，Ｍｎなどの元素で置換することが可能であり、それが結晶構造、構造特性、強誘電特性に大きく影響することなどが利点としてあげられる。
【０００７】
もともとＰＺＴは、アクチュエータ、超音波振動子、超音波モータ、ハイドロフォン、圧電トランスなどのトランスデューサへの応用、積層セラミックコンデンサなど受動部品への応用、赤外線センサなどセンサへの応用、さらに構造相転移、ドメイン挙動、圧電、焦電、強誘電体としての基本特性、ミクロな挙動など多くの研究がこれまでになされており、ＰＺＴの材料設計、特性改善、構造・電気特性の解明などのデータベースとして豊富であることも一つの利点といえる。またＰＺＴは、その圧電、焦電、強誘電特性にすぐれることから早くから薄膜化の検討がなされてきており、スパッタ法、ゾルゲル法などの手法で成膜した研究例も多い。これらの背景からＰＺＴは、最初にFerroelectric ＲＡＭとして実用化された材料である。欠点である書き込み回数の増加にともなう分極量の減少 （疲労特性）は、疲労特性そのものが電界により加速される特徴をもつため、最近の動作電圧の低電圧化、当初使用されていたＰｔ電極からＩｒＯx など酸化物電極の採用による疲労特性の改善もなされている。
【０００８】
一方、後者のＳＢＴは、ＰＺＴのもつ疲労特性の改善、膜の低電圧駆動を達成するため開発された材料である。ＳＢＴは、Ｂｉ層状化合物（Ａｕｒｉｖｉｌｌｉｕｓ Ｐｈａｓｅ）の一種で強誘電性の起源となる酸素八面体からなる擬似ペロブスカイト構造層をＢｉ2 Ｏ2 層が挟む結晶構造を有している。この構造により主たる分極軸はｃ軸と垂直な面内にありｃ軸方向の分極は無いか、有ったとしても小さい値となる。擬似ペロブスカイト構造中の酸素八面体によってその分極が発現する。強い異方性によりこれまでセラミックとしては殆ど研究がなされていなかった。しかしＭＯＤ(Metalorganic Decomposition)法で薄膜形成が可能となり、形成された多結晶のＳＢＴ膜が強誘電性を示す、疲労特性が良好である、低電圧化が可能であることなどが確認されて以来さらに開発が加速されている。ＰＺＴ膜の疲労は、Ｐｔ電極界面に形成される酸素空孔が主たる原因とされている。この酸素空孔の発生理由の一つがＰｂ元素の揮発性、拡散容易性である。Ｐｂは、ペロブスカイト構造の一部であるために酸素空乏が形成されると近傍の陽イオンと双極子を形成し、スイッチング電荷の減少を引き起こす。ＳＢＴは、揮発性元素であるＢｉがなくなっても電荷を補償する酸素空乏自体はＢｉ酸化物層に形成されるため直接ペロブスカイト構造での影響は少ない。また、価数の変化し易いＴｉを持たないことも有効とされている。ＳＢＴは、ＰＺＴと比較して分極量が小さいが、Ｔａの一部をＮｂで置換することにより分極量を増大させることも可能である。最近はＳＢＴをキャパシタとして集積化したデバイスも試作されている。ＳＢＴは、ＭＯＤ法の他にゾルゲル法、スパッタ法、レーザアブレーション法などでも形成されている。
【０００９】
ＰＺＴ膜もＭＯＤ法、レーザアブレーション法、イオンビームスパッタ法、熱ＣＶＤ法、ＭＯＣＶＤ法、レーザＣＶＤ法などで形成されているが、Ferroelectric ＲＡＭ製品としてはゾルゲル法、スパッタ法が中心である。スパッタ法では基板上に直接結晶化したペロブスカイトＰＺＴ膜を形成するためには約５００℃以上の高温が必要であるが、低融点元素のＰｂの蒸気圧が高いこと、スパッタ率が高いことなどの理由から、高温で容易に基板から蒸発、再スパッタする。結晶化温度である５００℃以上ではＰｂはほとんど基板へとどまらず組成制御が困難である。通常はＰｂあるいはＰｂＯのターゲットを別に用意し、同時にスパッタして過剰量のＰｂを供給するなどの工夫がなされるが、面積の大きい基板に均一に組成制御して膜形成することは難しい。室温ではＰｂの蒸発、再スパッタの影響が小さいため、比較的容易にターゲットに近い組成のＰＺＴ膜が形成可能である。ただし室温においてもプラズマからのイオン、スパッタ粒子などによる運動量によって基板やシールド部が高温となりやすく、蒸発、再スパッタの影響は注意する必要がある。各部の電位によってもＡｒイオンの衝撃が異なるため組成が変化する。
【００１０】
電子部品に使用する強誘電体膜を形成するプロセスをＰＺＴ強誘電体膜を用いたFerroelectric ＲＡＭの例で説明する。トランジスタを形成するプロセスを経たシリコン半導体基板に絶縁膜を形成し、下地電極として１５０ｎｍ厚のＰｔ電極をＤＣマグネトロンスパッタにより形成する。Ｐｔは酸化膜と密着性が良好ではないため、接合層としてＴｉ（２０ｎｍ）をＰｔ成膜前に連続スパッタで形成する。次に、下地電極上にＰＺＴ膜をＲＦマグネトロンスパッタにより形成する。上記の理由から基板温度を上げず室温で成膜する。１２インチのセラミックＰＺＴターゲットに対して１．０〜１．５ｋＷでスパッタを行う。スパッタガスはＡｒで０．５〜２．０Ｐａの圧力範囲で成膜した。約５分間のスパッタ時間で２５０〜３００ｎｍの膜厚のＰＺＴアモルファス膜が得られる。ＰＺＴ成膜前に約１時間のプレスパッタを成膜するスパッタ条件で行う。アモルファス状態のＰＺＴ膜は、ＲＴＡ(Rapid Thermal Anneal)プロセスによりペロブスカイト相に結晶化する。６００℃以上の温度で数秒で結晶化が可能である。管状炉などでも結晶化は可能であるが、ＲＴＡの方がサーマルバジェットが小さく下地電極、電極とＰＺＴ膜の拡散、反応を抑えることができ、界面の平滑化には適している。また、ＰＺＴの結晶化には異相として非強誘電相のパイロクロア相があるが、この相は結晶化の昇温速度を小さくした場合やＺｒ／Ｔｉ比が大きい場合に形成され易い。パイロクロア相が第二相としてできた場合には分極量が小さくなるだけでなく、ＰＺＴ膜の信頼性にも影響を及ぼす可能性がある。
結晶化したＰＺＴ膜に関して、さらに上部電極であるＰｔ膜をＤＣマグネトロンスパッタにより形成してキャパシタ構造を形成する。キャパシタパターンは、ＲＩＥ(Reactive Ion Etching)装置を用いて、Ａｒと弗化炭素系のガス中でエッチングを行い微細パターンを形成する。電極との密着性を向上させるために６００℃で酸素中１時間のアニール処理を行う。このようにして形成したＰＺＴ膜は、Ｐｂ1.15-1.20 Ｌａ0.05（Ｚｒ0.4 Ｔｉ0.6 ）Ｏ3 の膜組成を持ち、スパッタ時のスパッタ電力とガス圧を変えることによりＰｂ量を１０％以内の範囲で変化する。このＰｂ量により特性が変動する。形成した１００−３００ｎｍ径の柱状組織のＰＺＴ膜の電気特性は、ＰＺＴ膜組成、微細構造の変化により、リーク電流が大きい、疲労特性が悪い、分極量の小さいものが多い、抗電界が大きいなど問題も発生する。ＰＺＴ膜表面の凹凸が大きい場合は、ＲＩＥ時に加工表面の凹凸が大きくなる。ＰＺＴ、Ｐｔ膜のＲＩＥではイオンにより物理的エッチング効果が大きいため膜表面の凹凸がエッチング後の形状に大きく影響する。
【００１１】
一方、ゾルゲル法やＭＯＤ法などの溶液法（ＣＳＤ法）で形成するＰＺＴ成膜プロセスでは、原料の性状、取り扱い容易性、安定性や他の物質と混合した時の反応性からＰｂ、Ｔｉ、ＺｒなどのＰＺＴ膜構成元素の原料をまず選択する。Ｐｂでは酢酸鉛３水和物、Ｚｒにはジルコニウムテトラプロポキシド、Ｔｉにはチタンテトライソプロポキシドを利用する場合が多く、溶剤に２メトキシエタノールを使用して約０．２Ｍの溶液をまず調製する。この溶液は水分を十分に取り除くことで長期保存が可能である。一般に、酢酸鉛の水和物の水成分を除去する。成膜する時はこの溶液に水を加えて縮重合反応を起こさせるが、脱水反応及び脱アルコール反応によってＭ−Ｏ−Ｍの架橋状態が変化する。この際に加えた水の量、反応時間（保持時間）、ｐＨ、温度、濃度などによりこの架橋状態が変化する。スパッタの場合と同様に異なったアモルファス状態を形成することになるため、ＰＺＴペロブスカイト構造に結晶化した後に配向性、結晶粒の性状、強誘電特性、リーク電流、疲労特性などが変化する。ＭＯＤ法でも同様である。Ｐｂ、Ｚｒ、Ｔｉの２エチルヘキサン酸などを使用し、有機溶剤のキシレンを用いてＰＺＴのＭＯＤ用溶液を調製する。ＭＯＤ法の場合は加水分解反応は起こさず、その状態（混合状態）で半導体基板上に塗布する。半導体基板上に成膜した後に２５０℃程度の低温で乾燥、脱溶剤を実施して、アモルファス状態のＰＺＴ膜となる。ＭＯＤ法では原料がＣ、Ｈ、Ｏを多く含む構造であるため結晶化時の膜の収縮が大きく、数１００ｎｍの厚い膜を形成するには塗布と結晶化工程を繰り返すなどの方法で行う。結晶化はスパッタと同様にＲＴＡを使用する場合が多い。７５０℃、５分程度の熱処理でペロブスカイト単一相が得られる。このような溶液法を用いたＰＺＴ膜は結晶粒が１００〜数１００ｎｍと小さく、スパッタで成膜された膜のような柱状組織を示さない粒状組織が見られる場合が多い。
一方、ＭＯＣＶＤ法によりＰＺＴ、ＳＢＴ膜などを形成する場合には、条件を最適化することで立体形状キャパシタを形成するためのステップカバレッジ性が良好なものを得ることができる。しかしこれら強誘電体、誘電体材料のＭＯＣＶＤ技術には困難な点が多い。例えば、膜組成を制御することが難しい。複合酸化物を構成する元素でＢｉ，Ｓｒ，Ｂａなどは蒸気圧の高いソース原料がないために液体供給を利用した方法などをとる必要がある。また、各元素のソースの特性が異なることから最適成膜条件を設定することが難しい。原料の供給量と膜組成が必ずしも比例しない状況もある。また、添加物を加える際にはさらにソースの選択をしなくてはいけないため困難さが増加する。Ｉｎ−ｓｉｔｕで結晶化した膜を得るプロセスでは半導体基板の表面（電極表面）の状態、組成によりその上に形成される膜の特性が変化する。
【００１２】
【発明が解決しようとする課題】
近年、以上で説明したような成膜方法を利用して高密度の強誘電体メモリを作製すべくＣＯＰ (Capacitor On Plug)構造が考えられている。これはトランジスタのアクティブエリアから接続されてＷやＳｉからなるプラグ構造がキャパシタ直下にあるものであり、セルサイズを小さくすることができる。平面キャパシタであれば前述したスパッタ法、塗布法、ＭＯＣＶＤ法が利用でき、立体キャパシタ構造を用いる場合にはＭＯＣＶＤ法などを利用すればよい。しかしこの構造ではキャパシタの強誘電体膜を結晶化する時もしくはキャパシタをインテグレーションした時のＲＩＥ加工、絶縁膜ＣＶＤなどのダメージを回復させるための熱処理の時に直下のプラグ材料の表面が酸化されてコンタクト抵抗が高くなり、ひどい場合には剥離が生じるなどの問題がある。これを回避するために、ＴｉＡｌＮ、ＴｉＮ、ＴａＳｉＮなどのバリア層の形成、ＩｒＯ2 、Ｉｒ、ＲｕＯ2 、Ｒｕなどの電極材料が試みられている。また、前述したような立体キャパシタ形成の試みもなされている。ＭＯＣＶＤでの膜形成においても組成制御性、ステップガバレッジの良好な低温で成膜し、後の熱処理において誘電体膜、強誘電体膜を結晶化する方法が行われている。また、キャパシタのＲＩＥダメージの低減を目的としてダマシンプロセスを利用したキャパシタ作製プロセスなどが提案されているが、ＣＭＰを利用するプロセスでは酸化膜と誘電体膜、強誘電体膜が接した状態で熱処理することがあるためにそこの部分での反応が問題となる。例えば、ＰＺＴとＳｉＯ2 とは熱により鉛ガラスを形成して接触部分を著しく劣化させる問題がある。
【００１３】
一方、Ferroelectric ＲＡＭをさらに高密度化するための１トランジスタタイプの強誘電体メモリも開発が進められている。古くはトランジスタのゲート上に直接Ｂｉ4 Ｔｉ3 Ｏ12などの強誘電体を形成したものが研究開発されているが、Ｓｉとの界面に酸化物界面層が形成されること、特定の材料のみしか結晶化できないこと、界面の反応を制御することができないこと、などの阻害要因があり界面に欠陥が多く特性面で実現できなかった。また、ＰＺＴなどの材料ではＳｉＯ2 上で結晶化することが困難である。これはＲＴＡなどの結晶化熱処理方法を採用すると、基板側から結晶化が進行し易いが、先にＰＺＴ中のＰｂとＳｉＯ2 とが反応することにより劣化した界面が形成され、コイルにＰｂが消費されることで組成ずれが生じ、したがって、その上にＰＺＴが結晶化しないためである。ＰＺＴ中のＴｉ量を増加させて結晶化温度を低減し、膜上部あるいは膜内部から結晶化を促進することも可能であるが、この場合は結晶化の制御が困難である。また、下地との反応は避けられず１ＴｒタイプのFerroelectric ＲＡＭ作製には満足できるものではなかった。このことは高誘電率膜をゲート絶縁膜に採用した場合にも同様である。ＺｒＯ2 、ＨｆＯ2 、その他ＺｒＳｉＯ3 などのシリケート膜をゲート膜として使用する際には、Ｓｉとの界面の欠陥形成阻害が重要である。この場合も高温での結晶化工程により界面の相互拡散、反応が引き起こされ、界面劣化が生じてしまう。
【００１４】
従来、シリコンウェーハ上のアモルファス膜を結晶化するプロセスにおいて、ＲＴＡや炉などを使用すると選択的に結晶化することが困難である。例えば、ＤＲＡＭのキャパシタ膜のように広い領域にわたって膜を形成し結晶化する場合には、電極膜だけでなく絶縁膜の上にも誘電体膜が存在するために、通常の結晶化でこれらの部分も熱にさらされることになる。誘電体膜と絶縁膜との間の反応が起こる可能性もあり、デバイスを形成する上で好ましくない。また、同じ電極上で結晶化させたい部分とさせたくない部分が存在する場合などは従来の加熱方法では困難である。
また、メモリ機能とロジック機能とを一つのチップに集積するＳＯＣ(System On Chip)の開発が進められている。メモリとロジックを共通のプロセスで作製するために各プロセスの整合性が問われる。Ferroelectric ＲＡＭとロジックとの混載の場合は通常のロジック作製プロセスにキャパシタ工程を追加すれば可能であるが、Ferroelectric ＲＡＭ用のキャパシタがその後の加工、絶縁膜形成プロセスでダメージを受け易いこと、キャパシタに使用する材料がＳｉプロセスでは新規なものでクロスコンタミの問題があること、Ferroelectric ＲＡＭ特有の低ダメージプロセスを採用し難いこと、などの理由から多層配線の上にキャパシタを形成するプロセスが提案されている。この場合は下地にＡｌやＣｕなどの多層配線、あるいは低誘電率膜が存在することで、キャパシタ形成温度を４００℃程度まで低温化する必要がある。しかしこのような低温で強誘電特性が良好なキャパシタを作製することは困難であり、本構造を達成することは難しい。
さらに、Ferroelectric ＲＡＭに使用するＰＺＴ、ＳＢＴに代表される強誘電体膜は、Ｓｉプロセスに対して新しい材料であり、クロスコンタミの問題が生じる。誘電体、強誘電体膜を結晶化して形成すると前述したようにＳｉＯ2 などと反応が進行し、クロスコンタミの原因となるシリコンウェーハのベベル部のエッチングなどが困難である。
本発明は、このような事情によりなされたものであり、下地の状態によらずに誘電体膜、強誘電体膜が結晶化された構造を有する半導体装置及び半導体装置の製造方法を提供する。
【００１５】
【課題を解決するための手段】
本発明は、強誘電体膜を用いたキャパシタを具備する半導体装置において、フラッシュランプを用いて強誘電体膜を結晶化する工程を使用することを特徴としている。またフラッシュランプを用いてゲート酸化膜などのＳｉＯ2 絶縁膜あるいはシリコン上に界面反応を抑制した状態でＰＺＴ膜などの強誘電体膜を結晶化した１トランジスタタイプの半導体メモリを形成することを特徴としている。本発明は、フラッシュランプを使用する際にマスクを使用することにより光の照射された部分のみ結晶化させることも可能である。マスク材は、ランプ光を遮光する別に設けたメタルマスク、ガラスマスクのようなものあるいは半導体基板上のアモルファスシリコン上に形成した金属膜を使用することができる。本発明は、強誘電体膜を用いたキャパシタを具備する半導体メモリ装置において、フラッシュランプを用いて強誘電体膜を結晶化するに際し、フラッシュランプの照射条件（投入電力、パルス時間、最大電流値、アシスト加熱温度などを規定することを特徴としている。すなわち、本発明の半導体装置は、半導体基板と、前記半導体基板上に形成された第１の絶縁膜に埋め込まれた接続プラグと、前記接続プラグに電気的に接続された下部電極、この下部電極上に形成され、且つ結晶化された強誘電体膜及びこの強誘電体膜上に形成された上部電極から構成されたキャパシタと、前記キャパシタを被覆するように、前記第１の絶縁膜上に形成されたシリコン酸化膜からなる第２の絶縁膜とを具備し、前記第１の絶縁膜と前記強誘電体膜との接触部分に形成された前記強誘電体膜に含まれる陽イオン元素とシリコンとの混合領域が３０ｎｍ以下であることを特徴としている前記接続プラグが埋め込まれた第１の絶縁膜には前記半導体基板に形成された半導体素子と電気的に接続される少なくとも１層のアルミニウムを主成分とする金属配線もしくは銅を主成分とする金属配線が形成されているようにしても良い。前記接続プラグと前記下部電極との間にはバリア層が形成され、前記下部電極と前記バリア層を合わせた膜厚は、５０ｎｍ以上、１５０ｎｍ以下、さらに好ましくは、５０ｎｍ〜１００ｎｍにしても良い。前記強誘電体膜は、チタン酸ジルコン酸鉛からなるようにしても良い。
【００１６】
本発明の半導体装置の製造方法は、前記強誘電体膜をフラッシュランプを用いて加熱することにより結晶化する工程を具備していることを特徴としている。
即ち、本発明の半導体装置の製造方法は、半導体基板と、前記半導体基板上に形成された第１の絶縁膜に埋め込まれた接続プラグと、前記接続プラグに電気的に接続された下部電極、この下部電極上に形成され、且つ結晶化された強誘電体膜及びこの強誘電体膜上に形成された上部電極から構成されたキャパシタと、前記キャパシタを被覆するように、前記第１の絶縁膜上に形成されたシリコン酸化膜からなる第２の絶縁膜とを具備した半導体装置の製造方法において、前記半導体基板を３５０−４００℃に保った状態で、前記強誘電体膜をフラッシュランプを用いて加熱し結晶化することを特徴としている。前記強誘電体膜は、チタン酸ジルコン酸鉛からなるようにしても良い。前記強誘電体膜を結晶化するために行われるフラッシュランプ照射は、下記の式（１）、（２）の条件に従って行われるようにようにしても良い。
Ｅ≧−（Ｔ／１０）＋５５・・・（１）
Ｉ＝α・Ｅ／τ＞１５００・・・（２）
Ｅ（Ｊ／ｃｍ2 ）は、Ｘｅフラッシュランプの出力（コンデンサへの総蓄積電荷量から求めたコンデンサの蓄積エネルギー量を放射効率０．４、反射効率０．５として、照射面積をランプ配置面積として計算したもの）を表わし、Ｉ（Ａ）は、フラッシュランプ最大電流値を表わし、τ（ｍｓｅｃ）は、パルス幅（パルス電流波形の半値幅と定義）（照射時間）を表わし、Ｔ（℃）は、アシスト温度（結晶化時の半導体基板の温度）を表わし、αは、７０である。
【００１７】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
まず、図１及び図２を参照して第１の実施例を説明する。
この実施例ではＰＺＴ膜を用いた強誘電体メモリ（Ferroelectric ＲＡＭ）を用いて説明する。図１は、ＰＺＴ膜を誘電体膜として使用したキャパシタが形成されたシリコン半導体基板の断面図、図２は、半導体装置を製造する工程フロー図である。まず、シリコン半導体基板１のｎウエル、ｐウエルに通常プロセスによりトランジスタＴｒ１、Ｔｒ２を作り込みＣＭＯＳ構造を形成する（▲１▼）。次に、ＣＶＤ法によりトランジスタ領域をＰＳＧ(Phospho-Silicate Glass)、ＢＰＳＧ(Born-doped Phospho Silicate Glass) 等の材料からなる絶縁膜２で被覆し、ＣＭＰ(Chemical Mechanical Polishing) を用いて表面を平坦化する（▲２▼）。その上にＣＶＤ法により、シリコン窒化膜（ＳｉＮ）３を形成し（▲３▼）、これを下地基板とする。ここでキャパシタとトランジスタのアクティブエリア（ソース及びドレイン）１１との接続をタングステン（Ｗ）や多結晶シリコンなどからなるプラグを利用して行うために、あらかじめプラグ４を埋め込むコンタクト孔を形成する。プラグ材料は、ＴｉＮをＣＶＤにて埋め込んだものでも良い（▲４▼）。この実施例では、プラグの形成は、ブランケットＣＶＤ法とＣＭＰとを併用する。次に、強誘電体の形成プロセス又はその後のキャパシタ特性確保の為の酸素中アニールプロセスにおいて、プラグ４の表面が酸化することを防止する目的からバリア層５を形成する（▲５▼）。バリア層５にはＴｉＡｌＮ（Ｔｉ／Ａｌ＝０．９／０．１（モル比））を用いる。厚さは略５０ｎｍである。キャパシタの下部電極下全面にバリア層を形成する必要はなく、プラグをリセスした状態でプラグ上にのみバリア層を形成しても良いし、下部電極下全面に下部電極形成時に作製してもよい。どちらを選ぶかにより全体のプロセスが若干異なってくる。この実施例ではＤＣマグネトロンスパッタ法を用いてプラグ４との接続面にこのバリア層５を成膜させる。その上に下部電極６のＲｕをスパッタ法により形成する（▲６▼）。Ｒｕは、ＰＺＴキャパシタ用電極として使用すると界面部分にＲｕＯ2 の導電性酸化物層が形成され、ＰＺＴの疲労特性（分極反転を繰り返した時の分極量の劣化現象）が向上する。Ｒｕは、この導電性酸化物ＲｕＯ2 を形成すること、酸素を含むガスでのドライエッチングが良好なこと、ＰｔやＩｒなどの貴金属と比較して材料費が安価なことなどの特徴がある。仕様によってはＰｔ、Ｉｒ、ＩｒＯ2 などの電極を使用することも可能である。
【００１８】
次に、厚さ約５０ｎｍのＲｕを形成した後にスパッタ法を用いてＰＺＴ膜７を形成する（▲７▼）。この場合ＲＦマグネトロンスパッタ法を採用する。ここではＰｂ量を１０モル％程度多くしたＰＺＴセラミックターゲットを使用する。ターゲットの組成比は、Ｐｂ1.10Ｌａ0.05Ｚｒ0.4 Ｔｉ0.6 Ｏ3 である。ＰＺＴセラミックターゲットは、密度の高い方がスパッタ速度が大きく水分などに対する耐環境性も良好であるため、理論密度９８％のセラミック焼結体を使用する。スパッタ時にはプラズマにより基板温度の上昇や飛来粒子によるボンバードメントがあるために、シリコン半導体基板１からのＰｂの蒸発や再スパッタが起こり膜中のＰｂ量の欠損が生じ易い。ターゲット中の過剰Ｐｂはそれを補償するために加えてある。Ｚｒ、Ｔｉ、Ｌａなどの元素はターゲット組成とほぼ同じ量で膜に取り込まれるため、望む組成の量比のものを用いればよい。電気特性がＰＺＴ膜７の組成などで不安定な場合にはアモルファスＰＺＴ膜７の上部あるいは下部にシード層を形成する。例えば、結晶化するＰＺＴ膜７の構造・電気特性を改良するために酸素を導入したスパッタ法を利用する。Ａｒを導入した雰囲気でスパッタ成膜したＰＺＴ膜と、酸素を添加したＡｒ中スパッタにより形成したＰＺＴシード層を用いる。スパッタ条件として、ターゲット基板間距離が６０ｎｍ、回転式マグネットを用いて１２インチのセラミックＰＺＴターゲットに対し１．０〜１．５ｋＷでスパッタを行う。ガス圧が０．５〜２．０ＰａでＡｒに酸素を２０％導入した条件で１５〜３０秒成膜させ、略２〜５ｎｍ厚さのＰＺＴアモルファスシード層を形成する。下地基板のＲｕ上にはＡｒガスのみを使用してガス圧０．５〜２．０Ｐａ、１．０〜１．５ｋＷの電力で約５分間ＲＦマグネトロンスパッタによるアモルファスＰＺＴ膜７の形成を行う。膜厚は、１００〜１５０ｎｍである。シード層にはＰＺＴ膜ではなく、膜厚２〜５ｎｍ程度の薄いＴｉ膜、Ｚｒ膜、Ｎｂ膜、Ｔａ膜などを使用しても良い。
【００１９】
ＰＺＴ膜の形成前にターゲット表面の状態、温度、チャンバー内環境を一定とするため約１時間のプレスパッタを同じスパッタ条件で行う。Ｐｂ量及び結晶化後の構造及び電気特性は、このプレスパッタにより大きく変化してしまう。バリア層を介してプラグ上に形成されたＲｕ電極にアモルファスＰＺＴが成膜された構造にフラッシュランプを使用してＰＺＴ膜７を結晶化させる（▲８▼）。
フラッシュランプは、Ｘｅガスを封入したものを１ｍｓｅｃ程度かそれ以下の短時間放電させる。ＰＺＴ膜の結晶化を促進させる目的でシリコンウェハ下部に用意したハロゲンランプにより基板温度を予め３５０−４５０℃に保ってある。Ｘｅランプの放出エネルギーは、２５Ｊ／ｃｍ2 である。このエネルギーは貯えられた電荷量から求めたものであるが、実際は半分以下のエネルギーが膜の結晶化に寄与しているものと考えられる。この実施例では、ランプの照射と反対側には反射板を設けることで外部への光エネルギーの拡散を防止している。雰囲気は酸素気流中である。このような条件で約１ｍｓｅｃの時間、上記エネルギーを照射することによりＰＺＴ膜７が結晶化する。得られた膜をＸ線回折にて結晶構造をを調べたところ、ペロブスカイト相で（１００）面からの非常に強い反射が得られた。微細構造の観察結果では、０．５μｍ径以下のＰＺＴ粒子がＲｕ上に形成されている。
【００２０】
次に、結晶化されたＰＺＴ膜７上に上部電極８であるＲｕ膜をＤＣマグネトロンスパッタにより形成してキャパシタ構造を形成する（▲９▼）。上部電極パターンは、半導体基板１の全面に形成されたＲｕ膜をＲＩＥを用い、酸素及び塩素の混合ガス中でエッチングして微細パターンを形成する。上部電極８との密着性、結晶の整合性を向上させるために３５０℃、窒素中３０秒のアニール処理を施して強誘電体特性を得る。強誘電性を電荷量Ｑ−印加電圧Ｖのヒステリシス特性で調べた結果、２．５Ｖ印加時に分極量２Ｐｒ（残留分極×２）で約３０μＣ／ｃｍ2 を示し、８インチ（約２０．３２ｃｍ）シリコンウェハの全面に同程度の分極量と抗電界を有するＰＺＴ膜であることが分かった。抗電圧も０．６Ｖ程度と低い値が得られた。この試料の疲労特性を評価すると、疲労特性評価は５０μｍ×５０μｍの面積に相当するアレイで評価したところ、１０12サイクルまで分極量の変化がなく、リーク電流も３Ｖ印加時で１０-8Ａ／ｃｍ2 オーダーと低い値であった。キャパシタの上部電極８からのコンタクトは、通常のＬＳＩ作製プロセスを用いる。すなわち、シリコン酸化膜などからなる絶縁膜９を半導体基板１上に形成してキャパシタ及びＳｉＮ膜３を被覆する。絶縁膜９の表面を平坦化してその表面から上部電極表面までのコンタクト孔を形成する。そして、その中にタングステン（Ｗ）などのプラグ１０を埋め込み、上部電極８とその上に形成された金属配線１２とを電気的に接続する。ＡｌやＣｕなどの金属配線１２は、絶縁膜９の平坦化された表面に形成される。次に、シリコン酸化膜などからなる絶縁膜１３を半導体基板１上に形成して金属配線１２及び絶縁膜９を被覆する。以下、絶縁膜とＲＩＥ、配線成膜工程を繰り返すことでキャパシタからの配線の引き出しを行って強誘電体メモリを形成する。
【００２１】
この実施例のように、フラッシュランプによる結晶化プロセスではＷプラグとの接続部であるバリア層部分に酸素が拡散、反応した様子がなく、したがって、プラグも酸化されず安定した電気的特性を有する半導体装置が得られる。
結晶化プロセスにおいて、タングステンやポリシリコンを材料とするプラグの酸化を防ぐのはＰＺＴ膜７とプラグ４との間に介在するバリア層５及び下部電極６の酸素の移動を阻止するバリア特性によるものである。バリア層には、ＴｉＮ、ＴｉＡｌＮ、ＴｉＳｉＮなどが用いられ、下部電極には、Ｒｕ、ＲｕＯ2 、Ｉｒ、ＩｒＯ2 などが用いられ、いずれも酸素に対するバリア特性の高い材料である。このバリア性が有効に維持されるためには、バリア層と下部電極の合わせた膜厚は、少なくとも５０ｎｍは必要であり、上限は１００ｎｍもしくは１５０ｎｍが好ましい。あまり厚くすると、加工性が悪くなるし、キャパシタは通常半導体基板上に台形状に積層形成されるので、サイズが小さくできず半導体装置の微細化に資することがない。
【００２２】
次に、図３及び図１０を参照して第２の実施例を説明する。
この実施例では多層配線上にＰＺＴ薄膜を用いた強誘電体キャパシタを形成したFerroelectric ＲＡＭ混載ロジックを説明する。図３は、ＰＺＴ膜を使用したキャパシタの構造を示す断面図である。まず、ｐ型シリコン半導体基板２０に通常プロセスによりトランジスタＴｒ１、Ｔｒ２を作り込みＭＯＳ構造を形成する。ここでキャパシタとトランジスタのアクテイブエリア（ソース、ドレイン）２１にはコバルト（Ｃｏ）シリサイド２２を形成し、これを接続用タングステン（Ｗ）プラグ２３と接続させる。Ｗプラグ２３との接続はＴｉ／ＴｉＮの積層膜２４を利用し、Ｗプラグ２３はブランケットＣＶＤを用いて形成する。キャパシタとトランジスタとの間には多層の層間絶縁膜２６（２６ａ〜２６ｅ）が形成されており、各層間絶縁膜にはアルミニウム（Ａｌ）などの多層配線２５（２５ａ〜２５ｄ）が形成されている。このＡｌ多層配線２５は、シングルダマシン工程あるいはデイユアルダマシン工程を用いて形成することができる。Ｃｕ配線と低誘電率膜とを組み合わせた多層配線工程により形成することも可能である。
このような多層配線を形成した層間絶縁膜２６上に強誘電体キャパシタを形成する。
【００２３】
まず、Ｉｒ下部電極２７をスパッタ法により形成する。Ｉｒは、ＰＺＴキャパシタ用電極として使用すると界面部分にＩｒＯ2 からなる導電性酸化物層が形成され、ＰＺＴの疲労特性（分極反転を繰り返した時の分極量の劣化現象）が向上する。Ｉｒは、この導電性酸化物ＩｒＯ2 を形成すること、ＰＺＴとの反応による相互拡散が少ないこと、化学的に安定であることなどの特徴がある。Ｐｔ、Ｒｕ、ＲｕＯ2 ，ＩｒＯ2 などの電極を使用することも可能である。下部電極２７と電気的に接続されるＷプラグ２３との間には、例えば、Ｔｉ／ＴｉＮなどのバリア層３２を介在させる。下部電極２７として厚さ１００ｎｍのＩｒ膜を形成した後にスパッタ法を用いてアモルファスＰＺＴ膜２８をこの下部電極２７を被覆するように形成する。ここでは基板加熱を行わないＲＦマグネトロンスパッタ法を採用する。この方式を実施するにあたり、Ｐｂ量を１０％程度多くしたＰＺＴセラミックターゲットを使用する。ターゲットの組成は、Ｐｂ1.10Ｌａ0.05Ｚｒ0.4 Ｔｉ0.6 Ｏ3 である。ＰＺＴセラミックターゲットは、密度の高いものがスパッタ速度が大きく水分などに対する耐環境性も良好であるため、理論密度９８％のセラミック焼結体を使用する。スパッタ時にはプラズマにより基板温度の上昇や飛来粒子によるボンバードメントがあるために、シリコン半導体基板からのＰｂの蒸発や再スパッタが起こり、膜中のＰｂ量の欠損が生じ易い。ターゲット中の過剰Ｐｂは、その欠損を補償するために加えてある。Ｚｒ、Ｔｉ、Ｌａなどの元素はターゲット組成とほぼ同じ量で膜に取り込まれるため、望む組成の量比のものを用いればよい。電気特性がＰＺＴ膜の組成などで不安定な場合にはアモルファスＰＺＴ膜の上部にシード層を形することができる。例えば、結晶化するＰＺＴ膜の構造・電気特性を改造するために、酸素を導入したスパッタ法を利用する。最初にＡｒを導入した雰囲気でスパッタ成膜して、後に酸素を添加したＡｒ中のスパッタリングによりＰＺＴシード層を形成する。スパッタ条件は、ターゲット−基板間距離が６０ｍｍ、回転式のマグネットを用いて、１２インチのセラミックＰＺＴターゲットに対し１．０〜１．５ｋＷでスパッタを行う。ガス圧は、０．５〜２．０ＰａでＡｒに酸素を２０％導入した条件で１５〜３０秒間成膜して、２〜５ｎｍ厚さのＰＺＴアモルファスシード層を形成する。下地のＲｕ上にはＡｒガスのみを使用してガス圧０．５〜２．０Ｐａ、１．０〜１．５ｋＷの電力により約５分間ＲＦマグネトロンスパッタ法を用いたアモルファスＰＺＴ膜を形成する。成膜された膜厚は、１００〜１５０ｎｍである。シード層にはＰＺＴ膜ではなく、２〜５ｎｍ程度の薄いＴｉ膜、Ｚｒ膜、Ｎｂ膜、Ｔａ膜などを使用ことが可能である。ＰＺＴ成膜前にターゲット表面の状態、温度、チャンバー内環境を一定とするために約１時間のプレスパッタを同じスパッタ条件で行った。Ｐｂ量及び結晶化後の構造・電気特性は、このプレスパッタにより大きく変化してしまう。
【００２４】
次に、バリア層３２を介してＷプラグ２３上に形成されたＩｒ電極２７にアモルファスＰＺＴ膜２８が成膜されたものにフラッシュランプを使用してＰＺＴ膜２８の結晶化を行う。フラッシュランプは、Ｘｅガスを封入したものを１ｍｓｅｃ程度かそれ以下の短時間に放電させるものである。ＰＺＴ膜の結晶化を促進させる目的でシリコンウェハ下部に用意したハロゲンランプにより基板温度を３５０〜４００℃に保ってある。Ｘｅランプの放出エネルギーは、２３Ｊ／ｃｍ2 である。このエネルギーは貯えられた電荷量から求めたものであるが、ランプと基板との距離は２０ｍｍであるので、実際は半分以下のエネルギーが膜の結晶化に寄与しているものと考えられる。ランプの照射と反対側には反射板を設けることで外部への光エネルギーの拡散を防止するように構成することが可能である。ランプ照射は、２秒間隔で約５パルス印加した。雰囲気は、酸素気流中である。フラッシュランプは、０．８ｍｓｅｃの時間、上記のエネルギーを照射され、これによりＰＺＴ膜が結晶化する。得られた膜をＸ線回折にて結晶構造を調べたところ、ペロブスカイト相の（１００）面からの非常に強い反射が得られた。微細構造の観察結果では、０．５μｍ径以下のＰＺＴ粒子がＩｒ上に形成されている。次に、ＰＺＴ結晶膜２８上に上部電極２９であるＩｒ膜をＤＣマグネトロンスパッタにより形成してキャパシタ構造を作製する。
【００２５】
上部電極２９は、基板全面に形成されたＩｒ膜をＲＩＥを用いて酸素、塩素の混合ガス中でエッチングし、微細パターン化して得られる。上部電極２９との密着性、結晶の整合性を向上させるために３５０℃、窒素中、３０秒のアニール処理を施して強誘電体特性を有するキャパシタＣを得た。強誘電性を電荷量Ｑ−印加電圧Ｖのヒステリシス特性で調べたところ、２．５Ｖ印加時に分極量２Ｐｒ （残留分極×２）で約３０μＣ／ｃｍ2 を示し、８インチシリコンウェハの全面に同程度の分極量と抗電界をもつＰＺＴ膜が得られたことがわかった。抗電圧も０．６Ｖ程度と低い値が得られた。この試料の疲労特性を評価すると、疲労特性評価は５０μｍ×５０μｍの面積に相当するアレイで評価したところ、１０12サイクルまで分極量の変化がなく、リーク電流も３Ｖ印加時で１０-8Ａ／ｃｍ2 オーダーと低い値であった。キャパシタ上部電極２９からのコンタクトは、通常のＬＳＩ作製プロセスを用いる。すなわち、キャパシタＣを被覆するシリコン酸化膜などの絶縁膜３０にコンタクト孔を形成し、さらに配線成膜工程を行ってキャパシタＣからの配線３１の引き出しを行う。フラッシュランプによる結晶化プロセスではキャパシタ下部の多層配線のＡｌ配線、Ｃｕ配線、層間絶縁膜の形状劣化は観察されなかった。
図１０は、結晶化プロセス後のキャパシタ下部に配置されたＡｌ配線を示す写真断面図である。図に示すように、フラッシュランプの照射後も強誘電体膜（ＰＺＴ膜）及び下部電極（Ｐｔ膜）の下に配置され、絶縁膜（ＳｉＯ2 ）に被覆されたＡｌ配線は、変形されていなかった。
【００２６】
次に、図４を参照して第３の実施例を説明する。
この実施例では、ＳｉＯ2 ゲート酸化膜上にＰＺＴ薄膜を形成した１Ｔｒ型のFerroelectric ＲＡＭを説明する。図４にＰＺＴ膜を使用したキャパシタの構造（ＭＦＩＳ：Metal-Ferroelectric-Insulater-Semiconductor ）の断面図を示す。まず、図４（ａ）に示すように、ｐ型シリコン半導体基板４０に通常プロセスによりソース／ドレイン領域３２を有するトランジスタを作り込みＭＯＳ構造を形成する。ここでゲート酸化膜３３には通常のＳｉＯ2 を用いる。このゲート酸化膜３３の上にアモルファスＰＺＴ膜３４をゾルゲル法などの塗布法あるいはスパッタ法により形成する。通常のＲＴＡによる結晶化ではゲート酸化膜とＰＺＴ膜とが相互拡散し膜中にトラップを形成して良好な特性が得られない。ここではフラッシュランプによる結晶化を行う。スパッタ法によりＰＺＴ膜３４を形成する場合は以下のプロセスを使用する。ここでは基板加熱を行わないＲＦマグネトロンスパッタ法を採用する。そして、Ｐｂ量を１０％程度多くしたＰＺＴセラミックターゲットを使用する。ターゲットの組成は、Ｐｂ1.10Ｌａ0.05Ｚｒ0.4 Ｔｉ0.6 Ｏ3 である。ＰＺＴセラミックターゲットは密度の高いものがスパッタ速度が大きく水分など対する耐環境性も良好であるため、理論密度９８％のセラミック焼結体を使用する。スパッタ時にはプラズマにより基板温度の上昇や飛来粒子によるボンバードメントがあるために、シリコン半導体基板４０からのＰｂの蒸発や再スパッタが起こり、膜中のＰｂ量の欠損が生じ易い。ターゲット中の過剰Ｐｂはそれを補償するために加えてある。Ｚｒ、Ｔｉ、Ｌａなどの元素は、ターゲット組成とほぼ同じ量で膜に取り込まれるため、望む組成の量比のものを用いればよい。電気特性がＰＺＴ膜の組成などで不安定な場合にはアモルファスＰＺＴ膜の上部にシード層を形する。例えば、結晶化するＰＺＴ膜の構造・電気特性を改造するために、酸素を導入したスパッタ法を利用する。最初にＡｒを導入した雰囲気でスパッタ成膜し、その後に酸素を添加したＡｒ中スパッタによりＰＺＴシード層を形成する。
【００２７】
スパッタ条件は、ターゲット−基板間距離が６０ｍｍ、回転式のマグネットを用い、１２インチのセラミックＰＺＴターゲットに対し１．０〜１．５ｋＷでスパッタを行う。ガス圧は０．５〜２．０ＰａでＡｒに酸素を２０％導入した条件で１５〜３０秒間成膜して略２〜５ｎｍ厚さのＰＺＴアモルファスシード層を形成する。下地のＲｕ上にはＡｒガスのみを使用してガス圧０．５〜２．０Ｐａ、１．０〜１．５ｋＷの電力で約５分間ＲＦマグネトロンスパッタによるアモルファスＰＺＴ膜形成を行う。その膜厚は１００〜１５０ｎｍである。シード層にはＰＺＴ膜ではなく、膜厚２〜５ｎｍ程度の薄いＴｉ膜、Ｚｒ膜、Ｎｂ膜、Ｔａ膜などを使用してもよい。ＰＺＴ成膜前にターゲット表面の状態、温度、チャンバー内環境を一定とするため約１時間のプレスパッタを同じスパッタ条件で行った。Ｐｂ量及び結晶化後の構造・電気特性は、このプレスパッタにより大きく変化してしまう。フラッシュランプはＸｅガスを封入したものを１ｍｓｅｃ程度かそれ以下の短時間に放電させるものである。ＰＺＴ膜の結晶化を促進させる目的でシリコンウェハ下部に用意したハロゲンランプにより基板温度を３５０〜４００℃に保ってある。Ｘｅランプの放出エネルギーは２３Ｊ／ｃｍ2 である。このエネルギーは、貯えられた電荷量から求めたものであるが、実際は半分以下のエネルギーが膜の結晶化に寄与しているものと考えられる。ランプの照射と反対側には反射板を設けることで外部への光エネルギーの拡散を防止している。照射は、２秒間隔で約２パルス印加した。雰囲気は酸素気流中である。フラッシュランプは、１ｍｓｅｃの時間、上記のエネルギーで照射するが、これによりＰＺＴ膜が結晶化する。得られた膜をＸ線回折にて結晶構造を調べたところ、ペロブスカイト相の（１００）面からの非常に強い反射が得られた。微細構造の観察結果では０．５μｍ径以下のＰＺＴ粒子がＳｉＯ2 上に形成されている。
【００２８】
次に、結晶化されたＰＺＴ膜３４上に上部電極３５であるＰｔ膜をＤＣマグネトロンスパッタにより形成してキャパシタ構造を作製する。上部電極３４は、基板全面に堆積されたＰｔ膜をＲＩＥを用い、Ａｒ、塩素の混合ガス中でエッチングし、微細パターン化して得られる。上部電極との密着性、結晶の整合性を向上させるために４５０℃、窒素中、約３０秒のアニール処理を施して強誘電体特性を有するメモリを得る。以下、通常のＬＳＩ作製プロセスによりＡｌとＷプラグにより配線（図示しない）を形成する。強誘電性を電荷量Ｑ−印加電圧Ｖのヒステリシス特性にて調べたところ、５Ｖ印加時に２Ｖのメモリウインドウが確認され、８インチシリコンウェハの全面に同程度の分極量と抗電界をもつＰＺＴ膜であることが分かった。また、ゲート部分を観察したところ、ＰＺＴ膜とＳｉＯ2 との界面でゲート酸化膜（ＳｉＯ2 ）の膜厚が２０ｎｍ以下と薄いにもかかわらず、相互拡散が起こらずに良好なペロブスカイト構造が形成されていることが確認できた。したがって、２０ｎｍを越える厚さにする必要がない。例えば、Ｐｂとの反応層が厚くなると凹凸が大きくなってゲート酸化膜のＳｉＯ2 が絶縁破壊されることになる。
【００２９】
この半導体メモリは、ゲートに高いプラス電圧を印加すると強誘電体は分極しチャネルに電子が誘起される（図４（ｂ））。逆に、ゲートにマイナスの高い電圧を印加すると強誘電体は反対に分極しチャネルにプラス電荷が誘起される（図４（ｃ））。この場合、電子が可動電荷であるから図４（ｂ）の状態で電流が流れ、図４（ｃ）の状態では電流が流れない。このようにして半導体メモリは動作が可能である。
本方式は、ＭＦＩＳ構造だけではなく、シリコン半導体基板上に直接強誘電体膜を形成したＭＦＳ構造、シリコン半導体基板上にＳｉＯ2 、ＣａＦ2 、ＭｇＡｌ2 Ｏ4 、Ｃｅ０2 などの絶縁膜を介したＭＦＩＳ構造、ＳｉＯ2 ゲート酸化膜上にＰｔなどの金属膜を形成した上に強誘電体膜を形成するＭＦＭＩＳ構造などに適用できることは明らかである。また、強誘電体材料もＰＺＴに制限されるものでなく、ＳＢＴ、ＳＢＴＮ、Ｂｉ4 Ｔｉ3 Ｏ12、ＳＴＮなどをすべて包含することになる。電極材料もＰｔ、Ｉｒ、Ｒｕ及びそれらの酸化物、ペロブスカイト構造を持つ導電性酸化物膜を含むことができる。
【００３０】
次に、図５乃至図７及び図１１を参照して第４の実施例を説明する。
この実施例では立体形状キャパシタを用い、ＰＺＴ薄膜を有する強誘電体メモリを説明する。図５は、ＰＺＴ膜を使用した立体形状キャパシタの構造を示す断面図である。まず、図示はしないが、シリコン半導体基板５０に通常プロセスによりトランジスタを作り込みＣＭＯＳ構造を形成する。トランジスタ領域を被覆するように、ＰＳＧ、ＢＰＳＧなどの絶縁膜４１をＣＶＤにより形成し、ＣＭＰを用いてその表面を平坦化する。その上にＣＶＤ法にてシリコン窒化膜（ＳｉＮ）を形成し、これを下地基板とする。ここで、キャパシタの下部電極とトランジスタのアクティブエリア（ソース／ドレイン領域）との接続をＷや多結晶シリコンからなるプラグ４２を用いて行うため、予め絶縁膜４１にコンタクト孔を形成しておく。プラグ材料は、ＴｉＮをＣＶＤで埋め込んだものでもよい。プラグ４２の形成は、ブランケットＣＶＤ法とＣＭＰとを併用する。まず強誘電体の形成あるいはその後のキャパシタ特性確保のための酸素中アニールプロセスにおいて、プラグ表面が酸化することを防止する目的からプラグ４２の表面にバリア層４３を形成する。バリア層４３にはＴｉＡｌＮ（Ｔｉ／Ａｌ＝０．９／０．１（モル比））を用いる。バリア層４３の厚さは略５０ｎｍである。下部電極下の全面にバリア層を形成する必要はなく、プラグをリセスした状態でプラグ上にのみバリア層を形成してもよいし、下部電極下の全面に下部電極形成時に作製してもよい。それにより全体のプロセスが若干異なってくる。この実施例ではＤＣマグネトロンスパッタ法を用いてプラグ４２との接続面にこのバリア層４３を成膜する。バリア層を個々のキャパシタ部分に分離し（プラグ上に埋め込む場合はすでに分離されて状態になっている）、さらにその上にＴＥＯＳなどの材料を用いたＣＶＤ法によりＳｉＯ2 絶縁膜４８を形成する。酸化膜４８の厚さは立体キャパシタの深さに相当するためキャパシタサイズにあわせて厚さを調整する。キャパシタに必要とされる容量としては３０ｆＣ程度である。したがって、ＰＺＴ膜を使用した場合で仮に残留分極量を１０μＣ／ｃｍ2 とすると０．５×０．５μｍの平面キャパシタで２５ｆＣゆえこれより小さいサイズのキャパシタでは立体化が必要となる。アスペクト比０．５とすると側面で約２倍の面積がとれるために容量が３倍となる。但し実際は誘電体膜の厚さのスケーリング効果が小さく、キャパシタサイズがそれに律速される。次に、絶縁膜４８に、凹型のキャパシタを形成するために、ＳｉＯ2 絶縁膜４８をＲＩＥによりエッチングして底面にバリア層４３が露出する凹部を形成する。ＲＩＥに用いるエッチングガスにはＣＦ4 などのフロロカーボンガスを使用する。
【００３１】
次に、バリア層４３を形成した上の凹部にスパッタ法により下部電極４５を成膜する。この際、ステップカバレッジをあげるためにロングスロースパッタなどの方式を用いるとより効果的である。但しこの実施例で形成されるキャパシタでは凹部のアスペクト比が１以下程度が主体であるために、通常のスパッタでも可能である。下部電極４５にはＲｕを使用する。Ｒｕは、ＰＺＴキャパシタ用電極として使用すると界面部分にＲｕＯ2 からなる導電性酸化物層が形成され、ＰＺＴの疲労特性（分極反転を繰り返した時の分極量の劣化現象）が向上する。Ｒｕは、この導電性酸化物ＲｕＯ2 を形成すること、酸素を含むガスでのドライエッチングが良好なこと、ＰｔやＩｒなどの貴金属と比較して材料費が安価なことなどの特徴がある。厚さ約５０ｎｍのＲｕ膜を形成した後にキャパシタを形成するこの凹部にレジストをいれ、ＣＭＰにより凹部内部のみに下部電極４５を残す構造にＲｕ膜を加工する。このように、ＰＺＴ成膜後に上部電極と下部電極がキャパシタのエッジ部分で短絡することを防ぐためにＲｕ下部電極４５のエッジ部分をレジストを利用してエッチングによりＣＭＰ平坦部より下となるように加工する。キャパシタ以外の部分に形成されたＲｕは下地の酸化膜をストッパーとしてＣＭＰされる。キャパシタ上面からレジストで覆われていないＲｕエッジ部分をドライあるいはウエットでエッチングする。
【００３２】
次に、下部電極４５を加工した上部にスパッタ法を用いてＰＺＴ膜４６を形成する。その形成には、例えば、ＲＦマグネトロンスパッタ法を用いる。ここではＰｂ量を１０％程度多くしたＰＺＴセラミックターゲットを使用する。ターゲットの組成は、Ｐｂ1.10Ｌａ0.05Ｚｒ0.4 Ｔｉ0.6 Ｏ3 である。ＰＺＴセラミックターゲットは、密度の高いものがスパッタ速度が大きく水分などに対する耐環境性も良好であるため理論密度９８％のセラミック焼結体を使用する。スパッタ時にはプラズマにより基板温度の上昇や飛来粒子によるボンバードメントがあるためにシリコン半導体基板からのＰｂの蒸発や再スパッタが起こり膜中のＰｂ量の欠損が生じ易い。ターゲット中の過剰Ｐｂはそれを補償するために加えてある。Ｚｒ、Ｔｉ、Ｌａなどの元素はターゲット組成とほぼ同じ量で膜に取り込まれるため望む組成の量比のものを用いることができる。電気特性がＰＺＴ膜の組成などで不安定な場合には膜の上部にシード層を形成し、その上にＰＺＴ膜を成膜する。スパッタ条件はターゲット−基板間距離が６０ｍｍ、回転式のマグネットを用いて、１２インチのセラミックＰＺＴターゲットに対し１．０〜１．５ｋＷでスパッタを行う。ガス圧は、０．５〜２．０ＰａでＡｒで約５分間ＲＦマグネトロンスパッタを行う。膜厚は１００〜１５０ｎｍである。ＰＺＴ膜形成前にターゲット表面の状態、温度、チャンバー内環境を一定とするため約１時間のプレスパッタを同じスパッタ条件で行う。Ｐｂ量及び結晶化後の構造・電気特性は、このプレスパッタにより大きく変化してしまう。Ｘｅフラッシュランプを用いて酸素気流中でペロブスカイト相を結晶化させた。フラッシュランプはＸｅガスを封入したものを１ｍｓｅｃ程度かそれ以下の短時間に放電させるものである。ＰＺＴ膜の結晶化を促進させる目的でシリコンウェハ下部に用意したハロゲンランプにより基板温度を３５０〜４００℃に保ってある。Ｘｅランプの放出エネルギーは２３Ｊ／ｃｍ2 である。このエネルギーは貯えられた電荷量から求めたものであるが、実際は半分以下のエネルギーが膜の結晶化に寄与しているものと考えられる。ランプの照射と反対側には反射板を設けることで外部への光エネルギーの拡散を防止している。フラッシュランプは１ｍｓｅｃの時間、上記のエネルギーで照射し、これによりＰＺＴ膜が結晶化する。得られた膜をＸ線回折にて結晶構造を調べたところ、ペロブスカイト相の（１００）面からの非常に強い反射が得られた。この微細構造を図に示す。微細構造の観察結果では、０．５μｍ径以下のＰＺＴ粒子が形成されている。この時のキャパシタ凹部エッジでのカバレッジは図５に示すように良好であった。
【００３３】
また、図６に示すように、ＰＺＴとＳｉＯ2 膜との接する部分（Ａ）でも顕著な相互拡散、反応などによる形状劣化が観察されなかった。図６は、強誘電体膜を有する半導体基板の断面図である。すなわち、フラッシュランプ処理による結晶化により界面欠陥生成が防止される。ＰＺＴ膜をウェハ全面に残さない場合にはこの段階でキャパシタ以外の部分のＰＺＴ膜をＣＭＰにより除去する。また、この工程（ＰＺＴ膜のＣＭＰ処理）は、上部電極を形成した後に上部電極をＣＭＰする際に同時に行うようにしても良い。
次に、ＰＺＴ結晶膜上に上部電極４７であるＲｕ膜をＤＣマグネトロンスパッタにより形成してキャパシタ構造を作製する。Ｒｕ膜をパターニングして上部電極４７を形成するには、ＣＭＰを用いてキャパシタ部のみ残すようにしてもよいが、ＲＩＥを用いて、酸素、塩素の混合ガス中でエッチングを行い微細パターンを形成しても良い。この場合は、ＰＺＴ膜の周辺部で上部電極を加工するためにＰＺＴキャパシタ本体にはダメージは入らない。その後、上部電極との密着性、結晶の整合性を向上させるために５００℃で窒素中、３０秒のアニール処理を施して強誘電体特性を有する強誘電体を得る。強誘電性を電荷量Ｑ−印加電圧Ｖのヒステリシス特性で調べたところ、分極量２Ｐｒ（残留分極×２）で約４０μＣ／ｃｍ2 を示し、８インチシリコンウェハの全面に同程度の分極量と抗電界をもつＰＺＴ膜が形成されていることが分かった。抗電圧も１Ｖ程度と低い値が得られた。そして、この試料の疲労特性を評価した。疲労特性評価は５０μｍ×５０μｍの面積に相当するアレイで評価したところ、１×１０12サイクルまで分極量の変化がなく、リーク電流も５Ｖ印加時で１０-8Ａ／ｃｍ2 オーダーと低い値であった。
【００３４】
この実施例は、スパッタ法により立体キャパシタを形成したものであるが、より大きいアスペクト比の場合にはＭＯＣＶＤやＬＳＭＣＤなどの方法を採用してもよい。また、フラッシュランプとシリコン半導体基板との間にマスク材を使用することでウェハの一部分のみ結晶化することも可能である。
図７は、マスクを用いて強誘電体膜を部分的にアモルファス状態から結晶化する状態を説明する半導体基板の断面図である。シリコン半導体基板上にシリコン酸化膜（ＳｉＯ2 ）（図７（ａ））もしくは電極膜を形成し、その上にアモルファスＰＺＴ膜を形成する。その上にマスクを間隔を置く（図７（ｂ））かアモルファスＰＺＴ膜に密着させて配置し（図７（ｃ））、この状態でこの実施例のようにフラッシュランプを照射すると、マスクされない部分のみＰＺＴ膜が結晶化する。
ウェハの外周部などでＰＺＴ膜を結晶化するとその後の工程でエッチングにより除去することが困難なためにクロスコンタミの問題が生じ易い。例えば、ＰＺＴ膜を結晶化する際にウェハエッジ部分を覆うようなマスク材を利用する（図７（ｂ）参照）ことで問題は解決できる。
また、さらに微小部分のみ結晶化した場合はより精度の高いマスクを用意し、ウェハとの距離を小さくする方法、レンズ系を使用して縮小投影する方法などが考えられる。後者はＣｒマスクなど通常の露光用マスクと併用することでさらに微小領域を選択的に結晶化することができるために強誘電体膜、誘電体膜を均一に選択的に結晶化することが可能になる。
【００３５】
また、その他の応用として、ゲート絶縁膜そのものにフラッシュランプ加熱を利用することも可能である。ＺｒＯ2 、ＨｆＯ2 やシリケート薄膜が検討されているが、それらの膜の誘電率を増加させるために一部結晶化する方式を本発明で用いたフラッシュランプ加熱により達成することが可能である。
すなわち、シリコンなどの半導体基板上にＺｒＳｉＯ3 などのシリケート誘電体、ＳｒＴｉＯ3 や（ＢａＳｒ）ＴｉＯ3 などのペロブスカイト型誘電体、ＺｒＯ2 、ＨｆＯ2 、Ｔａ2 Ｏ5 、ＴｉＯ2 などの高誘電率材料からなるゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート絶縁膜の前記ゲート電極が形成されたゲート領域以外の部分に遮光マスクを直接もしくは所定の距離をおいて配置し、前記遮光マスクを介してフラッシュランプを前記ゲート絶縁膜に照射して前記ゲート領域のゲート絶縁膜を選択的に結晶化する。
そこで、この実施例のように、ベベル部にまで強誘電体膜（ＰＺＴ膜）が形成されたシリコンウェーハの周辺のベベル部に遮光マスクを配置し、この状態でＰＺＴ膜にフラッシュランプを照射して結晶化処理を行う（図１１）。図１１は、遮光マスクが配置されたシリコンウェーハの平面図及び断面図である。フラッシュランプ照射により非遮光部の中心部分のＰＺＴ膜は結晶化され、ベベル部のＰＺＴ膜はアモルファス状態にある。結晶化ＰＺＴ膜は、弗酸には溶けるが塩酸ではエッチングが難しい。しかしアモルファスＰＺＴ膜は塩酸で容易にエッチングができるのでシリコンウェーハベベル部のエッチングが困難ではなくなる。このように強誘電体膜を結晶化するとＳｉＯ2 などと反応が進行し、クロスコンタミの原因となるシリコンウェーハのベベル部のエッチングなどが困難になるのにマスクを用いて部分的結晶化を行うと、エッチング処理が容易になる。
【００３６】
次に、図８、図９、図１２及び図１３を参照して第５の実施例を説明する。
この実施例では、例えば、図１と同じ様なＰＺＴ薄膜を用いた強誘電体メモリを用いて強誘電体膜の結晶化を説明する。図８は、強誘電体膜の結晶化条件を示す特性図である。縦軸は、結晶化のためにフラッシュランプが半導体基板に照射するエネルギー密度（Ｊ／ｃｍ2 ）を表わし、横軸は、結晶化時の基板温度（アシスト温度）（℃）を表わしている。まず、シリコン半導体基板に通常プロセスによりトランジスタを作り込みＣＭＯＳ構造を形成する。トランジスタ領域をＰＳＧ、ＢＰＳＧなどの絶縁膜をＣＶＤ法により形成し、ＣＭＰ法によりその表面を平坦化する。その上にＣＶＤ法によりシリコン窒化膜（ＳｉＮ）を形成し、これを下地基板とする。ここでキャパシタとトランジスタのアクティブエリア（ソース／ドレイン領域）との接続をタングステン（Ｗ）やポリシリコンからなるプラグを用いて行うため、予めそのプラグを形成しておく。プラグの形成にはブランケットＣＶＤ法とＣＭＰとを併用する。キャパシタ構造は、始めに下部電極であるＰｔを形成する。このＰｔ膜は、ＤＣマグネトロンスパッタを用いて約１００ｎｍの厚さにされる。下部電極は、Ｐｔ以外ではＲｕ、Ｉｒ、ＲｕＯ2 、ＩｒＯ2 あるいはこれらの積層構造、ＳＲＯ、ＬＳＣＯ、ＹＢＣＯなどのペロブスカイト構造酸化物導電体でも可能である。Ｒｕは、ＰＺＴキャパシタ用電極として使用すると界面部分にＲｕＯ2 からなる導電性酸化物層が形成され、ＰＺＴの疲労特性（分極反転を繰り返した時の分極量の劣化現象）が向上する。Ｒｕは、この導電性酸化膜ＲｕＯ2 を形成すること、酸素を含むドライエッチングが良好なことなどの特徴がある。下部電極の上にＲＦマグネトロンスパッタ法によりアモルファスＰＺＴ膜を形成する。Ｐｂ量を１０％程度多くしたＰＺＴセラミックターゲットを使用する。
【００３７】
ターゲットの組成はＰｂ1.10Ｌａ0.05Ｚｒ0.4 Ｔｉ0.6 Ｏ3 である。ＰＺＴセラミックターゲットは密度の高いものがスパッタ速度が大きく水分などに対する耐環境性も良好であるため、理論密度９８％のセラミック焼結体を使用する。スパッタ時にはプラズマにより基板温度の上昇や飛来粒子によるボンバードメントがあるためにシリコン半導体基板からのＰｂの蒸発や再スパッタが起こり膜中のＰｂ量の欠損が生じ易い。ターゲット中の過剰Ｐｂはその欠損を補償するために加えてある。Ｚｒ、Ｔｉ、Ｌａなどの元素はターゲット組成とほぼ同じ量で膜に取り込まれるため、望む組成の量比のものを用いればよい。電気特性がＰＺＴ膜の組成などで不安定な場合にはアモルファスＰＺＴ膜の上部にシード層を形する。例えば、結晶化するＰＺＴ膜の構造・電気特性を改良するために酸素を導入したスパッタ法を利用する。最初にＡｒを導入した雰囲気でスパッタ成膜して、後に酸素を添加したＡｒ中スパッタによりＰＺＴシード層を形成する。スパッタ条件は、ターゲット−基板間距離が６０ｍｍ、回転式のマグネットを用いて、１２インチのセラミックＰＺＴターゲットに対し１．０〜１．５ｋＷでスパッタを行う。ガス圧は０．５〜２．０ＰａでＡｒに酸素を２０％導入した条件で１５〜３０秒間成膜して２〜５ｎｍ厚さのＰＺＴアモルファスシード層を形成する。下地のＲｕ上にはＡｒガスのみを使用してガス圧０．５〜２．０Ｐａ、１．０〜１．５ｋＷの電力で約５分間ＲＦマグネトロンスパッタによるアモルファスＰＺＴ膜の形成を行う。アモルファスＰＺＴ膜の膜厚は１００〜１５０ｎｍである。シード層にはＰＺＴ膜ではなく、２〜５ｎｍ程度の薄いＴｉ膜、Ｚｒ膜、Ｎｂ膜、Ｔａ膜などを使用してもよい。ＰＺＴ成膜前にターゲット表面の状態、温度、チャンバー内環境を一定とするため約１時間のプレスパッタを同じスパッタ条件で行う。Ｐｂ量及び結晶化後の構造及び電気特性は、このプレスパッタにより大きく変化する。
【００３８】
バリア層を介してプラグ上に形成されたＲｕ電極にアモルファスＰＺＴが成膜されたものに、フラッシュランプを使用してＰＺＴ膜の結晶化を行う。フラッシュランプは、Ｘｅガスを封入したものを１ｍｓｅｃ程度かそれ以下の短時間に放電させる。ＰＺＴ膜の結晶化を促進させる目的でシリコンウェハ下部に用意したハロゲンランプにより基板温度を３５０〜４５０℃に保ってある。Ｘｅランプの放出エネルギーは２５Ｊ／ｃｍ2 である。このエネルギーは貯えられた電荷量から求めたものであるが、実際は半分以下のエネルギーが膜の結晶化に寄与しているものと考えられる。
図８は、基板温度とフラッシュランプの結晶化エネルギーとの関係を示す特性図である。図に示された直線Ｙは、結晶化領域の範囲を規定し、この直線Ｙの上は結晶化領域であり、下は非結晶化領域である。直線Ｙは、Ｙ＝−０．１Ｘ＋５（Ｙはエネルギー密度、Ｘはアシスト温度を表わしている。）で表わされる。結晶化に必要なフラッシュランプの照射条件は、次式（１）、（２）で示される。
Ｅ≧−（Ｔ／１０）＋５５ ・・・（１）
Ｉ＝α・Ｅ／τ＞１５００ ・・・（２）
ここでＥ（Ｊ／ｃｍ2 ）は、Ｘｅフラッシュランプの出力（コンデンサへの総蓄積電荷量から求めたコンデンサの蓄積エネルギー量を放射効率０．４、反射効率０．５とし、照射面積をランプ配置面積として計算したもの）である。Ｉ（Ａ）は、ランプ最大電流値である。τ（ｍｓｅｃ）は、パルス幅（パルス電流波形の半値幅と定義）、すなわち、照射時間である。Ｔ（℃）は、アシスト温度である。ｎは、パルス印加回数である。αは、定数であり、７０を表わしている。この結晶化条件でランプ照射を行うと強誘電体膜が結晶化される。
【００３９】
ランプの照射と反対側には反射板を設けることで外部への光エネルギーの拡散を防止している。結晶化時の雰囲気は酸素気流中である。約１ｍｓｅｃの時間、上記のエネルギーを照射することによりＰＺＴ膜が結晶化される。得られた膜をＸ線回折にて結晶構造を調べたところ、ペロブスカイト相の（１００）面からの非常に強い反射が得られた。微細構造の観察結果では、０．５μｍ径以下のＰＺＴ粒子がＰｔ下部電極上に形成されている。
次に、結晶化されたＰＺＴ膜上に上部電極であるＲｕ膜をＤＣマグネトロンスパッタにより形成してキャパシタ構造を作製する。上部電極は、Ｒｕ膜をＲＩＥを用いて酸素、塩素の混合ガス中でエッチングを行い微細パターン化する。上部電極との密着性、結晶の整合性を向上させるために４００℃、窒素中、３０秒のアニール処理を施して強誘電体特性を有する強誘電体膜を得た。
図１２及び図１３は、半導体基板上のＴＥＯＳ膜に形成された膜厚１５０ｎｍのＰＺＴ膜をフラッシュランプで結晶化処理した後の状態及び結晶化処理をしないままの状態を光学的に測定した特性図であり、横軸が２θを表している。図１２において、半導体基板は、予め４５０℃に加熱されている。この状態で特性線Ａは、フラッシュランプにより光をＰＺＴ膜に照射した後を示し（Ｆｌａｓｈ）、特性線Ｂは、従来のように、フラッシュランプ処理を行わない例（Ｎｏ ｆｌａｓｈ）である。このように、結晶化処理により結晶化された強誘電体特性を有するＰＺＴが形成される。図１３は、半導体基板を４００℃に加熱した場合のフラッシュランプの照射による効果を示している。ランプ照射を行った特性線Ａでは結晶化されたＰＺＴ膜が示され（図１３（ａ））、従来の加熱処理のみの特性線Ｂでは結晶化されたＰＺＴ膜が示されていない（図１３（ｂ））。
【００４０】
次に、本発明に用いる加熱処理装置を説明する。
図９は、フラッシュランプを備えた加熱処理装置の概略断面図である。図で示すように、シリコンウエハが載置された試料台の下には棒状ランプ（ハロゲンランプ）が配置され、予めウエハを加熱できるように構成されている。この加熱処理装置は、アルミニウムからなる試料チャンバー１００を有し、この試料チャンバー内部には、試料（シリコンウエハ）を載置する試料台１０２、酸素などのガスを導入するガス導入口１０３、排気する排気口１０４、光を導入するための上部の石英窓１０５、試料を予備加熱するための棒状ランプ１０６、フラッシュランプ１０７を備えている。棒状ランプ１０６は、３ｋＷのタングステンハロゲンランプで１６本、ウエハ１０８の下に設置され、ウエハ１０８を下から加熱する。一方、フラッシュランプ１０７は、同様に棒状のランプであり、１５本がウエハ１０８の上に設置され、ウエハ１０８を上から加熱する。両ランプは、いずれもそれぞれ専用の電源１０９、１１０に接続されている。ランプ点灯のタイミング、点灯時間及びフラッシュランプの点灯回数は、マイコンによって制御されるように構成されている。上記ランプ１０６は、棒状のランプであることが本質的ではなく、ランプの分野でシングルエンドと呼ばれる一方向に外部端子が２つ設けられたタイプのランプでも同様の効果を期待することができる。
【００４１】
強誘電性を電荷量Ｑ−印加電圧Ｖのヒステリシス特性にて調べたところ、２．５Ｖ印加時に分極量２Ｐｒ（残留分極×２）で約３０μＣ／ｃｍ2 を示し、８インチシリコンウェハの全面に同程度の分極量抗電界を持つＰＺＴ膜であることが判った。抗電圧も０．６Ｖ程度と低い値が得られた。この試料の疲労特性を評価し、疲労特性評価は５０μｍ×５０μｍの面積に相当するアレイで評価したところ、１×１０12サイクルまで分極量の変化がなく、リーク電流も３Ｖ印加時で１０-8Ａ／ｃｍ2 オーダーと低い値であった。キャパシタ上部電極からのコンタクトは通常のＬＳＩ作製プロセスを用いる。すなわち絶縁膜とＲＩＥ、配線成膜工程を繰り返すことでキャパシタからの配線の引き出しを行う。フラッシュランプによる結晶化プロセスではＷプラグとの接続部であるバリア層部分に拡散、反応した様子がなく、プラグも酸化されなかった。
【００４２】
【発明の効果】
本発明は、以上のように、強誘電体膜を用いたキャパシタを具備する半導体メモリ装置において、フラッシュランプを用いて強誘電体膜を結晶化することによりキャパシタ下部の構造に関係なく強誘電体膜を作製することができる。本発明ではキャパシタの下地部分への熱負荷を低減することが可能となる。
また、本発明は、ゲート酸化膜などの絶縁膜（シリコン酸化物）あるいはシリコン半導体基板上に界面反応を抑制した状態でＰＺＴなどの強誘電体膜を結晶化させる１Ｔｒタイプのメモリに好適である。また、ゲート酸化膜として形成したＺｒＯ2 、ＨｆＯ2 、シリケート膜などを誘電率増加、結晶性向上などを目的として熱処理することができる。これまではシリコンとの拡散、反応が問題であったが、フラッシュランプ加熱により良好な界面を形成することができる。また、耐熱性、耐酸化性が低いタングステン、ポリシリコンなどのプラグ上にキャパシタを形成するＣＯＰ構造において、プラグ部分にかかる熱負担を低減し、酸化の抑制、コンタクト抵抗の増加を抑制しながらキャパシタの強誘電体膜を結晶化することが可能となる。このプロセスにより微小なセルサイズが可能となり、半導体メモリの高集積化が実現できる。また、フラッシュランプを使用する際にマスク材を使用することにより容易に部分的な結晶化が可能になる。また、本発明は、電極膜／誘電体膜／電極膜の積層構造で誘電体膜の一部が下部電極膜から延在した立体形状キャパシタ構造において、その延在した部分の誘電体膜と絶縁膜との間の反応が抑制される。
【図面の簡単な説明】
【図１】本発明のＰＺＴ膜を誘電体膜として使用したキャパシタが形成されたシリコン半導体基板の断面図。
【図２】本発明の半導体装置を製造する工程フロー図。
【図３】本発明のＰＺＴ膜を使用したキャパシタの構造を示す断面図。
【図４】本発明のＰＺＴ膜を使用したキャパシタの構造（ＭＦＩＳ）の断面図。
【図５】本発明のＰＺＴ膜を使用した立体形状キャパシタの構造を示す断面図。
【図６】本発明の強誘電体膜を有する半導体基板の断面図。
【図７】本発明のマスクを用いて強誘電体膜を部分的にアモルファス状態から結晶化する状態を説明する半導体基板の断面図。
【図８】本発明の強誘電体膜の結晶化条件を示す特性図。
【図９】本発明のフラッシュランプを備えた加熱処理装置の概略断面図。
【図１０】本発明の半導体基板上に形成されたキャパシタとその下に形成されたＡｌ配線を示す写真の断面図。
【図１１】本発明の遮光マスクが配置されたシリコンウェーハの平面図及び断面図。
【図１２】半導体基板上に形成されたＰＺＴ膜をフラッシュランプで結晶化処理した後の状態及び結晶化処理をしない状態を光学的に測定した特性図。
【図１３】半導体基板上に形成されたＰＺＴ膜をフラッシュランプで結晶化処理した後の状態及び結晶化処理をしない状態を光学的に測定した特性図。
【符号の説明】
１、２０、４０、５０・・・半導体基板（ウエハ）、
２、９、１３、２６（２６ａ、２６ｂ、２６ｃ、２６ｄ、２６ｅ）、３０、４１、４８・・・絶縁膜、 ３・・・シリコン窒化膜、
４、１０、２３、４２・・・プラグ、
５、３２、４３・・・バリア層、 ６、２７、４５・・・下部電極、
７、２８、３４、４６・・・強誘電体膜（ＰＺＴ膜）、
８、２９、３５、４７・・・上部電極、
１１、２１・・・ソース／ドレイン領域、
１２、２５（２５ａ、２５ｂ、２５ｃ、２５ｄ、２５ｅ）、３１・・・配線、
２２・・・コバルトシリサイド、 ２４・・・Ｔｉ／ＴｉＮの積層膜、
３３・・・ゲート酸化膜、 １００・・・試料チャンバー、
１０２・・・試料台、 １０３・・・ガス導入口、
１０４・・・排気口、 １０５・・・石英窓、 １０６・・・棒状ランプ、
１０７・・・フラッシュランプ、 １０８・・・ウエハ、
１０９、１１０・・・電源。
Claims (3)
- 半導体基板と、前記半導体基板上に形成された第１の絶縁膜に埋め込まれた接続プラグと、前記接続プラグに電気的に接続された下部電極、この下部電極上に形成され、且つ結晶化された強誘電体膜及びこの強誘電体膜上に形成された上部電極から構成されたキャパシタと、前記キャパシタを被覆するように、前記第１の絶縁膜上に形成されたシリコン酸化膜からなる第２の絶縁膜とを具備した半導体装置の製造方法において、前記半導体基板を３５０−４００℃に保った状態で、前記強誘電体膜をフラッシュランプを用いて加熱し結晶化することを特徴とする半導体装置の製造方法。
- 前記強誘電体膜は、チタン酸ジルコン酸鉛からなることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記強誘電体膜を結晶化するために行われるフラッシュランプ照射は、下記の式（１）、（２）の条件に従って行われることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
Ｅ≧−（Ｔ／１０）＋５５・・・（１）
Ｉ＝α・Ｅ／τ＞１５００・・・（２）
Ｅ（Ｊ／ｃｍ2 ）は、Ｘｅフラッシュランプの出力（コンデンサへの総蓄積電荷量から求めたコンデンサの蓄積エネルギー量を放射効率０．４、反射効率０．５として、照射面積をランプ配置面積として計算したもの）を表わし、Ｉ（Ａ）は、フラッシュランプ最大電流値を表わし、τ（ｍｓｅｃ）は、パルス幅（パルス電流波形の半値幅と定義）（照射時間）を表わし、Ｔ（℃）は、アシスト温度（結晶化時の半導体基板の温度）を表わし、αは、７０である。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000245714A JP4299959B2 (ja) | 2000-08-14 | 2000-08-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000245714A JP4299959B2 (ja) | 2000-08-14 | 2000-08-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002057301A JP2002057301A (ja) | 2002-02-22 |
| JP4299959B2 true JP4299959B2 (ja) | 2009-07-22 |
Family
ID=18736181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000245714A Expired - Fee Related JP4299959B2 (ja) | 2000-08-14 | 2000-08-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4299959B2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI242815B (en) | 2001-12-13 | 2005-11-01 | Ushio Electric Inc | Method for thermal processing semiconductor wafer |
| JP4029613B2 (ja) | 2001-12-25 | 2008-01-09 | ウシオ電機株式会社 | 閃光放射装置および光加熱装置 |
| JP2003197556A (ja) | 2001-12-28 | 2003-07-11 | Ushio Inc | 光加熱装置 |
| JP2003273103A (ja) * | 2002-03-15 | 2003-09-26 | Semiconductor Leading Edge Technologies Inc | 半導体の製造方法および製造装置 |
| JP2003298021A (ja) | 2002-03-29 | 2003-10-17 | Seiko Epson Corp | 強誘電体薄膜の形成方法、強誘電体メモリならびに強誘電体メモリの製造方法、および半導体装置ならびに半導体装置の製造方法 |
| JP2003298020A (ja) * | 2002-03-29 | 2003-10-17 | Seiko Epson Corp | 強誘電体薄膜の形成方法、強誘電体メモリならびに強誘電体メモリの製造方法、および半導体装置ならびに半導体装置の製造方法 |
| US7326988B2 (en) | 2002-07-02 | 2008-02-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP4525889B2 (ja) | 2002-08-14 | 2010-08-18 | セイコーエプソン株式会社 | 強誘電体メモリ、強誘電体メモリの製造方法、及び半導体装置の製造方法 |
| JP2004158487A (ja) | 2002-11-01 | 2004-06-03 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2004259869A (ja) * | 2003-02-25 | 2004-09-16 | Jsr Corp | 誘電体膜の形成方法および誘電体膜 |
| JP2005079336A (ja) * | 2003-08-29 | 2005-03-24 | Toshiba Corp | 熱処理装置、熱処理方法及び半導体装置の製造方法 |
| JP4653426B2 (ja) | 2004-06-25 | 2011-03-16 | セイコーエプソン株式会社 | 半導体装置 |
| JP4825459B2 (ja) | 2005-06-28 | 2011-11-30 | 株式会社東芝 | 熱処理装置、熱処理方法及び半導体装置の製造方法 |
| JP4998675B2 (ja) * | 2006-03-27 | 2012-08-15 | セイコーエプソン株式会社 | 圧電素子の製造方法及び液体噴射ヘッド |
| JP5205741B2 (ja) | 2006-11-14 | 2013-06-05 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP2009081446A (ja) * | 2008-10-31 | 2009-04-16 | Seiko Epson Corp | 強誘電体の製造方法 |
| CN103014651A (zh) * | 2012-12-17 | 2013-04-03 | 深圳先进技术研究院 | 薄膜太阳能电池退火装置、铜铟镓硒薄膜电池及铜锌锡硫薄膜电池吸收层的制备方法 |
| JP6841666B2 (ja) * | 2017-01-13 | 2021-03-10 | 株式会社Ｓｃｒｅｅｎホールディングス | 結晶構造制御方法および熱処理方法 |
| US11158504B2 (en) | 2017-07-31 | 2021-10-26 | Corning Incorporated | Flash-lamp annealing method of making polycrystalline silicon |
| WO2021009377A1 (en) * | 2019-07-17 | 2021-01-21 | Oerlikon Surface Solutions Ag, Pfäffikon | Method for producing coatings with adapted coating properties |
| JP7523952B2 (ja) * | 2020-05-29 | 2024-07-29 | 株式会社Ｓｃｒｅｅｎホールディングス | 熱処理装置 |
| US11335702B1 (en) * | 2020-11-13 | 2022-05-17 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| JP7638743B2 (ja) | 2021-03-17 | 2025-03-04 | 東京エレクトロン株式会社 | 基板処理方法 |
| JP7382988B2 (ja) * | 2021-06-29 | 2023-11-17 | キヤノンアネルバ株式会社 | 積層構造体の製造方法 |
| CN118011175B (zh) * | 2024-04-09 | 2024-06-28 | 北京智芯微电子科技有限公司 | 晶体管器件缺陷分析方法及系统 |
-
2000
- 2000-08-14 JP JP2000245714A patent/JP4299959B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002057301A (ja) | 2002-02-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040330 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050510 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070702 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070827 |
|
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