JP4440040B2 - 半導体装置 - Google Patents

Description

本発明は、ＩＧＢＴおよびＩＧＢＴを内蔵したＩＣなどの半導体装置に関する。

一般に、コレクタショート型のＩＧＢＴは、等価回路で見ると、ＰＮＰトランジスタのベース・コレクタ間にＮチャネルＭＯＳＦＥＴのドレイン・ソース間が接続された構造において、前記ＰＮＰトランジスタのベース・コレクタ間が抵抗を介して短絡された構造をしている（第１従来例）。

この種のＩＧＢＴをオンするには、ＩＧＢＴのコレクタ（ＰＮＰトランジスタのエミッタ）の電位がＩＧＢＴのエミッタ（ＮチャネルＭＯＳＦＥＴのソース）の電位より高い場合において、ＩＧＢＴのゲート（ＮチャネルＭＯＳＦＥＴのゲート）に所定の正電圧を印加する。これにより、ＮチャネルＭＯＳＦＥＴがオンし、このオンにより、ＩＧＢＴのコレクタからＮチャネルＭＯＳＦＥＴを通じてＰＮＰトランジスタのベースに電子が注入されると共にＩＧＢＴのコレクタからＰＮＰトランジスタのエミッタを通じてＰＮＰトランジスタのベースにホールが注入され、それら注入された電子およびホールによりＰＮＰトランジスタが伝導度変調を起こしてＰＮＰトランジスタのオン電圧が低下し、ＰＮＰトランジスタがオンする。

他方、この種のＩＧＢＴをオフするには、ＩＧＢＴのゲートへの所定の正電圧印加を解除する。これによりＰＮＰトランジスタへの前記電子の注入および前記ホールの注入が停止され、これによりＰＮＰトランジスタ内の電子およびホールが減少してＰＮＰトランジスタのオン電圧が上昇し、ＰＮＰトランジスタがオフになる。

また、この種のＩＧＢＴは、ＩＧＢＴのエミッタの電位がＩＧＢＴのコレクタの電位より高い場合は、ＩＧＢＴのエミッタからＮチャネルＭＯＳＦＥＴの寄生ダイオードおよびＰＮＰトランジスタのベース・エミッタ間の前記抵抗を通じてＩＧＢＴのコレクタに電流を流す（逆導通機能）。この逆導電機能は、ＩＧＢＴをインダクタンス負荷に適用する場合は、必須の機能である。

この逆導通機能を持たないＩＧＢＴ（コレクタショート型でないＩＧＢＴ）では、そのＩＧＢＴをインダクタンス負荷に適用する場合、そのＩＧＢＴのコレクタ・エミッタ間に外部ダイオードを逆並列接続する必要がある（第２従来例）。

この種の従来例に関する先行技術文献として例えば特許文献１がある。

特開平９−８２９６１号公報

上記の第１従来例では、ＰＮＰトランジスタのベース・エミッタ間の前記抵抗の値が大きいと、逆導通時の通電抵抗が大きくなり逆導通機能を阻害するという欠点がある。

逆に前記抵抗の値が小さいと、ＩＧＢＴのオンに際して、ＩＧＢＴのエミッタ側からの電子がＰＮＰトランジスタのベース側に流れずに前記抵抗側に流れると共に、ＩＧＢＴのコレクタからのホールがＰＮＰトランジスタ側に流れずに前記抵抗側に流れ、ＰＮＰトランジスタへの電子注入およびホール注入がされ難くなってＰＮＰトランジスタのオン電圧の低下が鈍り、ＩＧＢＴのオン動作が遅くなるという欠点がある。

尚、逆に前記抵抗の値が小さいと、ＩＧＢＴのオフに際しては、ＰＮＰトランジスタのベースに蓄積された前記電子および前記ホールが前記抵抗を通じてＰＮＰトランジスタのベースから速く放出されるので、ＰＮＰトランジスタのオン電圧が速く低下してＩＧＢＴのオフ動作が速くなる利点がある。

また、上記の第２従来例では、外部ダイオードとして、ＩＧＢＴと同等の耐圧および同等の動作電流に耐え得るものを用いる必要であるので、ＩＧＢＴと同等の面積のダイオードを用いる必要があり、コストが掛かるという欠点がある。

そこで、この発明の課題は、第１に、ＩＧＢＴの動作と逆導通機能の両方の特性を同時に改善できる半導体装置を提供すること、第２に、低コストで第１の課題を実現できる半導体装置を提供することにある。

上記課題を解決する為に、請求項１に記載の発明は、第１導電型の半導体基板と、前記半導体基板の一方側主面に形成された第２導電型の半導体層と、前記半導体層の表面層に形成されると共に第１導電型の半導体領域を介して前記半導体基板に接続された第１導電型の第１半導体領域と、前記半導体層の表面層に前記第１半導体領域から離間されて形成された第１導電型の第２半導体領域と、前記第１半導体領域の表面層に前記第１半導体領域に取り囲まれて形成された第２導電型の第３半導体領域と、前記第３半導体領域と前記半導体層とで挟まれた前記第１半導体領域の表面部分に第１ゲート絶縁膜を介して設けられた第１ゲート電極と、前記第２半導体領域に設けられた第１コレクタ電極と、前記第１半導体領域および前記第３半導体領域に跨設されたエミッタ電極とを備えた半導体装置において、前記半導体層の表面層に前記第１半導体領域および前記第２半導体領域から離間されて形成された第１導電型の第４半導体領域と、前記第４半導体領域の表面層に前記第４半導体領域に取り囲まれて形成された第２導電型の第５半導体領域と、前記第５半導体領域に設けられると共に前記第１コレクタ電極と接続された第２コレクタ電極と、前記第４半導体領域と前記半導体層とに跨設されて、前記半導体層から前記第４半導体領域への通電経路を構成する電極とを備えるものである。

請求項１に記載の発明によれば、半導体層の表面層に第４半導体領域が形成され、その第４半導体領域の表面層に第４半導体領域に取り囲まれて第５半導体領域が形成され、その第５半導体領域上に、第１コレクタ電極と接続された第２コレクタ電極が設けられるので、前記４半導体領域および前記第５半導体領域からなるダイオードにより、当該半導体装置のオンの際にエミッタ電極側から半導体層に注入された電子が、前記半導体層から前記第２コレクタ電極に流出する事が防止され、これにより、その分、多くの電子および正孔を前記半導体層に速やかに蓄積できて前記半導体層の伝導度変調に寄与でき、当該半導体装置の俊敏なオン動作を実現できる。

また、半導体層の表面層に第４半導体領域が形成され、その第４半導体領域の表面層に第４半導体領域に取り囲まれて第５半導体領域が形成されるので、逆導通経路上に、それら第４半導体領域および第５半導体領域と、前記半導体層および半導体基板とからなる寄生サイリスタを形成でき、その寄生サイリスタのオン状態での低い導通抵抗を利用して、逆導通抵抗の少ない逆導通機能を実現できる。

また、半導体層から第４半導体領域への通電経路を構成すべく、電極が前記第４半導体領域と前記半導体層とに跨設されるので、当該半導体装置の逆導通時に前記半導体層から前記第４半導体領域への通電を確保でき、この通電により寄生サイリスタを安定してオンさせる事ができる。

＜実施の形態１＞
この実施の形態に係る半導体装置１Ａは、請求項１に記載の半導体装置に対応する。

この半導体装置１Ａは、コレクタショート型の横型ＩＧＢＴであって、図１の様に、Ｐ−基板３（第１導電型の半導体基板）と、Ｐ−基板３の一方側主面に形成されたＮ−エピ層５（第２導電型の半導体層）と、Ｎ−エピ層５の表面層に形成されると共にＰ拡散領域７（第１導電型の半導体領域）を介してＰ−基板３に接続されたＰ拡散領域９（第１導電型の第１半導体領域）と、Ｎ−エピ層５の表面層にＰ拡散領域９から離間されて形成されたＰ拡散領域１１（第１導電型の第２半導体領域）と、Ｐ拡散領域９の表面層にＰ拡散領域９に取り囲まれて形成されたＮ＋拡散領域１３（第２導電型の第３半導体領域）と、Ｎ＋拡散領域１３とＮ−エピ層５とで挟まれたＰ拡散領域９の表面部分に第１ゲート絶縁膜１５を介して設けられた第１ゲート電極１７と、Ｐ拡散領域１１に設けられた第１コレクタ電極１９ａと、Ｐ拡散領域９およびＮ＋拡散領域１３に跨設されたエミッタ電極２１とを備え、この基本構造に、更に、Ｎ−エピ層５の表面層に各Ｐ拡散領域９，１１から離間されて形成されたＰ拡散領域２３（第１導電型の第４半導体領域）と、Ｐ拡散領域２３の表面層にＰ拡散領域２３に取り囲まれて形成されたＮ＋拡散領域２５（第２導電型の第５半導体領域）と、Ｎ＋拡散領域２５に設けられると共に第１コレクタ電極１９ａと接続された第２コレクタ電極１９ｂと、Ｐ拡散領域２３およびＮ−エピ層５に跨設されて、Ｎ−エピ層５からＰ拡散領域２３への通電経路を構成する電極２７とを備えて構成される。ここでは、電極２７は、Ｎ−エピ層５とオーミック接続されるべく、Ｎ−エピ層５の表面層に形成したＮ＋拡散領域２９を介してＮ−エピ層５に設けられている。

第１ゲート電極１７には、ゲート端子Ｔｇが接続されており、第１コレクタ電極１９ａおよび第２コレクタ電極１９ｂには、コレクタ端子Ｔｃが共通接続されており、エミッタ電極２１には、エミッタ端子Ｔｅが接続されている。

ここでは、各Ｐ拡散領域７，９は、Ｎ−エピ層５の一端ｈ１側に配置されており、各Ｐ拡散領域１１，２３はそれぞれ、Ｎ−エピ層５の略中央部分，他端ｈ２側に配置されている。また、Ｎ＋拡散領域２９は、Ｐ拡散領域２３に於けるＮ−エピ層５の他端ｈ２側に近接して配置されている。

この半導体装置１Ａは、全体としては、図１の断面図をＮ−エピ層５の他端ｈ２を中心に回転して得られる円形のデバイス構造をしている。

この半導体装置１Ａの等価回路は、図２の様に、コレクタ端子Ｔｃとエミッタ端子Ｔｅとの間にＰＮＰトランジスタＴｒ１が介装接続され、ＰＮＰトランジスタＴｒ１のベース・エミッタ間にダイオードＤ１が逆並列接続され、ＰＮＰトランジスタＴｒ１のベース・コレクタ間にＮチャネルＭＯＳＦＥＴＱ１のドレイン・ソース間が接続された回路となる。ダイオードＤ２は、ＮチャネルＭＯＳＦＥＴＱ１内の寄生ダイオードである。

ＰＮＰトランジスタＴｒ１は、図１では、Ｐ拡散領域１１によりそのエミッタが構成され、Ｎ−エピ層５によりそのベースが構成され、Ｐ−基板３およびＰ拡散領域７，９によりそのコレクタが構成される。ダイオードＤ１は、図１では、Ｎ＋拡散領域２５によりそのカソードが構成され、Ｐ拡散領域２３によりそのアノードが構成される。ＮチャネルＭＯＳＦＥＴＱ１は、図１では、Ｐ拡散領域７，９およびＰ−基板３によりそのウエルが構成され、Ｎ−エピ層５によりそのドレインが構成され、Ｎ＋拡散領域１３によりそのソースが構成され、第１ゲート絶縁膜１５によりそのゲート絶縁膜が構成され、第１ゲート電極１７によりそのゲート電極が構成される。寄生ダイオードＤ２は、図１では、Ｐ拡散領域７，９およびＰ−基板３によりそのアノードが構成され、Ｎ−エピ層５によりそのカソードが構成される。ここでは、ダイオードＤ１およびＤ２により（即ち図１の各部２５，２３，５，３，７，９により）ＮＰＮＰ寄生サイリスタが形成されている。

次に、図１および図２に基づいて上記の半導体装置１Ａの動作を説明する。

この半導体装置（ＩＧＢＴ）１Ａをオンにするには、コレクタ端子Ｔｃの電位がエミッタ端子Ｔｅの電位より高い場合に、ゲート端子Ｔｇに所定の正電圧を印加する。これにより、第１ゲート電極１７の直下のＰ拡散領域９の表面層の部分Ｓ１に反転層が形成されて、エミッタ端子Ｔｅから各部２１→１３→Ｓ１を通じてＮ−エピ層５に電子が注入される（この電子の流れは図２ではＴｅ→Ｄ２→Ｔｒ１のベースの流れになる）。この電子の注入に伴って、Ｎ−エピ層５が電気的中性に保たれる様に、コレクタ端子Ｔｃから各部１９ａ→１１を通じてＮ−エピ層５に正孔が注入される（このホールの流れは図２ではＴｃ→Ｔｒ１のエミッタ→Ｔｒ１のベースの流れになる）。この電子および正孔の注入によりＮ−エピ層５の伝導度が増大（伝導度変調）し、この伝導度変調により各部１１，５，３，７，９からなるＰＮＰトランジスタＴｒ１のオン電圧が低下して、ＰＮＰトランジスタＴｒ１がオンになる（即ち半導体装置１Ａがオンになる）。このオンにより、コレクタ端子Ｔｃから順に各部１９ａ→１１→５→３，７および９→２１を通じてエミッタ端子Ｔｅに電流が流れる（この電流の流れは図２ではＴｃ→Ｔｒ１→Ｔｅの流れとなる）。

その際、Ｎ−エピ層５に注入された前記電子は、各部２３，２５からなるダイオードＤ１により、Ｎ−エピ層５からコレクタ電極１９ｂを通じてコレクタ端子Ｔｃに流出する事が防止されているので、その分、多くの電子および正孔がＮ−エピ層５に速やかに蓄積されてＮ−エピ層５の伝導度変調に寄与し、半導体装置１Ａの俊敏なオン動作（コレクタショート型でないＩＧＢＴと同等のターンオン速度のオン動作）が実現される。

他方、この半導体装置（ＩＧＢＴ）１Ａをオフにするには、ゲート端子Ｔｇへの所定の正電圧の印加を解除する。これにより、Ｐ拡散領域９の表面層の部分Ｓ１の反転層が無くなり、エミッタ端子Ｔｅ側からの前記反転層を通じてのＮ−エピ層５への電子の注入が停止されると共に、この停止に伴ってコレクタ端子Ｔｃ側からＮ−エピ層５への正孔の注入も停止される。これにより、その電子および正孔の注入によるＮ−エピ層５の伝導度変調が次第に無くなり、これに伴って各部１１，５，３，７，９からなるＰＮＰトランジスタＴｒ１のオン電圧が上昇して、ＰＮＰトランジスタＴｒ１がオフになる（即ち半導体装置１Ａがオフになる）。このオフにより、コレクタ端子Ｔｃから順に各部１９ａ→１１→５→３，７および９→２１を通じてエミッタ端子Ｔｅに流れる電流が停止する。

また、エミッタ端子Ｔｅの電位がコレクタ端子Ｔｃの電位より高い場合には、初期的にエミッタ端子Ｔｅから各部２１→９，７および３→５→２９→２７→２３→２５→１９ｂを通じてコレクタ端子Ｔｃに逆電流が流れて（この逆電流の流れは図２ではＴｅ→Ｄ２→Ｄ１→Ｔｃの流れとなる。）、この逆電流により各部２５，２３，５，３，７，９からなるＮＰＮＰ寄生サイリスタ（図２では各部Ｄ１，Ｄ２からなるサイリスタ）がオン状態になる。このオン状態により、前記逆電流の流れは、最終的にエミッタ端子Ｔｅから各部２１→９，７および３→５→２３→２５→１９ｂを通じてコレクタ端子Ｔｃに流れる流れに移行する（この逆電流の流れは図２ではＴｅ→Ｄ２→Ｄ１→Ｔｃの流れとなる。）。寄生サイリスタのオン状態では各部分２５，２３，５，３の導通抵抗は低くなるので、移行後の逆電流は、導通抵抗をあまり受けずにエミッタ端子Ｔｅ側からコレクタ端子Ｔｃ側に流れる。これにより、逆導通抵抗の少ない逆導通機能が実現される。

以上の様に構成された半導体装置１Ａによれば、Ｎ−エピ層５の表面層にＰ拡散領域２３が形成され、そのＰ拡散領域２３の表面層にＰ拡散領域２３に取り囲まれてＮ＋拡散領域２５が形成され、そのＮ＋拡散領域２５上に、第１コレクタ電極１９ａと接続された第２コレクタ電極１９ｂが設けられるので、各部２３，２５からなるダイオードにより、当該半導体装置１Ａのオンの際にエミッタ電極２１側からＮ−エピ層５に注入された電子が、Ｎ−エピ層５から第２コレクタ電極１９ｂに流出する事が防止され、これにより、その分、多くの電子および正孔をＮ−エピ層５に速やかに蓄積できてＮ−エピ層５の伝導度変調に寄与でき、半導体装置１Ａの俊敏なオン動作を実現できる。

また、Ｎ−エピ層５の表面層にＰ拡散領域２３が形成され、そのＰ拡散領域２３の表面層にＰ拡散領域２３に取り囲まれてＮ拡散領域２５が形成されるので、逆導通経路（Ｔｅ→２１→９，７および３→５→２３→２５→１９ｂ→Ｔｃ）上に、それら各部２５，２３と、既存の各部５，３，７，９とからなる寄生サイリスタを形成でき、その寄生サイリスタのオン状態での低い導通抵抗を利用して、逆導通抵抗の少ない逆導通機能を実現できる。

また、Ｎ−エピ層５からＰ拡散領域２３への通電経路を構成すべく、電極２７がＰ拡散領域２３とＮ−エピ層５とに跨設されるので、当該半導体装置１Ａの逆導通時にＮ−エピ層５からＰ拡散領域２３への通電を確保でき、この通電により前記寄生サイリスタを安定してオンさせる事ができる。ここでは、電極２７は、Ｎ＋拡散領域２９を介してＮ−エピ層５に設けられるので、電極２７とＮ−エピ層５との良好な電気的接続を確保できる。

また、逆導通用のダイオードＤ１を外付けしないので、当該半導体装置１Ａを低コストで構成できる。

尚、この実施の形態では、Ｐ拡散領域９がＮ−エピ層５の一端ｈ１側に形成され、Ｐ拡散領域１１がＮ−エピ層５の中央部分に形成され、Ｐ拡散領域２５およびＮ＋拡散領域２９がＮ−エピ層５の他端ｈ２側に形成されるが、Ｐ拡散領域９がＮ−エピ層５の一端ｈ１側に形成され、Ｐ拡散領域１１がＮ−エピ層５の一端ｈ１側に形成され、Ｐ拡散領域２５およびＮ＋拡散領域２９が中央部分に形成されてもよい。この様にすれば、Ｐ拡散領域９とＮ＋拡散領域２９との間隔が縮まり、従って逆導通（Ｔｅ→２１→９，７および３→５→２９→２７→２３→２５→１９ｂ→Ｔｃ）の際のＮ−エピ層５間での導通距離が縮まり、より逆導通抵抗の低い逆導通機能を実現できる。

＜実施の形態２＞
この実施の形態に係る半導体装置１Ｂは、請求項２に記載の半導体装置に対応する。

この半導体装置１Ｂは、図３の様に、上記の実施の形態１において、更に、Ｎ−エピ層５（半導体層）とＰ拡散領域２３（第４半導体領域）との間に、Ｐ拡散領域２３を囲む様に、Ｎ−エピ層５よりもキャリヤ密度の高いＮ拡散領域（第２導電型の半導体領域）３５が形成されたものである。

上記の実施の形態１の半導体装置１Ａでは、図１および図２を参照して、Ｎ−エピ層５に各部２３，２５からなる逆導通用のダイオードＤ１を形成すると、各部１１，５，２３をそれぞれエミッタ，ベース，コレクタとする寄生ＰＮＰトランジスタを生じる（図２の点線５５はこの寄生ＰＮＰトランジスタのコレクタを表す）。コレクタ端子Ｔｃの電位がエミッタ端子Ｔｅの電位より高い場合には、この寄生ＰＮＰトランジスタに順バイアスが掛かってこの寄生ＰＮＰトランジスタがオン作動し、このオン作動により、コレクタ端子Ｔｃから電極１９ａをを通じてＰ拡散領域１１に流入するホールの一部がこの寄生ＰＮＰトランジスタの各部１１，５，２３を通じて電極２７に流れる。そして、そのホールは、電極２７で、エミッタ端子Ｔｅから各部２１→１３→Ｓ１→５→２９を通じて電極２７に流入する電子と再結合して消滅する。このため、半導体装置１Ａでは、Ｎ−エピ層５に、コレクタ端子Ｔｃ側からのホールおよびエミッタ端子Ｔｅ側からの電子が蓄積され難く、Ｎ−エピ層５での伝導度変調が不十分となり、各部１１，５，３からなるトランジスタＴｒ１のオン動作が遅い。しかしながら、この実施の形態では、図３の様に、Ｎ拡散領域３５により各部１１→５→２３のホールの流れが遮断されて上記のホールの消滅が防止されるので、トランジスタＴｒ１のオン動作が俊敏になる。

以上の様に構成された半導体装置１Ｂによれば、上記の実施の形態１の効果を得る他に、Ｎ−エピ層５とＰ拡散領域２３との間に、Ｐ拡散領域２３を囲む様に、Ｎ−エピ層５よりもキャリヤ密度の高いＮ拡散領域３５が形成されるので、簡単な構造で、トランジスタＴｒ１のオン動作を向上できる。

＜実施の形態３＞
この実施の形態に係る半導体装置１Ｃは、請求項３，６に記載の半導体装置に対応する。

この半導体装置１Ｃは、図４の様に、上記の実施の形態１において、更に、Ｐ拡散領域１１（第２半導体領域）およびＰ拡散領域２３（第４半導体領域）で挟まれたＮ−エピ層５（半導体層）の表面部分に第２ゲート絶縁膜３９を介して第２ゲート電極４１が設けられ、この第２ゲート電極４２に第２ゲート端子Ｔｇ２が接続されたものである。即ち、この半導体装置１Ｃは、上記の実施の形態１において、更に、各Ｐ拡散領域１１，２３をそれぞれドレイン，ソースとするＰチャネルＭＯＳＦＥＴＱ２（図５参照）を追加したものである。

尚、ここでは、第２ゲート絶縁膜３９は、半導体装置１Ｃが高電圧に耐えうる様にフィールド酸化膜程度の厚さに形成される。

この半導体装置１Ｃの等価回路は、図５の様に、上記の実施の形態１の等価回路（図２）において、更に、上記のＰチャネルＭＯＳＦＥＴＱ２がそのドレイン・ソース間がダイオードＤ１に並列接続される様に追加された回路となる。

この半導体装置１Ｃは、図４および図５を参照して、第２ゲート端子Ｔｇ２に所定の負電圧が印加されない場合（即ちＰチャネルＭＯＳＦＥＴＱ２がオフの場合）は、各Ｐ拡散領域１１，２３は互いに導通しないので、上記の実施の形態１の半導体装置１Ａの構造と実質的に同じ構造となり、半導体装置１Ａと同じ動作をする。即ち、ＩＧＢＴのオン時には俊敏にオンし、ＩＧＢＴのオフ時には遅鈍気味にオフする。

他方、この半導体装置１Ｃは、第２ゲート端子Ｔｇ２に所定の負電圧が印加された場合（即ちＰチャネルＭＯＳＦＥＴＱ２がオンの場合）は、第２ゲート電極４１の直下のＮ−エピ層５の表面層の部分Ｓ２に反転層が形成されて各Ｐ拡散領域１１，２３が互いに導通して、従来構造のコレクタショート型（第１従来例）のＩＧＢＴと実質的に同じ構成となり同じ動作をする。即ち、第１従来例で既述の様に、ＩＧＢＴのオン時には遅鈍気味にオンし、ＩＧＢＴのオフ時には俊敏にオフする。

この半導体装置１Ｃでは、当該半導体装置１Ｃをオンする際には（即ちコレクタ端子Ｔｃの電位がエミッタ端子Ｔｅの電位より高い場合に、ゲート端子Ｔｇに所定の正電圧を印加する際には（即ちＮチャネルＭＯＳＦＥＴＱ１をオンする際には））、第２ゲート端子Ｔｇ２に所定の負電圧を印加しないでＰチャネルＭＯＳＦＥＴＱ２をオフにする事により、当該半導体装置１Ｃを半導体装置１Ａの構造に切り替えて、半導体装置１Ａとしてオン動作させる。これにより、半導体装置１Ｃは俊敏にオン動作する。

他方、当該半導体装置１Ｃをオフにする際には（即ちゲート端子Ｔｇへの所定の正電圧の印加を解除する際には（即ちＮチャネルＭＯＳＦＥＴＱ１をオフする際には））、第２ゲート端子Ｔｇ２に所定の負電圧を印加してＰチャネルＭＯＳＦＥＴＱ２をオンにする事により、当該半導体装置１Ｃを従来構造のコレクタショート型（第１従来例）のＩＧＢＴの構造に切り替えて、従来構造のコレクタショート型のＩＧＢＴとしてオフ動作させる。これにより、半導体装置１Ｃは俊敏にオフ動作する。

尚、上記の第２ゲート端子Ｔｇ２への所定の負電圧の印加およびその電圧印加の解除（即ちＰチャネルＭＯＳＦＥＴＱ２のオンオフ制御）は、所定の外部回路により行ってもよく、または、図５の点線４３の様に両端子Ｔｇ２，Ｔｅを短絡して両端子Ｔｇ２，Ｔｅの電位を互いに同電位に固定する事により、第１ゲート端子Ｔｇへの所定の正電圧の印加およびその電圧印加の解除（即ちＮチャネルＭＯＳＦＥＴＱ１のオンオフ）に連動させて自動的に行わせてもよい。

即ち、図５の点線４３の様に両端子Ｔｇ２，Ｔｅを短絡して両端子Ｔｇ２，Ｔｅの電位を互いに同電位に固定した場合は、図５を参照して、ＮチャネルＭＯＳＦＥＴＱ１をオフにすると、コレクタ端子Ｔｃからエミッタ端子Ｔｅ側への電流の流れが停止し、これによりコレクタ端子Ｔｃの電位が上昇すると共にこの上昇に伴ってＰチャネルＭＯＳＦＥＴＱ２のドレインＤの電位が上昇する。このドレインＤの電位の上昇により、第２ゲート端子Ｔｇ２の電位がそのドレインＤの電位に対して相対的に低くなって、第２ゲート端子Ｔｇ２に所定の負電圧が印加された状態と実質的に同じ状態となり、ＰチャネルＭＯＳＦＥＴＱ２がオンになる。このオンにより、図５の等価回路は、従来構造のコレクタショート型（第１従来例）のＩＧＢＴの等価回路と実質的に同じ回路になり、トランジスタＴｒ１が俊敏にオフ動作する。

他方、ＮチャネルＭＯＳＦＥＴＱ１をオンにすると、コレクタ端子Ｔｃからエミッタ端子Ｔｅ側に電流が流れ、これによりコレクタ端子Ｔｃの電位が低下すると共にこの低下に伴ってＰチャネルＭＯＳＦＥＴＱ２のドレインＤの電位が低下する。このドレインＤの電位の低下により、第２ゲート端子Ｔｇ２の電位がＰチャネルＭＯＳＦＥＴＱ２のドレインＤの電位に対して相対的に低くならなくなって、第２ゲート端子Ｔｇ２への所定の負電圧の印加が解除された状態となり、ＰチャネルＭＯＳＦＥＴＱ２がオフになる。このオフにより、図５の等価回路は、実施の形態１の半導体装置１Ａの等価回路（図２）と実質的に同じ等価回路となり、トランジスタＴｒ１が俊敏にオン動作する。

この様に両端子Ｔｇ２，Ｔｅを短絡して両端子Ｔｇ２，Ｔｅの電位を互いに同電位に固定した場合は、外部回路を用いずに簡単な配線接続により第２ゲート端子Ｔｇ２への電圧制御が行える。

以上の様に構成された半導体装置１Ｃによれば、上記の実施の形態１の効果を得る他に、各Ｐ拡散領域１１，２３で挟まれたＮ−エピ層５の表面部分に第２ゲート絶縁膜３９を介して第２ゲート電極４１が設けられているので、即ち各Ｐ拡散領域１１，２３をそれぞれドレイン，ソースとするＰチャネルＭＯＳＦＥＴＱ２が備えられているので、そのＰチャネルＭＯＳＦＥＴＱ２のオン／オフによる各Ｐ拡散領域１１，２３間の導通／非導通により、当該半導体装置１Ｃを従来構造のコレクタショート型（第１従来例）のＩＧＢＴと実質的に同じ構造または上記の実施の形態１に係る半導体装置１Ａと実質的に同じ構造に選択的に切り替える事ができ、これにより、半導体装置１Ｃのオン動作の際にはＰチャネルＭＯＳＦＥＴＱ２をオフにして半導体装置１Ｃを半導体装置１Ａとして俊敏にオン動作させ、他方、半導体装置１Ｃのオフ動作の際にはＰチャネルＭＯＳＦＥＴＱ２をオンにして半導体装置１Ｃを従来構造のコレクタショート型のＩＧＢＴとして俊敏にオフ動作させる事ができる様になり、オン動作およびオフ動作ともに俊敏に動作させる事ができるコレクタショート型の横型ＩＧＢＴを提供できる。

＜実施の形態４＞
この実施の形態に係る半導体装置１Ｄは、請求項４〜６に記載の半導体装置に対応する。

この半導体装置１Ｄは、図６の様に、上記の実施の形態１において、更に、Ｐ拡散領域１１（第２半導体領域）とＮ＋拡散領域２５（第５半導体領域）とで挟まれたＮ−エピ層５（半導体層）の表面部分およびＰ拡散領域２３（第４半導体領域）の表面部分に渡って第２ゲート絶縁膜４７を介して第２ゲート電極４９を設け、この第２ゲート電極４９に第２ゲート端子Ｔｇ２を接続したものである。

または、この半導体装置１Ｄは、上記の実施の形態３において、第２ゲート絶縁膜３９および第２ゲート電極４１をそれぞれ、Ｐ拡散領域１１とＮ＋拡散領域２５とで挟まれたＮ−エピ層５の表面部分およびＰ拡散領域２３の表面部分に渡って延長したものである。即ち、この半導体装置１Ｄは、上記の実施の形態３（図４）において、更に、各部１１，２３，４１をそれぞれドレインＤ，ソースＳ，ゲートＴｇ２とするＰチャネルＭＯＳＦＥＴＱ２のゲートと共通のゲートを有し、各部２５，５をそれぞれドレインＤ，ソースＳとするＮチャネルＭＯＳＦＥＴを追加したものである。

尚、ここでは、第２ゲート絶縁膜４７は、半導体装置１Ｃが高電圧に耐えうる様にフィールド酸化膜程度の厚さに形成される。

この半導体装置１Ｄの等価回路は、図７の様に、上記の実施の形態３の等価回路（図５）において、更に、上記のＮチャネルＭＯＳＦＥＴＱ３が、そのドレイン・ソース間がダイオードＤ１に並列接続されると共にそのゲートが第２ゲート端子Ｔｇ２に接続される様にして追加された回路となる。

この半導体装置１Ｄでは、コレクタ端子Ｔｃの電位がエミッタ端子Ｔｅの電位より高い場合には、各端子Ｔｇ，Ｔｇ２に対して上記の実施の形態３の場合と同様の電圧印加制御を行う（即ち、第１ゲート端子Ｔｇに所定の正電圧を印加してＮチャネルＭＯＳＦＥＴＱ１をオンする際には、第２ゲート端子Ｔｇ２に電圧を印加しないでＰチャネルＭＯＳＦＥＴＱ２をオフにし、他方、第１ゲート端子Ｔｇへの所定の正電圧の印加を解除する際には、第２ゲート端子Ｔｇ２に所定の負電圧を印加してＮチャネルＭＯＳＦＥＴＱ１をオンにする）。この制御の間は、ＮチャネルＭＯＳＦＥＴＱ３はオフになるので、当該半導体装置１Ｄは、実質的に実施の形態３の半導体装置１Ｃと同じ構造となり、半導体装置１Ｃとしてオンオフ動作する。これにより半導体装置１Ｄは俊敏にオンオフ動作する。

他方、エミッタ端子Ｔｅの電位がコレクタ端子Ｔｃの電位より高い場合（逆導通の場合）は、第２ゲート端子Ｔｇ２に所定の正電圧を印加してＮチャネルＭＯＳＦＥＴＱ３をオンにする（即ち第２ゲート電極４９の直下のＰ拡散領域２３の表面層の部分Ｓ３に反転層を形成させ、その反転層を通じて各部５，２５間を導通させる）。これにより、図７を参照して、各部Ｔｅ→Ｄ２→Ｄ１→Ｔｃを通過する第１の逆導通経路に対して、各部Ｔｅ→Ｄ２→Ｑ３→Ｔｃを通過する第２の逆導通経路が並列に追加され、これら第１および第２の導通経路により、より導通抵抗の低い逆導通機能が実現される。

尚、図６では、上記の第１の逆導通経路は、各部Ｔｅ→２１→７，９および３→５→２９→２７→２３→２５→１９ｂ→Ｔｃの経路となり、上記の第２の逆導通経路は、各部Ｔｅ→２１→７，９および３→５→Ｓ３→２５→１９ｂ→Ｔｃの経路となる。

尚、第２ゲート端子Ｔｇ２への電圧印加は、（１）所定の外部回路により行ってもよく、または、（２）上記の実施の形態３の場合と同様、図７の点線５１の様に両端子Ｔｇ２，Ｔｅを短絡して両端子Ｔｇ２，Ｔｅの電位を互いに同電位に固定する事により自動的に行ってもよい。

尚、後者（２）の場合は、図７を参照して、コレクタ端子Ｔｃの電位がエミッタ端子Ｔｅの電位より高い場合に、第１ゲート端子Ｔｇに所定の正電圧の印加／その電圧印加の解除をしてＮチャネルＭＯＳＦＥＴＱ１をオン／オフすると、上記の実施の形態３で各端子Ｔｇ２，Ｔｅを短絡して各端子Ｔｇ２，Ｔｅを同電位に固定した場合と同様にしてＰチャネルＭＯＳＦＥＴＱ２がオフ／オンされてトランジスタＴｒ１が俊敏にオン／オフする。他方、エミッタ端子Ｔｅの電位がコレクタ端子Ｔｃの電位より高い場合は、ＮチャネルＭＯＳＦＥＴＱ３のゲートＴｇ２の電位がＮチャネルＭＯＳＦＥＴＱ３のドレインＤの電位より高くなって、第２ゲート端子Ｔｇ２に所定の正電圧が印加された状態と実質的に同じ状態となり、ＮチャネルＭＯＳＦＥＴＱ３がオンになる。これにより、第１の逆導通経路（Ｔｅ→Ｄ２→Ｄ１→Ｔｃ（図７））に対して第２の逆導通経路（Ｔｅ→Ｄ２→Ｑ３→Ｔｃ（図７））が並列に形成される。後者（２）の様にすると、外部回路を用いずに簡単な配線接続により第２ゲート端子Ｔｇ２への電圧制御が行える。

以上の様に構成された半導体装置１Ｄによれば、Ｎ−エピ層５とＮ＋拡散領域２５とで挟まれたＰ拡散領域２３の表面部分に第２ゲート絶縁膜４７を介して第２ゲート電極４９が設けられているので、即ち各部分２５，５をそれぞれドレイン，ソースとするＮチャネルＭＯＳＦＥＴＱ３が備えられているので、そのＮチャネルＭＯＳＦＥＴＱ３のオン／オフによる各部分２５，５間の導通／非導通により、各部２３，２５からなるダイオード側を通過する第１の逆導通経路に対して並列に上記のＮチャネルＭＯＳＦＥＴＱ３を通過する第２の導通経路が形成でき、これにより、エミッタ端子Ｔｅの電位がコレクタ端子Ｔｃの電位より高くなった場合に、互いに並列する上記の第１および第２の逆導通経路により、より逆導通抵抗の小さい逆導通機能を実現できる。

また、各Ｐ拡散領域１１，２３で挟まれたＮ−エピ層５の表面部分に第２ゲート絶縁膜４７を介して第２ゲート電極４９が設けられているので、即ち各Ｐ拡散領域１１，２３をそれぞれドレイン，ソースとするＰチャネルＭＯＳＦＥＴＱ２が備えられているので、上記の実施の形態３の半導体装置１Ｃの効果と同じ効果を奏する。

また、Ｐ拡散領域１１とＮ＋拡散領域２５とで挟まれたＮ−エピ層５の表面部分およびＰ拡散領域の表面部分に渡って第２ゲート絶縁膜４７を介して第２ゲート電極４９が設けられることにより各ＭＯＳＦＥＴＱ２，Ｑ３が形成されるので、簡単な構造且つ小スペースで各ＭＯＳＦＥＴＱ２，Ｑ３を形成できる。

尚、この実施の形態では、各ＭＯＳＦＥＴＱ２，Ｑ３の両方を形成する場合で説明したが、ＭＯＳＦＥＴＱ３だけを単独で形成してもよい。

＜実施の形態５＞
この実施の形態に係る半導体装置１Ｅは、請求項７に記載の半導体装置に対応する。

この半導体装置１Ｅは、図８の様に、上記の実施の形態１において、逆導通用のダイオードＤ１を構成するＰ拡散領域２３（第４半導体領域）およびＮ＋拡散領域２５（第５半導体領域）が、Ｎ−エピ層５（半導体層）上に形成されたコレクタ端子Ｔｃ接続用のパッド１９ｃの下層に形成されたものである。

コレクタ端子Ｔｃ接続用のパッド１９ｃは、エミッタ電極２１に取り囲まれており、典型的にはコレクタ電極１９ａからエミッタ電極２１の外部に引き出されずにＮ−エピ層５上に形成される。そのため、パッド１９ｃの下層はデバイスとして無効領域して無駄となっている。そこで、この半導体装置１Ｅの様に、パッド１９ｃの下層を逆導通用のダイオードを構成する各部２３，２５の形成領域として利用する事により、各部２３，２５を形成するために当該半導体装置１Ｅを大型化する必要が無く、従って、半導体装置１Ｅの面積におけるＩＧＢＴ部分の専有面積率が低下する事を防止でき、実質的に半導体装置１Ｅ内の通電抵抗を低減できて半導体装置１Ｅのオンオフ動作を向上できる。

以上の様に構成された半導体装置１Ｅによれば、上記の実施の形態１の効果を得る他に、逆導通用のダイオードＤ１を構成する各部２３，２５が、Ｎ−エピ層５上に形成されたコレクタ端子Ｔｃ接続用のパッド１９ｃの下層に形成されるので、当該半導体装置１Ｅのオンオフ動作をより向上できる。

＜実施の形態６＞
この実施の形態に係る半導体装置１Ｆは、請求項８に記載の半導体装置に対応する。

この半導体装置１Ｆは、図９の様に、Ｐ−基板３（第１導電型の半導体基板）と、Ｐ−基板３の一方側主面に形成されたＮ−エピ層５（第２導電型の半導体層）と、Ｎ−エピ層５の表面層に形成されると共にＰ拡散領域７（第１導電型の半導体領域）を介してＰ−基板３に接続されたＰ拡散領域９（第１導電型の第１半導体領域）と、Ｎ−エピ層５の表面層にＰ拡散領域９から離間されて形成されたＰ拡散領域１１（第１導電型の第２半導体領域）と、Ｐ拡散領域９の表面層にＰ拡散領域９に取り囲まれて形成されたＮ＋拡散領域１３（第２導電型の第３半導体領域）と、Ｎ＋拡散領域１３とＮ−エピ層５とで挟まれたＰ拡散領域９の表面部分に第１ゲート絶縁膜１５を介して設けられた第１ゲート電極１７と、Ｐ拡散領域１１に接続されたコレクタ電極１９と、Ｐ拡散領域９およびＮ＋拡散領域１３に接続されたエミッタ電極２１とを備え、この基本構造に、更に、Ｐ拡散領域１１の表面層にＰ拡散領域１１に囲まれて形成されると共にコレクタ電極１９に接続されたＮ＋拡散領域２５（第２導電型の第４半導体領域）と、Ｎ拡散領域２５の表面層にＮ拡散領域２５に取り囲まれて形成されたＰ＋拡散領域２３（第１導電型の第５半導体領域）と、Ｐ＋拡散領域２３とＮ−エピ層５（半導体層）とに接続されて、Ｎ−エピ層５からＰ＋拡散領域２３への通電経路を構成する電極２７ａ，２７ｂとを備えたものである。電極２７ａは、Ｎ−エピ層５とオーミック接続されるべく、Ｎ−エピ層５の表面層に形成したＮ＋拡散領域２９を介してＮ−エピ層５に設けられている。また、電極２７ｂは、Ｐ＋拡散領域２３に設けられると共に電極２７ａに電気的に接続されている。尚、この実施の形態では、上記の実施の形態１の各構成部分と対応する構成部分には同一符号を付してある。

即ち、この半導体装置１Ｆは、上記の実施の形態１において、逆導通用のダイオードＤ１を構成する各部２３，２５をＰ拡散領域１１内に形成したものである。

この実施の形態の電極２７ａ（２７ｂ）は、上記の実施の形態１（図１）の電極２７におけるＮ＋拡散領域２９（Ｐ拡散領域２３）に重なる部分に対応している。また、この実施の形態の電極１９におけるＰ拡散領域１１（Ｎ拡散領域２５）に重なる部分は、上記の実施の形態１の電極１９ａ（１９ｂ）に対応している。この対応関係を考慮すると、この半導体装置１Ｆの動作は、上記の実施の形態１の半導体装置１Ａの動作と同じなので、その説明は省略する。

この半導体装置１Ｆでは、Ｐ拡散領域１１内に各部２３，２５からなる逆導通用のダイオードを形成すると、各部１１，２５，２３をそれぞれエミッタ，ベース，コレクタとする寄生ＰＮＰトランジスタが生じる。しかし、その寄生ＰＮＰトランジスタのベース・エミッタ間は電極１９により短絡されているので、その寄生ＰＮＰトランジスタがオン作動することはない。従って、当該半導体装置１Ｆのオン動作の際に、コレクタ端子Ｔｃから電極１９を通じてＰ拡散領域１１に流入するホールの一部が各部１１→２５→２３を通じて電極２７ｂに流れ、そのホールが、電極２７ｂで、エミッタ端子Ｔｅから各部２１→Ｓ１→５→２９→２７ａを通じて電極２７ｂに流入する電子と再結合して消滅することはない。これにより、各部２３，２５からなる逆導通用のダイオードを形成しても、上記のホールの消滅が起こらないのでＮ−エピ層５にホールおよび電子が蓄積され易く、各部１１，５，３からなるトランジスタＴｒ１が俊敏にオン動作する。

以上の様に構成された半導体装置１Ｆによれば、上記の実施の形態１の効果を得る他に、Ｐ拡散領域１１の表面層にＰ拡散領域１１に取り囲まれる様にＮ＋拡散領域２５が形成され、そのＮ＋拡散領域２５の表面層に拡散領域２５に取り囲まれる様にＰ＋拡散領域２３が形成され、各部１１，２５にコレクタ電極１９が跨設されて各部１１，２５が短絡されるので、各部１１，５，３，７，９からなるトランジスタのオン動作を阻害することなく、各部２３，２５からなる逆導通用のダイオードを半導体装置１Ｆに形成できる。

＜実施の形態７＞
この実施の形態に係る半導体装置１Ｇは、請求項９に記載の半導体装置に対応する。

この半導体装置１Ｇは、コレクタショート型の縦型ＩＧＢＴであって、図１０の様に、Ｎ−エピ層５（第２導電型の半導体層）と、Ｎ−エピ層５の表面層に形成されたＰ拡散領域９（第１導電型の第１半導体領域）と、Ｐ拡散領域９の表面層にＰ拡散領域９に取り囲まれて形成されたＮ＋拡散領域１３（第２導電型の第２半導体領域）と、Ｎ−エピ層５とＮ＋拡散領域１３とで挟まれたＰ拡散領域９の表面部分に第１ゲート絶縁膜１５を介して設けられた第１ゲート電極１７と、Ｎ−エピ層５の他方側主面に形成されたＰ拡散領域１１ａ（第１導電型の第３半導体領域）と、Ｐ拡散領域１１ａの他方側主面に設けられた第１コレクタ電極１９ａと、Ｐ拡散領域９およびＮ＋拡散領域１３に接続されたエミッタ電極２１とを備え、この基本構造に、更に、Ｎ−エピ層５の表面層にＰ拡散領域９から離間されて形成されたＰ拡散領域２３（第１導電型の第４半導体領域）と、Ｐ拡散領域２３の表面層にＰ拡散領域２３に取り囲まれて形成されたＮ＋拡散領域２５（第２導電型の第５半導体領域）と、Ｎ＋拡散領域２５に設けられると共に第１コレクタ電極１９ａと同電圧が印加される第２コレクタ電極１９ｂと、Ｐ拡散領域２３とＮ−エピ層５とに接続されて、Ｎ−エピ層５からＰ拡散領域２３への通電経路を構成する電極２７とを備えて構成される。電極２７は、Ｎ−エピ層５とオーミック接続されるべく、Ｎ−エピ層５の表面層に形成したＮ＋拡散領域２９を介してＮ−エピ層５に設けられている。尚、この実施の形態では、上記の実施の形態１の各構成部分と対応する構成部分には同一符号を付してある。

第１ゲート電極１７にはゲート端子Ｔｇが接続されており、エミッタ電極２１にはエミッタ端子Ｔｅが接続されており、第１コレクタ電極１９ａ（第２コレクタ電極１９ｂ）にはそれぞれ、第１コレクタ端子Ｔｃ１（第２コレクタ端子Ｔｃ２）が接続されている。

即ち、この半導体装置１Ｇは、上記の実施の形態１を縦型ＩＧＢＴに適用したものである。

Ｐ拡散領域１１ａは、上記の実施の形態１のＰ拡散領域１１に対応し、第１コレクタ電極１９ａは、上記の実施の形態１のコレクタ電極１９ａに対応している。また、第１コレクタ端子Ｔｃ１および第２コレクタ端子Ｔｃ１はともに、上記の実施の形態１のコレクタ端子Ｔｃに対応しており、互いに同電圧が印加される。また、この半導体装置１Ｇには、上記の実施の形態１のＰ拡散領域７およびＰ−基板３に対応する部分はない。この対応関係を考慮すると、この半導体装置１Ｆの動作は、上記の実施の形態１の半導体装置１Ａの動作と同じなので、その説明は省略する。

以上の様に構成された半導体装置１Ｇによれば、上記の実施の形態１の場合と同様、Ｎ−エピ層５の表面層にＰ拡散領域２３が形成され、そのＰ拡散領域２３の表面層にＰ拡散領域２３に取り囲まれてＮ＋拡散領域２５が形成され、そのＮ＋拡散領域２５上に、第１コレクタ電極１９ａと同電圧が印加される第２コレクタ電極１９ｂが設けられるので、各部２３，２５からなるダイオードにより、当該半導体装置１Ｇのオンの際にエミッタ電極２１側からＮ−エピ層５に注入された電子が、Ｎ−エピ層５から第２コレクタ電極１９ｂに流出する事が防止され、これにより、その分、多くの電子および正孔をＮ−エピ層５に速やかに蓄積できてＮ−エピ層５の伝導度変調に寄与でき、半導体装置１Ｇの俊敏なオン動作を実現できる。

また、Ｎ−エピ層５の表面層にＰ拡散領域２３が形成され、そのＰ拡散領域２３の表面層にＰ拡散領域２３に取り囲まれてＮ拡散領域２５が形成されるので、逆導通経路（Ｔｅ→２１→９→５→２３→２５→１９ｂ→Ｔｃ）上に、それら各部２３，２５と、既存の各部５，９とからなる寄生サイリスタを形成でき、その寄生サイリスタのオン状態での低い導通抵抗を利用して、逆導通抵抗の少ない逆導通機能を実現できる。

また、Ｎ−エピ層５からＰ拡散領域２３への通電経路を構成すべく、電極２７がＰ拡散領域２３とＮ−エピ層５とに跨設されるので、当該半導体装置１Ｇの逆導通時にＮ−エピ層５からＰ拡散領域２３への通電を確保でき、この通電により前記寄生サイリスタを安定してオンさせる事ができる。ここでは、電極２７は、Ｎ＋拡散領域２９を介してＮ−エピ層５に設けられるので、電極２７とＮ−エピ層５との良好な電気的接続を確保できる。

尚、この実施の形態にも、上記の実施の形態２の様に、更に、Ｎ−エピ層５（半導体層）とＰ拡散領域２３との間に、Ｐ拡散領域２３を囲む様に、Ｎ−エピ層５よりもキャリヤ密度の高いＮ拡散領域３５を形成してもよい。

＜実施の形態８＞
この実施の形態に係る半導体装置１Ｈは、請求項１０に記載の半導体装置に対応する。

この半導体装置１Ｈは、図１１の様に、上記の実施の形態７（図１０）において、更に、Ｎ−エピ層５（半導体層）の表面層にＰ拡散領域９，２３（第１，４半導体領域）から離間されて形成されたＰ拡散領域１１ｂ（第１導電型の第６半導体領域）と、Ｐ拡散領域１１ｂ上に設けられると共に第２コレクタ電極１９ｂに接続された第３コレクタ電極１９ａ−２と、Ｐ拡散領域２３，１１ｂで挟まれたＮ−エピ層５の表面部分に第２ゲート絶縁膜３９を介して設けられた第２ゲート電極４１と、第２ゲート電極４１に接続された第２ゲート端子Ｔｇ２とを更に備えたものである。尚、この実施の形態では、上記の実施の形態１の各構成部分と対応する構成部分には同一符号を付してある。

即ち、この半導体装置１Ｈは、上記の実施の形態３を縦型ＩＧＢＴに適用したものである。

Ｐ拡散領域１１ａ，１１ｂはともに、上記の実施の形態３のＰ拡散領域１１に対応し、第１コレクタ電極１９ａ−１および第２コレクタ電極１９ａ−２はともに、実施の形態３のコレクタ電極１９ａに対応し、第１コレクタ端子Ｔｃ１および第２コレクタ端子Ｔｃ２はともに、実施の形態３のコレクタ端子Ｔｃに対応している。また、この半導体装置１Ｈには、実施の形態３のＰ拡散領域７およびＰ−基板３に対応する部分はない。この対応関係を考慮すると、この半導体装置１Ｈの動作は、実施の形態３の半導体装置１Ｄの動作と同じなので、その説明は省略する。

以上の様に構成された半導体装置１Ｈによれば、実施の形態３の場合の同様、各Ｐ拡散領域１１ｂ，２３で挟まれたＮ−エピ層５の表面部分に第２ゲート絶縁膜３９を介して第２ゲート電極４１が設けられているので、即ち各Ｐ拡散領域１１ｂ，２３をそれぞれドレイン，ソースとするＰチャネルＭＯＳＦＥＴが備えられているので、そのＰチャネルＭＯＳＦＥＴのオン／オフによる各Ｐ拡散領域１１ｂ，２３間の導通／非導通により、当該半導体装置１Ｈを従来構造のコレクタショート型（第１従来例）のＩＧＢＴと実質的に同じ構造または上記の実施の形態７に係る半導体装置１Ｇと実質的に同じ構造に選択的に切り替える事ができ、これにより、半導体装置１Ｈのオン動作の際には上記のＰチャネルＭＯＳＦＥＴをオフにして半導体装置１Ｈを半導体装置１Ｇとして俊敏にオン動作させ、他方、半導体装置１Ｈのオフ動作の際には上記のＰチャネルＭＯＳＦＥＴをオンにして半導体装置１Ｈを従来構造のコレクタショート型のＩＧＢＴとして俊敏にオフ動作させる事ができる様になり、オン動作およびオフ動作ともに俊敏に動作させる事ができるコレクタショート型の縦型ＩＧＢＴを提供できる。

＜実施の形態９＞
この実施の形態に係る半導体装置１Ｉは、請求項１１に記載の半導体装置に対応する。

この半導体装置１Ｉは、図１２の様に、Ｎ−エピ層５（第２導電型の半導体層）と、Ｎ−エピ層５の表面層に形成されたＰ拡散領域９（第１導電型の第１半導体領域）と、Ｐ拡散領域９の表面層にＰ拡散領域９に取り囲まれて形成されたＮ＋拡散領域１３（第２導電型の第２半導体領域）と、Ｎ−エピ層５とＮ＋拡散領域１３とで挟まれたＰ拡散領域９の表面部分にゲート絶縁膜１５を介して設けられたゲート電極１７と、Ｎ−エピ層５の他方側主面に設けられたＰ拡散領域１１ａ（第１導電型の第３半導体領域）と、Ｐ拡散領域１１ａの他方側主面に設けられた第１コレクタ電極１９ａと、Ｐ拡散領域９およびＮ＋拡散領域１３に接続されたエミッタ電極２１とを備え、この基本構成に、更に、Ｎ−エピ層５の表面層にＰ拡散領域９から離間されて形成されたＰ拡散領域１１ｂ（第１導電型の第４半導体領域）と、Ｐ拡散領域１１ｂの表面層にＰ拡散領域１１ｂに取り囲まれて形成されたＮ拡散領域２５（第２導電型の第５半導体領域）と、Ｎ拡散領域２５の表面層にＮ拡散領域２５に取り囲まれて形成されたＰ＋拡散領域２３（第１導電型の第６半導体領域）と、Ｎ拡散領域２５およびＰ拡散領域１１ｂに跨設されると共に前記第１コレクタ電極と同電圧が印加される第２コレクタ電極１９ｂと、Ｎ−エピ層５とＰ＋拡散領域第２３とに接続されて、Ｎ−エピ層５からＰ＋拡散領域第２３への通電経路を構成する電極２７ａ，２７ｂとを備えて構成される。

電極２７ａは、Ｎ−エピ層５とオーミック接続されるべく、Ｎ−エピ層５の表面層に形成したＮ＋拡散領域２９を介してＮ−エピ層５上に設けられている。また、電極２７ｂは、Ｐ＋拡散領域２３上に設けられると共に電極２７ａに電気的に接続されている。また、第１ゲート電極１７にはゲート端子Ｔｇが接続されており、エミッタ電極２１にはエミッタ端子Ｔｅが接続されており、第１コレクタ電極１９ａ（第２コレクタ電極１９ｂ）には第１コレクタ端子Ｔｃ１（第２コレクタ端子Ｔｃ２）が接続されている。

尚、この実施の形態では、上記の実施の形態１の各構成部分と対応する構成部分には同一符号を付してある。

即ち、この半導体装置１Ｉは、上記の実施の形態６を縦型ＩＧＢＴに適用したものである。

Ｐ拡散領域１１ａ，１１ｂは、実施の形態６のＰ拡散領域１１に対応し、第１コレクタ電極１９ａおよび第２コレクタ電極１９ａは、上記の実施の形態のコレクタ電極１９に対応し、第１および第２コレクタ端子Ｔｃ１，Ｔｃ２は、実施の形態６のコレクタ端子Ｔｃに対応しており、互いに同電圧が印加される。また、この半導体装置１Ｈには、実施の形態６のＰ拡散領域７およびＰ−基板３に対応する部分はない。この対応関係を考慮すると、この半導体装置１Ｉの動作は、実施の形態６の半導体装置１Ｆの動作と同じなので、その説明は省略する。

以上の様に構成された半導体装置１Ｉによれば、実施の形態６の場合の同様、Ｐ拡散領域１１ｂの表面層にＰ拡散領域１１ｂに取り囲まれる様にＮ＋拡散領域２５が形成され、そのＮ＋拡散領域２５の表面層に拡散領域２５に取り囲まれる様にＰ＋拡散領域２３が形成され、各部１１ｂ，２５にコレクタ電極１９ｂが跨設されて各部１１ｂ，２５が短絡されるので、各部１１ｂ，５，９からなるトランジスタおよび各部１１ａ，５，９からなるトランジスタのオン動作を阻害することなく、各部２３，２５からなる逆導通用のダイオードを半導体装置１Ｆに形成できる。

実施の形態１に係る半導体装置の断面図である。 図１の半導体装置の等価回路図である。 実施の形態２に係る半導体装置の断面図である。 実施の形態３に係る半導体装置の断面図である。 図４の半導体装置の等価回路図である。 実施の形態４に係る半導体装置の断面図である。 図６の半導体装置の等価回路図である。 実施の形態５に係る半導体装置の断面図である。 実施の形態６に係る半導体装置の断面図である。 実施の形態７に係る半導体装置の断面図である。 実施の形態８に係る半導体装置の断面図である。 実施の形態９に係る半導体装置の断面図である。

符号の説明

１Ａ〜１Ｉ 半導体装置、３ Ｐ−基板、５ Ｎ−エピ層、７，９，１１，２１，２３ Ｐ拡散領域、１３，２５，２９ Ｎ＋拡散領域、１５ 第１ゲート絶縁膜、１７ 第１ゲート電極、１９ａ 第１コレクタ電極、１９ｂ 第２コレクタ電極、２１ エミッタ電極、２７，２７ａ，２７ｂ 電極、３５ Ｎ拡散領域、３９，４７ 第２ゲート絶縁膜、４１，４９ 第２ゲート電極、Ｔｒ１ ＰＮＰトランジスタ、Ｑ１，Ｑ２ ＮチャネルＭＯＳＦＥＴ、Ｑ３ ＰチャネルＭＯＳＦＥＴ、Ｄ１ ダイオード、Ｄ２ 寄生ダイオード。

Claims (11)

1. 第１導電型の半導体基板と、前記半導体基板の一方側主面に形成された第２導電型の半導体層と、前記半導体層の表面層に形成されると共に第１導電型の半導体領域を介して前記半導体基板に接続された第１導電型の第１半導体領域と、前記半導体層の表面層に前記第１半導体領域から離間されて形成された第１導電型の第２半導体領域と、前記第１半導体領域の表面層に前記第１半導体領域に取り囲まれて形成された第２導電型の第３半導体領域と、前記第３半導体領域と前記半導体層とで挟まれた前記第１半導体領域の表面部分に第１ゲート絶縁膜を介して設けられた第１ゲート電極と、前記第２半導体領域に設けられた第１コレクタ電極と、前記第１半導体領域および前記第３半導体領域に跨設されたエミッタ電極とを備えた半導体装置において、
   前記半導体層の表面層に前記第１半導体領域および前記第２半導体領域から離間されて形成された第１導電型の第４半導体領域と、前記第４半導体領域の表面層に前記第４半導体領域に取り囲まれて形成された第２導電型の第５半導体領域と、前記第５半導体領域に設けられると共に前記第１コレクタ電極と接続された第２コレクタ電極と、前記第４半導体領域と前記半導体層とに跨設されて、前記半導体層から前記第４半導体領域への通電経路を構成する電極とを備えることを特徴とする半導体装置。
2. 前記半導体層と前記第４半導体領域との間に、前記第４半導体領域を囲む様に、前記半導体層よりもキャリア密度の高い第２導電型の半導体領域が形成されることを特徴とする請求項１に記載の半導体装置。
3. 前記第２半導体領域と前記第４半導体領域とで挟まれた前記半導体層の表面部分に第２ゲート絶縁膜を介して第２ゲート電極が設けられることを特徴とする請求項１または請求項２に記載の半導体装置。
4. 前記半導体層と前記第５半導体領域とで挟まれた前記第４半導体領域の表面部分に第２ゲート絶縁膜を介して第２ゲート電極が設けられることを特徴とする請求項１〜請求項３の何れか１つに記載の半導体装置。
5. 前記第２半導体領域と前記第５半導体領域とで挟まれた前記半導体層の表面部分および前記第４半導体領域の表面部分に渡って第２ゲート絶縁膜を介して第２ゲート電極が設けられることを特徴とする請求項１〜請求項４の何れか１つに記載の半導体装置。
6. 前記第２ゲート絶縁膜は、フィールド酸化膜程度の厚さに形成されることを特徴とする請求項３〜請求項５の何れか１つに記載の半導体装置。
7. 前記第４半導体領域および前記第５半導体領域は、前記半導体層上に形成されたコレクタ端子接続用のパッドの下層に形成されることを特徴とする請求項１〜請求項５の何れか１つに記載の半導体装置。
8. 第１導電型の半導体基板と、前記半導体基板の一方側主面に形成された第２導電型の半導体層と、前記半導体層の表面層に形成されると共に第１導電型の半導体領域を介して前記半導体基板に接続された第１導電型の第１半導体領域と、前記半導体層の表面層に前記第１半導体領域から離間されて形成された第１導電型の第２半導体領域と、前記第１半導体領域の表面層に前記第１半導体領域に取り囲まれて形成された第２導電型の第３半導体領域と、前記第３半導体領域と前記半導体層とで挟まれた前記第１半導体領域の表面部分に第１ゲート絶縁膜を介して設けられた第１ゲート電極と、前記第２半導体領域に接続されたコレクタ電極と、前記第１および前記第３半導体領域に接続されたエミッタ電極とを備えた半導体装置において、
   前記第２半導体領域の表面層に前記第２半導体領域に囲まれて形成されると共に前記コレクタ電極に接続された第２導電型の第４半導体領域と、前記第４半導体領域の表面層に前記第４半導体領域に取り囲まれて形成された第１導電型の第５半導体領域と、前記第５半導体領域と前記半導体層とに接続されて、前記半導体層から前記第５半導体領域への通電経路を構成する電極とを備えることを特徴とする半導体装置。
9. 第２導電型の半導体層と、前記半導体層の表面層に形成された第１導電型の第１半導体領域と、前記第１半導体領域の表面層に前記第１半導体領域に取り囲まれて形成された第２導電型の第２半導体領域と、前記半導体層と前記第２半導体領域とで挟まれた前記第１半導体領域の表面部分に第１ゲート絶縁膜を介して設けられた第１ゲート電極と、前記半導体層の他方側主面に形成された第１導電型の第３半導体領域と、前記第３半導体領域の他方側主面に設けられた第１コレクタ電極と、前記第１半導体領域および前記第２半導体領域に跨設されたエミッタ電極とを備えた半導体装置において、
   前記半導体層の表面層に前記第１半導体領域から離間されて形成された第１導電型の第４半導体領域と、前記第４半導体領域の表面層に前記第４半導体領域に取り囲まれて形成された第２導電型の第５半導体領域と、前記第５半導体領域に設けられると共に前記第１コレクタ電極と同電圧が印加される第２コレクタ電極と、前記第４半導体領域と前記半導体層とに接続されて、前記半導体層から前記第４半導体領域への通電経路を構成する電極とを備えることを特徴とする半導体装置。
10. 前記半導体層の表面層に前記第１半導体領域および前記４半導体領域から離間されて形成された第１導電型の第６半導体領域と、前記第６半導体領域に設けられると共に前記第２コレクタ電極に接続された第３コレクタ電極と、前記第４半導体領域と前記第６半導体領域とで挟まれた前記半導体層の表面部分に第２ゲート絶縁膜を介して設けられた第２ゲート電極とを更に備えることを特徴とする請求項９に記載の半導体装置。
11. 第２導電型の半導体層と、前記半導体層の表面層に形成された第１導電型の第１半導体領域と、前記第１半導体領域の表面層に前記第１半導体領域に取り囲まれて形成された第２導電型の第２半導体領域と、前記半導体層と前記第２半導体領域とで挟まれた前記第１半導体領域の表面部分にゲート絶縁膜を介して設けられたゲート電極と、前記半導体層の他方側主面に設けられた第１導電型の第３半導体領域と、前記第３半導体領域の他方側主面に設けられた第１コレクタ電極と、前記第１半導体領域および前記第２半導体領域に跨設されたエミッタ電極とを備えた半導体装置において、
    前記半導体層の表面層に前記第１半導体領域から離間されて形成された第１導電型の第４半導体領域と、前記第４半導体領域の表面層に前記第４半導体領域に取り囲まれて形成された第２導電型の第５半導体領域と、前記第５半導体領域の表面層に前記第５半導体領域に取り囲まれて形成された第１導電型の第６半導体領域と、前記第４半導体領域および前記第５半導体領域に跨設されると共に前記第１コレクタ電極と同電圧が印加される第２コレクタ電極と、前記半導体層と前記第６半導体領域とに接続されて、前記半導体層から前記第６半導体領域への通電経路を構成する電極とを備えることを特徴とする半導体装置。

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