JP4526484B2 - 電界効果トランジスタ及びその製造方法 - Google Patents

Description

本発明は、ＳｉＣ系のＭＩＳＦＥＴに関し、特に、ＡｌＮ系の絶縁膜を有するＭＩＳＦＥＴに関する。

ＳｉＣは、３ｅＶ以上の広い禁制帯幅と２．５ＭＶ／ｃｍを超える極めて高い絶縁破壊電界強度という優れた物性値を有するため、既存の半導体であるＳｉ及びＧａＡｓなどの半導体では理論的に実現不可能な超低損失のパワートランジスタ、高出力高周波トランジスタ、又は、極めて小さなゲート長を持つ電界効果トランジスタを実現可能な半導体材料として注目されている。

しかしながら、ＳｉＣを用いて絶縁ゲートを有する電界効果トランジスタデバイスの基本構造である金属−シリコン酸化膜−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を作成すると、ＳｉＯ_２／ＳｉＣ界面における実効チャネル電子移動度が、バルクのＳｉＣの電子移動度よりも極めて小さくなるため、チャネル抵抗が大きくなる。これにより、トランジスタのオン特性が悪くなり、高性能デバイスの実現が困難な状況にある。

実効チャネル電子移動度が極めて小さい原因はＳｉＯ_２／ＳｉＣ界面にあると考えられる。そこで、ＳｉＯ_２／ＳｉＣの形成プロセスなどに関して、例えば、ＳｉＣの酸化温度、酸化雰囲気の検討や、シリコン酸化膜への窒素の添加、酸化されるＳｉＣ結晶面方位の変更などに関して様々な取り組みがなされている。

一方、ゲート絶縁膜としてＳｉＯ_２を使用せず、他の絶縁膜を用いようとする試みもある。使用する物質としては、酸化膜と同様な非晶質物質、ＳｉＣと同様の単結晶物質などが対象となる。その中でもＡｌＮは、ＳｉＣと同じく反転対称を持たない六方晶の結晶構造を持ち、また、格子定数も比較的近いことから関心が持たれており、既に、金属／ＡｌＮ／ＳｉＣ系の金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）の試作に関する報告がなされている（例えば、非特許文献１参照）。

しかしながら、ＳｉＣ表面上への高品質ＡｌＮの結晶成長は非常に困難であった。低品質のＡｌＮ層しか得られないため、ＡｌＮ層には大きなリーク電流が流れる。そのため、作成したＡｌＮ／ＳｉＣ系ＭＩＳＦＥＴは、特にゲートの絶縁特性が極めて悪く実用に適するようなデバイスは実現できていない。

最近、発明者らはＳｉＣ表面上への高品質なＡｌＮ結晶成長方法を見出し、極めて良好な絶縁特性を有するＡｌＮ層の結晶成長に成功した。しかしながら、ＡｌＮが高品質であるだけでは、ＡｌＮとＳｉＣとの間の伝導帯バンド不連続量は約２．０ｅＶとＳｉＯ_２とＳｉＣとの間の不連続量２．７４ｅＶに比べそれほど大きくないために、例えば３ＭＶ／ｃｍに近い電界がＡｌＮ層に印加されると、量子力学的トンネル効果により電子がＡｌＮ層をトンネルし、その結果、ゲート絶縁性が失われてしまうことが、理論的及び実験的に検証されている。（例えば、非特許文献２参照）。

Ｃ．−Ｍ．Ｚｅｔｔｅｒｌｉｎｇ，Ｍ．Ｏｓｔｌｉｎｇ，Ｈ．Ｙａｎｏ，Ｔ．Ｋｉｍｏｔｏ，Ｈ．Ｍａｔｓｕｎａｍｉ，Ｋ．Ｌｉｎｔｉｃｕｍ ａｎｄ Ｒ．Ｆ．Ｄａｖｉｓ，″ＳｉＣ ＭＩＳＦＥＴｓ ｗｉｔｈ ＭＢＥ−ｇｒｏｗｎ ＡｌＮ Ｇａｔｅ Ｄｉｅｌｅｃｔｒｉｃ″，Ｍａｔｅｒｉａｌ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ Ｖｏｌｓ．３３８−３４２（２０００）ｐｐ．１３１５−１３１８． Ｎｏｒｉｏ Ｏｎｏｊｉｍａ，Ｊｕｎ Ｓｕｄａ，ａｎｄ Ｈｉｒｏｙｕｋｉ Ｍａｔｓｕｎａｍｉ，″Ｍｏｌｅｃｕｌａｒ−ｂｅａｍ ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ ｏｆ ｉｎｓｕｌａｔｉｎｇ ＡｌＮ ｏｎ ｓｕｒｆａｃｅ−ｃｏｎｔｒｏｌｌｅｄ ６Ｈ−ＳｉＣ ｓｕｂｓｔｒａｔｅ ｂｙ ＨＣｌ ｇａｓ ｅｔｃｈｉｎｇ″，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ，Ｖｏｌ．８０，Ｎｏ．１，（２００２）ｐ．７６−７８．

ＡｌＮ層を厚くすることにより、電界を３ＭＶ／ｃｍ以下に抑えることも考えられるが、ＡｌＮとＳｉＣとの間の格子不整合が約０．９％であることを考慮すると、ＡｌＮ層の厚さは３０ｎｍが限界となる。すなわち、３０ｎｍ以上の厚さでは、多数のミスフィット転位がＡｌＮ層中に導入されてしまい、ＡｌＮ層の結晶性の低下に起因してリーク電流が増加するという問題がある。

ＡｌＮ／ＳｉＣの伝導帯バンドオフセットは約２．０ｅＶと報告されている。この構造における電気的絶縁性は、トンネル電流によって規定される。ＡｌＮの物性値を用いて概算すると、ＡｌＮ／ＳｉＣ界面のＡｌＮ層側に約３ＭＶ／ｃｍ以上の電界が加わるとトンネル電流が増大し、絶縁性が失われていく。実際に、テストデバイスを作成して検証したところ、図１０に示す結果が得られた。図１０は、ＡｌＮ／ＳｉＣ ＭＩＳダイオードの電界強度と電流密度との関係を示す図である。図１０に示すように、上記構造では、ＡｌＮへの印加電界が３ＭＶ／ｃｍ程度で絶縁膜を流れる電流が１０^−６Ａ／ｃｍ^２を超える。この３ＭＶ／ｃｍという絶縁耐圧を大幅に向上することは、ＡｌＮ／ＳｉＣ構造を用いる限りにおいては理論的に不可能である。

尚、ＡｌＮよりもバンドギャップの大きいＳｉＯ_２を用いると、その上限は７ＭＶ／ｃｍ付近まで向上し、この問題を回避することができるが、ＳｉＣとの間で良好な界面を形成することが難しく実効チャネル電子移動度が低くなってしまう。

本発明は、高性能絶縁ゲートＳｉＣ系ＭＩＳＦＥＴを実現することを目的とする。

本発明の一観点によれば、ＳｉＣ表面構造と、該ＳｉＣ表面構造に形成されたソース及びドレインと、前記ＳｉＣ表面構造に接して形成され厚さが１分子層以上のＩＩＩ族窒化物層を含む界面制御層と、該界面制御層上に前記界面制御層とは異なる材料であって前記界面制御層よりも伝導キャリアに対するバンドオフセットの大きい材料により形成された絶縁層とを有する絶縁構造と、該絶縁構造上に形成されたゲート電極とを有する電界効果トランジスタが提供される。

上記電界効果トランジスタによれば、ＳｉＣとの間で良好な界面を形成する界面制御層と、該界面制御層よりも伝導キャリアに対するバンドオフセットの大きい絶縁層との多層構造絶縁体を用いることにより、伝導キャリアの移動度の低下を抑制するとともに、電界効果トランジスタの前記絶縁構造を解するゲートリークを低減する。ＩＩＩ族窒化物としては、ＡｌとＮとを含むのが好ましい。この際、厚さが６ｎｍ以下であることにより、格子不整合の影響を低減することができる。

或いは、前記界面制御層は、Ｂ_ｘＡｌ_{１−ｘ−ｙ}Ｇａ_ｙＮ層（ｘ＜０．４、ｙ＜０．４）を含むのが好ましい。ＢｘＡｌ_{１−ｘ−ｙ}Ｇａ_ｙＮ層は、ＳｉＣ層との格子整合をとることができるため、ＩＩＩ族窒化物とＳｉＣとの間により良好な界面を形成する。

前記絶縁層は、ＡｌＮとＡｌとＡｌ_ｘＮ_ｙとＡｌＡｓとＡｌＮ_ｘＡｓ_１−ｘとから成る群のうちから選択される少なくとも１つの材料からなる堆積層を酸化することにより形成されたＡｌ_２Ｏ_３層又は少量のＮ、Ａｓを含むＡｌ_２Ｏ_３層とすることも可能である。これにより製造工程を簡単にすることができる。

本発明の他の観点によれば、ＳｉＣ表面構造を有する基板を準備する工程と、該ＳｉＣ表面構造にソース及びドレインを形成する工程と、前記ＳｉＣ表面構造の表面を清浄化する工程と、前記ＳｉＣ表面構造に接してＡｌとＮとを含み厚さが１分子層以上の界面制御層を形成し、該界面制御層上に前記界面制御層とは異なる材料により形成された絶縁層を形成して絶縁構造を形成する工程と、該絶縁構造上にゲート電極を形成する工程とを有する電界効果トランジスタの製造方法が提供される。

上記方法によれば、表面のステップ構造制御および清浄化されたＳｉＣ表面構造に接して界面制御層を形成するため、ＳｉＣとの界面状態が良好になる。その上にリーク電流抑制効果の高い絶縁層を形成することにより、界面状態が良好なままでリーク電流を抑制することができる。

以上のように、本発明によれば、ＳｉＣとの間の界面状態を良好に保ちつつ、リーク電流を抑制することができ、高性能絶縁ゲートＳｉＣ系ＭＩＳＦＥＴを実現することができる。

本発明に係るＭＩＳＦＥＴは、電子が走行する絶縁体／ＳｉＣ界面には、ＳｉＣと同様の結晶構造を有するＩＩＩ族窒化物、例えばＡｌＮ単結晶をＳｉＣ表面に接して用い、一方、ゲート絶縁性の確保のために、さらに他の絶縁膜が用いることを特徴とする。

以下、本発明の実施の形態について図面を参照しつつ説明を行う。まず、本発明の第１の実施の形態によるＭＩＳＦＥＴについて図面を参照しつつ説明する。図１（Ａ）から図４（Ｊ）までに基づいて、本発明の第１の実施の形態によるＭＩＳＦＥＴの製造方法について説明する。まず、図１（Ａ）に示すように、４Ｈ−ＳｉＣ（０００１）_Ｓｉ基板１（ジャスト基板又は任意の結晶方向に１５°以下のオフセット角を有する基板とする。それ以上大きなオフセット角になるとステップの近接やファセットの形成が問題となり、他の結晶成長機構を考慮する必要が生じる。また、ＳｉＣの結晶構造は４Ｈでなくても６Ｈでも良い。）上にＳｉＣ層１ａを、例えばホモエピタキシャル成長により形成する。このエピタキシャル層は、高品質の単結晶層である。図１（Ｂ）に示すように、ＳｉＣ層１ａ上に、少なくとも、後にソース／ドレインが形成される領域に開口を有するマスクＲを形成し、ＳｉＣ内においてｎ型導電層を形成するための不純物としてＶ族元素であるＮやＰをイオン注入する。イオン注入された原子を電気的に活性化するための高温アニール処理を行うことにより、図１（Ｃ）に示すように、ソース／ドレイン領域３ａ／３ｂを形成することができる。

図１（Ｃ）までの工程を終了した後、図２（Ｄ）に示すように、ＳｉＣ基板１を洗浄し、例えば石英製の加熱炉内において水素ガスで希釈されたＨＣｌガス雰囲気中で（例えば、キャリアガスである水素ガスの流量が１ｓｌｍであり、ＨＣｌガスの流量が３ｓｃｃｍである。）、例えば、１３００℃で１０分間の熱処理を行う。（ガスエッチングにも高温アニール処理と同一の加熱炉を用いることで洗浄や加熱炉の移し替えを省いた連続処理も可能である。）この条件下におけるＳｉＣのエッチング速度は約０．３μｍ／ｈである。このようなガスエッチング処理により、上述のように、ＳｉＣ基板表面は原子レベルで平坦なテラスとステップからなるステップ−テラス構造となる。テラスの幅は、基板の面方位（オフ角）による。例えば、（０００１）_Ｓｉ面に対して０．２°程度のオフセット角を持つ場合、テラス幅はμｍオーダーとなる。ステップの高さは、ＳｉＣ基板表面の傾斜角、傾斜方向の結晶方位、ガスエッチングの条件を整えることで、４Ｈ−ＳｉＣの［０００１］方向の積層構造の単位周期に対応した４モノレイヤーになる。ガスエッチングの後に、ＳｉＣ基板を大気中に取り出す。尚、取り出した基板を原子間力顕微鏡により評価したところ、基板表面はステップ−テラス構造を有しており、テラス上は原子レベルで平坦であることがわかった。また、ステップの高さは４モノレイヤーになっていた。ＩＩＩ族窒化物を成長する前にＳｉＣ基板表面を上記構成にすることで、高品質な構造を成長できる１つの条件が満たされていることがわかる。

次に、図２（Ｅ）に示すように、大気中に取り出したＳｉＣ基板１の表面に対して、王水、塩酸、フッ酸による処理を順次行った。フッ酸処理により、ＳｉＣ基板１の表面にわずかに形成されているシリコン酸化膜を除去することができる。基板表面２にはＳｉＣ清浄表面２が形成されている。この処理を行ったＳｉＣ基板１に対しても、原子間力顕微鏡により評価したところ、ＳｉＣ基板１の表面にはステップ−テラス構造が観察された。すなわち、上記化学処理によっても表面のステップ−テラス構造は変化せず維持されていることが確認された。また、Ｘ線光電子分光法（ＸＰＳ）により表面分析を行ったところ、表面の酸素量がフッ酸の処理により大幅に低減していることが分かった。しかしながら、微量ではあるが、有意な量の酸素がなお残っていることも確認された。

図２（Ｆ）に示すように、上記ＳｉＣ基板１を高真空装置、例えばＭＢＥ（Ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ）装置内に取り付け、超高真空状態（例えば、１０^−６〜１０^−８Ｐａ）に保持した。超高真空状態において、例えば８００℃以下の温度（図では６００℃）において、Ｇａ原子ビーム又はＳｉ原子ビームの照射を開始し、その後、８００℃以上の温度（例えば１０００℃）へ昇温し、次いで、一定期間中高温に保持する。加熱・保持を行うプロセスは、少なくとも１回以上（図では２回）、好ましくは３回以上繰り返した。加熱中はＧａ照射を中断するのが好ましい。

次いで、１０００℃から６００℃まで降温させた後、再びＧａを照射し、温度を維持する。次いで、Ｇａの照射を中断し１０００℃まで昇温する。その後、温度を例えば９００℃まで降温し、Ａｌ５ａとＮ５ｂとを同時に供給する。この時点でＡｌＮの成長が開始する。尚、Ｇａ原子ビーム５ａの代わりに、又は、Ｇａ原子５ａに加えてＳｉ原子ビームを照射しても良い。ＸＰＳによる表面分析の結果、Ｇａ照射・加熱処理後の表面の酸素量は測定装置の測定限界以下になった。Ｇａ照射とそれに続く熱処理により、フッ酸処理によっても完全には除去し切れていない、もしくはフッ酸処理後大気中を介してＭＢＥ装置に取り付ける間に吸着した表面の酸素をほぼ完全に除去することができる。

図３（Ｇ）に示すように、ＡｌＮ膜の成長温度（例えば、Ｔｓ＝４００℃から１１００℃までの間、例えば９００℃）に設定し、超高真空状態（例えば、１０^−６〜１０^−８Ｐａ）においてＡｌ原子５ａとＮ原子５ｂとをＳｉＣ基板１表面に供給する。なお、成長中の真空度は、Ｎ原子供給量と成長装置の真空排気能力との平衡により決まる。一般的な成長条件では、１０^−２〜１０^−４Ｐａ程度となる。Ｎ原子５ｂは、例えば高周波プラズマ励起活性窒素を用いたｒｆ−ＭＢＥ法により基板表面に供給した。この時点から、ＡｌＮ層５がＳｉＣ基板１表面上に成長する。

ＡｌＮ層５の成長が開始されたタイミングから後にその場観察した電子線回折（ＲＨＥＥＤ）の測定を行った結果、振動が観測され、ＳｉＣ表面上においてＡｌＮ層がレイヤー・バイ・レイヤー（島状の３次元成長ではなく層状の２次元成長）の様式で成長していることが確認できた。

尚、ＲＨＥＥＤ振動の周期の持続に関しては成長条件により大きく異なり、より低温の成長では数１０周期を超える振動の持続が確認できる。原子間力顕微鏡によるＡｌＮ成長表面のステップ構造の観察より、高温での振動の減衰は、成長モードがレイヤー・バイ・レイヤー成長からステップフロー成長に移行したことによるものであることが分かった。尚、ステップフロー成長も２次元成長であり、結晶の高品質化という意味ではレイヤー・バイ・レイヤー成長と同様に結晶成長においては好ましいことである。尚、ＡｌＮ膜の結晶成長温度を、６００〜７００℃程度まで下げた場合には、ＲＨＥＥＤ振動の周期が２０周期以上にわたり明瞭に現れており、結晶成長温度を低温化にすることによって、レイヤー・バイ・レイヤー成長を長時間にわたり持続可能なことがわかる。しかし、例えば、４００℃以下の低温では、原子のマイグレーションや過剰原料の再脱離が不十分となり、結晶性が大幅に悪化する。すなわち、高品質ＡｌＮを得るためには少なくとも４００℃以上の温度が必要であることがわかる。

次に、図３（Ｈ）に示すように、厚さ４ｎｍのＡｌＮ層５を成長させた後に、ＡｌＮ層５上に厚さ４４ｎｍのＳｉＯ_２層７を形成する。ＳｉＯ_２層７は、ＡｌＮ層５上にスパッタ法或いはＣＶＤ法などによりアモルファス層として堆積する。図４（Ｖ）に示すように、ソース電極１１ａ及びドレイン電極１１ｂが形成される領域におけるＡｌＮ層５及びＳｉＯ_２層７を除去してソース電極１１ａ及びドレイン電極１１ｂを形成するとともに、ゲート電極１５が形成される領域上のＡｌＮ層５及びＳｉＯ_２層７を残して、その上にゲート電極１５を形成する。

図４（Ｊ）に、図４（Ｉ）の構造におけるゲート電極１５（右）からＳｉＣ基板１（左）までの基板法線方向におけるエネルギーバンド構造の概略を示す。図４（Ｊ）に示すように、ＳｉＣ−ＡｌＮ間の伝導帯のエネルギー不連続値ΔＥ_Ｃは、約＋２．０ｅＶである。また、ＡｌＮ−ＳｉＯ_２間の伝導帯のエネルギー不連続値ΔＥ_Ｃは、約＋０．７４ｅＶである。ＷＫＢ近似を用いてトンネル確率を計算すると、４ｎｍのＡｌＮ層と４４ｎｍのＳｉＯ_２層との積層構造では、この積層構造と同じゲート絶縁膜容量となる１００ｎｍのＡｌＮ単一層の場合と比較してＳｉＣ基板１側からゲート電極１５側にトンネルする電流成分をおよそ１０分の１に大幅に低減することができる。すなわち、より広い電界の範囲において絶縁性を保つことができることがわかる。

以上のように、本実施の形態によるＭＩＳＦＥＴを用いると、ゲート絶縁性を向上することができることがわかる。一方、ＡｌＮ層５とＳｉＣ基板１との界面近傍のＳｉＣ層中を走行するチャネル電子の実効移動度は、ＡｌＮ／ＳｉＣ界面により決まるので、高品質ＡｌＮ層を用いることにより電子の実効移動度を高くすることができ、ＭＩＳＦＥＴのオン特性を改善することができる。尚、ＡｌＮ／ＳｉＣ界面近傍を走行する電子がＡｌＮ／ＳｉＣ界面の影響下にあるためには、ＡｌＮ層の厚さは必ず１分子層（ｃ軸格子定数の半分）以上である必要がある。１分子層に満たない島状のＡｌＮ層を用いると、電子はＡｌＮとＳｉＯ_２という異なる高さの障壁の影響を直接的受けるため、界面内における障壁高さの高低によるキャリア散乱を強く受け、性能が著しく低下する。またＡｌＮ層は、可能な限り平坦に近い方が望ましい。電子はＡｌＮ層を介してＳｉＯ_２の障壁の影響を受けるため、ＡｌＮ層の厚さにばらつきがあると、実効的に電子が影響を受ける障壁高さに大小が生じ電子が散乱される原因となるからである。原子レベルの平坦性の実現は、レイヤー・バイ・レイヤー成長もしくはステップフロー成長によりＡｌＮ層を形成することにより達成される。

尚、界面制御層として機能させるためにはＡｌＮ層としては厚さを６ｎｍ以下とするのが好ましい。すなわち、ＡｌＮ層５が厚くなると、ＳｉＣ基板１との格子不整合のためにミスフィット転位が発生し、それに基づくＡｌＮ層の結晶性の悪化が問題となる。それを防ぐために、ＡｌＮ層の厚さはミスフィット転位が発生しない、いわゆる臨界膜厚以下に設定することが望ましい。発明者らの実験によると、少なくとも６ｎｍを超えると転位が発生し始めることが分かっている。従って、ＡｌＮ層の厚さを６ｎｍ以下にすることが、ミスフィット転位抑制のための条件である。また、ＡｌＮ層の厚さを小さくすることは、電界印加時に、電子がＡｌＮ層をトンネルし、ＡｌＮとＳｉＯ_２の界面に蓄積することを防ぐという意味でも重要である。

以上、説明したように、本実施の形態によるＭＩＳＦＥＴを用いると、ＳｉＣ基板とＡｌＮ層との良好な界面を形成することができるため、実効チャネル電子移動度を高めることができる。一方、ＡｌＮ層とゲート電極との間にＳｉＯ_２層が形成されているため、ＳｉＣ基板１側からゲート電極１５側にトンネルする電流成分をＡｌＮ層のみの場合に比べて大幅に低減することができる。

尚、ゲート電極側の絶縁層としては、ＳｉＯ_２に代えて他の物質を用いることも可能である。絶縁体としては様々な選択肢があるが、堆積方法が最も良く研究されているものとしてＳｉＯ_２以外にはＳｉ_ｘＮ_ｙを用いることが考えられる。

次に、本発明の第２の実施の形態によるＭＩＳＦＥＴについて図面を参照して説明する。

本実施の形態によるゲート電極側の絶縁体として、Ａｌ_２Ｏ_３を用いる。図５（Ａ）に示すように、本実施の形態によるＭＩＳＦＥＴは、ｐ型ＳｉＣ基板４１に高濃度にｎ型不純物がドーピングされたソース及びドレイン領域４３ａ・４３ｂと、ＳｉＣ基板１上の上記ソース領域４３ａと、ドレイン領域４３ｂとの間に形成され、ＡｌＮ層／Ａｌ_２Ｏ_３層の積層構造４５、５１と、その上に形成されるゲート電極５５とを有している。ここで、ＡｌＮ層４５との親和性を考慮すると、Ａｌを成分として含む絶縁体を利用するのが望ましい。加えて、Ａｌ_２Ｏ_３は大きなバンドギャップ、高い絶縁性、大きな誘電率を持っておりＭＩＳＦＥＴへの応用に適している。図５（Ｂ）に、図５（Ａ）に示すＳｉＣ系ＭＩＳＦＥＴのゲート電極５５（右側）からＳｉＣ基板４１（左側）に向けてのエネルギーバンド構造の概略を示す。図５（Ｂ）に示すように、ＳｉＣ−ＡｌＮ間の伝導帯のエネルギー不連続値ΔＥ_Ｃは、約＋２．０ｅＶである。また、ＡｌＮ−Ａｌ_２Ｏ_３間の伝導帯のエネルギー不連続値ΔＥ_Ｃは、約＋０．２９ｅＶである。４ｎｍのＡｌＮ層と１０８ｎｍのＡｌ_２Ｏ_３層との積層構造では、この積層構造と同じゲート絶縁膜容量となる１００ｎｍのＡｌＮ単一層の場合と比較してＳｉＣ基板４１側からゲート電極５５側にトンネルする電流成分を約１００分の１に低減することができる。すなわち、より広い電界の範囲において絶縁性を保つことができることがわかる。

ここで、Ａｌを含む絶縁体の形成方法として、図６（Ａ）（図３（Ｈ）に対応する）、（Ｂ）に示すように、ＡｌＮ層又はＡｌ層又はＡｌ_ｘＮ_ｙ層又はＡｌＡｓ層、又は、ＡｌＮ_ｘＡｓ_１−ｘ層５（図ではＡｌＮ）を最初に堆積し、それを酸化することにより、Ａｌ_２Ｏ_３層もしくは少量のＮ、Ａｓを含んだＡｌ_２Ｏ_３層５ａを形成することができる。図６（Ａ）、（Ｂ）に示す酸化法を用いることによりＡｌＮ／Ａｌ_２Ｏ_３系の多層絶縁膜を形成できることは工程の簡略化の観点から好ましい。

以上、本実施の形態によるＳｉＣ系ＭＩＳＦＥＴによれば、第１の実施の形態によるＳｉＣ系ＭＩＳＦＥＴと同様の効果を得ることが出来る上に、製造工程をより簡単にすることができるという利点がある。

次に、本発明の第３の実施の形態によるＳｉＣ系ＭＩＳＦＥＴについて図面を参照しつつ説明を行う。図７は、本実施の形態によるＳｉＣ系ＭＩＳＦＥＴの構造例を示す断面図である。図７に示すように、本実施の形態によるＳｉＣ系ＭＩＳＦＥＴは、ｐ−ＳｉＣ基板２１に形成されたソース領域２３ａ、ドレイン領域２３ｂと、それぞれの上に形成されたソース電極３１ａ及びドレイン電極３１ｂと、チャネル領域上に形成されたＢ_ｘＡｌ_{１−ｘ−ｙ}Ｇａ_ｙＮ層（ｘ＜０．４，ｙ＜０．４）と、ゲート電極３５とを有している。ＢＡｌＧａＮ混晶を用いると、面内格子定数をＳｉＣにほぼ完全に一致させることができる。格子定数を一致させることができれば、界面における歪みの低減とミスフィット転位の発生とを抑制することができるので望ましい。尚、混晶組成が大きくなると混晶のミクロな組成揺らぎに基づく、いわゆる合金散乱が大きくなり電子移動度の低下が生じるため、ＧａＮ、ＢＮのモル分率はそれぞれ４０％以下にするのが好ましい。このように、界面制御層としてＢＡｌＧａＮ層２５を用い、その面内格子定数がＳｉＣ２１の面内格子定数と０．５％以下の不整合であるのが好ましい。尚、図７に示すように、ＢＡｌＧａＮ層の上に例えばＳｉＯ_２層又はＳｉ_ｘＮ_ｙ層などを積層すると、トンネル電流を抑制することができるという利点がある。

次に、本発明の第４の実施の形態によるＳｉＣ系ＭＩＳＦＥＴについて図面を参照しつつ説明を行う。ＡｌＮ層および電極層との親和性（膜形成時のぬれ性、デバイス特性劣化につながる固相反応の抑制）のために絶縁体を複数構成にすることもできる。ＡｌＮ層と親和性の良い第１の絶縁体と、金属と親和性の良い第２の絶縁体を積層する方法に関しては、第２及び第３の実施の形態において説明したが、さらに、第１の絶縁体と第２の絶縁体とだけでは性能が不足な場合、例えばバンドオフセットが小さい問題などを解決するために第１及び第２の絶縁体間に第３の絶縁体を入れた３層構造を形成することも可能である。

図８（Ａ）は、本実施の形態によるＳｉＣ系ＭＩＳＦＥＴの構造例を示す図である。図８（Ａ）に示すように、本実施の形態によるＳｉＣ系ＭＩＳＦＥＴは、ｐ−ＳｉＣ基板６１と、基板６１に形成されたソース領域６３ａ及びドレイン領域６３ｂと、これらの上に形成されたソース電極７５ａ及びドレイン電極７５ｂと、チャネル層の上に形成された多層絶縁体（ＡｌＮ層６５、Ａｌ_２Ｏ_３層６７、ＳｉＯ_２層７１）と、多層絶縁体上に形成されたゲート電極７７とを有している。図８（Ｂ）は、図８（Ａ）の構造におけるゲート電極７７（右）からＳｉＣ基板６１（左）までの基板法線方向におけるエネルギーバンド構造の概略を示す。図８（Ｂ）に示すように、ＳｉＣ−ＡｌＮ間の伝導帯のエネルギー不連続値ΔＥ_Ｃは、約＋２．０ｅＶである。また、ＡｌＮ−Ａｌ_２Ｏ_３間の伝導帯のエネルギー不連続値ΔＥ_Ｃは、約＋０．２９ｅＶである。Ａｌ_２Ｏ_３−ＳｉＯ_２間の伝導帯のエネルギー不連続値ΔＥ_Ｃは、約＋０．４５ｅＶである。例えば、４ｎｍのＡｌＮ層と５ｎｍのＡｌ_２Ｏ_３層と４２ｎｍ厚のＳｉＯ_２層との積層構造では、この積層構造と同じゲート絶縁膜容量となる１００ｎｍのＡｌＮ単一層の場合と比較してＳｉＣ基板４１側からゲート電極５５側にトンネルする電流成分を大幅に低減することができる。すなわち、より広い電界の範囲において絶縁性を保てることが分かる。

尚、絶縁体同士の固相反応抑制のために絶縁体間に異種物質を挿入することもできる。但し、挿入される異種物質は、金属や半導体などの比較的バンドギャップの狭い物質は好ましくない。金属や半導体を用いると、挿入物質中に電荷が蓄積したり、共鳴トンネルが生じて、ヒステリシスが生じたり、ゲート絶縁性が悪くなる原因となる。

次に、本発明の第５の実施の形態によるＳｉＣ系トランジスタについて図面を参照しつつ説明を行う。本実施の形態によるＳｉＣ系トランジスタは、金属／絶縁体／金属／絶縁体／１分子以上の厚さのＡｌとＮとを含む界面制御層／ＳｉＣ構造を有するフローティングゲート構造を持つ電界効果トランジスタであって、フローティングゲート構造を持つ電界効果トランジスタである。フローティングゲート構造を有する電界効果トランジスタは、例えば不揮発性メモリなどの様々なデバイスへの応用が可能である。図９（Ａ）は、本実施の形態によるＭＩＳＦＥＴをベースにした不揮発性メモリデバイス構造例を示す図である。図９（Ａ）に示すように、本実施の形態による不揮発性メモリデバイスは、ｐ−ＳｉＣ基板８１と、基板８１内に形成されたソース及びドレイン領域８３ａ、８３ｂと、チャネル領域上に形成された積層構造であって、ＡｌＮ層８５と、ＧａＮ層９５ｂとＡｌＮ層９１との積層構造と、ソース及びドレイン領域８３ａ、８３ｂのそれぞれに対して形成されたソース及びドレイン電極９５ａ、９５ｂと、上記積層の上に形成されたゲート電極（制御電極）９７とを有している。

図９（Ｂ）は、図９（Ａ）の構造におけるゲート電極９７（右）からＳｉＣ基板８１（左）までの基板法線方向におけるエネルギーバンド構造の概略を示す図である。図９（Ｂ）に示すように、ＳｉＣ基板８１に対して形成された２層のＡｌＮ層８５、９１の間に、ＡｌＮに対して伝導帯のエネルギーバンド不連続値として約−２ｅＶの値を有するＧａＮ層８７を形成すると、ＧａＮ層８７は両側をエネルギー障壁層で囲まれた量子井戸層として機能し、この量子井戸層（８７）中にチャネル層からの電子を蓄積しておくことができる。障壁高さが２ｅＶと高いため、室温においても量子井戸（８７）からチャネル層に戻る電子の量は少ない。量子井戸層（８７）中に蓄積されている電子（電荷）量により、図９（Ａ）に示すトランジスタのしきい値電圧が変化することを利用して、不揮発性メモリデバイスを構成することができる。

ＳｉＣ上に超低損失のパワートランジスタ、高出力高周波トランジスタ、又は、極めて小さなゲート長を持つ電界効果トランジスタを形成する場合に、上記不揮発性メモリデバイスを同じ基板上に集積化することができるという利点を有している。

尚、本明細書において、ＳｉＣ表面構造という用語は、ＳｉＣ基板の表面と、例えばＳｉ基板やサファイア基板上などの異種材料上に堆積されたＳｉＣ層の表面とのいずれをも含むものとする。ＳｉＣ基板という場合にも、その中にはＳｉＣが表面に存在する基板という意味が含まれるものとする。

本明細書としては、プレーナー型のＭＩＳＦＥＴを実施例として記述したが、本発明の実施はプレーナー型に限らない。パワートランジスタなどでは、ドレイン電極が基板裏面にある縦型のＦＥＴが良く用いられる。ソースやドレインなどの構造は異なるが、スイッチ作用を行う金属−絶縁体−半導体構造は同一であり、本発明の適用範囲である。

ＩＩＩ族窒化物と称する場合には、Ｂ、Ａｌ、Ｇａ、Ｉｎのうちの少なくとも１つ以上ＩＩＩ族元素とＮとを含むことを意味する。Ｖ族の元素としてＮ以外の元素を含んでいても良いし、またＧａＮやＡｌＮなどの化合物のみではなく、Ａｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎなどの混晶も含まれるものとする。

図１（Ａ）から図１（Ｃ）までは、本発明の第１の実施の形態によるＭＩＳＦＥＴの製造方法を示す図である。 図２（Ｄ）から図２（Ｆ）までは、本発明の第１の実施の形態によるＭＩＳＦＥＴの製造方法を示す図であり、図１に続く図である。 図３（Ｇ）から図３（Ｈ）までは、本発明の第１の実施の形態によるＭＩＳＦＥＴの製造方法を示す図であり、図２に続く図である。 図４（Ｉ）は、本発明の第１の実施の形態によるＭＩＳＦＥＴの製造方法を示す図であり、図３に続く図である。図４（Ｊ）は、図４（Ｉ）に示すＭＩＳＦＥＴのゲートから基板にかけてのエネルギーバンド構造を示す図である。 本発明の第２の実施の形態によるＭＩＳＦＥＴ構造（図５（Ａ））とそのエネルギーバンド構造（図５（Ｂ））である。 図６（Ａ）及び（Ｂ）に示す構造の製造工程の一例を示す図である。 本発明の第３の実施の形態によるＭＩＳＦＥＴの構造を示す図である。 本発明の第４の実施の形態によるＭＩＳＦＥＴの構造を示す図である。 本発明の第５の実施の形態によるＭＩＳＦＥＴであって、フローティングゲート構造を持つ電界効果トランジスタであって、フローティングゲート構造を持つ電界効果トランジスタの構造を示す図である。 ＡｌＮ／ＳｉＣ ＭＩＳダイオードの電界強度と電流密度との関係を示す図である。

Claims (11)

1. ＳｉＣ表面構造と、
   該ＳｉＣ表面構造に形成されたソース及びドレインと、
   前記ＳｉＣ表面構造に接して形成されたＡｌを含むIII族窒化物層であって１分子層から前記ＳｉＣ表面構造とミスフィット転位を生じない臨界膜厚までの間の膜厚を有する界面制御層と、
   該界面制御層上に前記界面制御層とは異なる材料であって前記界面制御層よりも伝導キャリアに対するバンドオフセットの大きい材料の、Ａｌ_２Ｏ_３層、ＳｉＯ_２層の順で形成された絶縁層とを有する絶縁構造と、
   該絶縁構造上に形成されたゲート電極と
   を有する電界効果トランジスタ。
2. 前記III族窒化物層は、ＡｌＮであり、厚さが６ｎｍ以下であること特徴とする請求項１に記載の電界効果トランジスタ。
3. 前記界面制御層は、Ａｌの他に、Ｂ、Ｇａ、Ｉｎのうちの少なくとも１つ以上のIII族元素とＮとを含むことを特徴とする請求項１に記載の電界効果トランジスタ。
4. 前記界面制御層は、面内格子定数がＳｉＣの面内格子定数と０．５％以下の不整合であるＢＡｌＮ層を含むことを特徴とする請求項１に記載の電界効果トランジスタ。
5. ＳｉＣ表面構造と、
   該ＳｉＣ表面構造に形成されたソース及びドレインと、
   前記ＳｉＣ表面構造に接して形成されたＡｌを含むIII族窒化物層であって１分子層から前記ＳｉＣ表面構造とミスフィット転位を生じない臨界膜厚までの間の膜厚を有する界面制御層と、
   該界面制御層上に前記界面制御層とは異なる材料であって前記界面制御層よりも伝導キャリアに対するバンドオフセットの大きい材料の、Ａｌ _２ Ｏ _３ 層、Ｓｉ _ｘ Ｎ _ｙ 層の順で形成された絶縁層とを有する絶縁構造と、
   該絶縁構造上に形成されたゲート電極と
   を有する電界効果トランジスタ。
6. 前記Ａｌ _２ Ｏ _３ 層は、ＡｌＮとＡｌとＡｌ_ｘＮ_ｙとＡｌＡｓとＡｌＮ_ｘＡｓ_１−ｘとから成る群のうちから選択される少なくとも１つの材料の堆積層を酸化することにより形成されたＡｌ_２Ｏ_３層又は少量のＮ又はＡｓのうちの少なくとも一方を含むＡｌ_２Ｏ_３層であることを特徴とする請求項１から５までのいずれか１項に記載の電界効果トランジスタ。
7. ＳｉＣ表面構造を有する基板を準備する工程と、
   該ＳｉＣ表面構造にソース及びドレインを形成する工程と、
   前記ＳｉＣ表面構造の表面のステップ構造制御および清浄化する工程と、
   前記ＳｉＣ表面構造に接してＡｌを含むIII族窒化物層であって１分子層から前記ＳｉＣ表面構造とミスフィット転位を生じない臨界膜厚までの間の膜厚を有する界面制御層をレイヤー・バイ・レイヤー成長もしくはステップフロー成長にて形成する工程と、
   該界面制御層上に前記界面制御層とは異なる材料であって前記界面制御層よりも伝導キャリアに対するバンドオフセットの大きい材料の、Ａｌ_２Ｏ_３層、ＳｉＯ_２層の順で形成される絶縁層を有する絶縁構造を形成する工程と、
   該絶縁構造上にゲート電極を形成する工程と
   を有する電界効果トランジスタの製造方法。
8. 前記III族窒化物層はＡｌＮであり、厚さが６ｎｍ以下であることを特徴とする請求項７に記載の電界効果トランジスタの製造方法。
9. SiC表面構造として4H-SiCもしくは6H-SiCの(0001)面から１５度以内のオフセット角を有する面を用い、そのステップ構造制御として、それぞれのSiCの単位周期(c軸格子定数)高さのステップを持つステップ-テラス構造を形成する請求項７又は８に記載の電界効果トランジスタの製造方法。
10. ＳｉＣ表面構造と、
    該ＳｉＣ表面構造に形成されたソース及びドレインと、
    前記ＳｉＣ表面構造に接して形成されＡｌとＮを含み厚さが１分子層以上でありミスフィット転位を生じない臨界膜厚以下である界面制御層と、該界面制御層上に前記界面制御層とは異なる材料であって前記界面制御層よりも伝導キャリアに対するバンドオフセットの大きい材料の、Ａｌ_２Ｏ_３層、ＳｉＯ_２層の順で絶縁層とを有する絶縁構造であって、
    前記Ａｌ_２Ｏ_３層は、ＡｌＮとＡｌとＡｌ_ｘＮ_ｙとＡｌＡｓとＡｌＮ_ｘＡｓ_１−ｘとから成る群のうちから選択される少なくとも１つの材料の堆積層を酸化することにより形成されたＡｌ_２Ｏ_３層又は少量のＮ又はＡｓのうちの少なくとも一方を含むＡｌ_２Ｏ_３層である絶縁構造と、
    該絶縁構造上に形成されたゲート電極と
    を有する電界効果トランジスタ。
11. 請求項１から６、請求項１０のいずれか１項に記載のドレインに対する電極が、前記ＳｉＣ表面構造の表面又は裏面を含む任意の位置に形成されていることを特徴とする電界効果トランジスタ。

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