JP4538162B2

JP4538162B2 - Transmission line test circuit

Info

Publication number: JP4538162B2
Application number: JP2001069370A
Authority: JP
Inventors: 浩村田
Original assignee: ネッツエスアイ東洋株式会社
Priority date: 2001-03-12
Filing date: 2001-03-12
Publication date: 2010-09-08
Anticipated expiration: 2021-03-12
Also published as: JP2002271289A

Description

【０００１】
【発明の属する技術分野】
本発明は、複数の伝送信号を多重化して伝送する多重化伝送装置において伝送路試験を行う伝送路試験回路に関し、特に、送受信のフレームビットに警報情報等の情報が含まれており受信データと送信データのフレーム位相が常に一定とは限らない場合においても回路規模を大幅に縮小することができる伝送路試験回路に関する。
【０００２】
【従来の技術】
一般に、複数の伝送信号を多重化して伝送する多重化伝送装置においては、Loop回路等を用いて伝送路の試験を行う伝送路試験回路が知られている。
図８は、多重化伝送装置における伝送路試験回路の構成図である。
図８に示すように、伝送路試験回路は、第１の装置に試験信号生成部１と検出部３とを設け、上記第１の装置に伝送路Lを介して接続された第２の装置にLoop回路２を設け、上記第１の装置における試験信号生成部１で生成されたPNパターンが主信号に挿入され上記伝送路Lへ出力され、上記第２の装置におけるLoop回路２にて折り返されて上記伝送路Lを介して戻ってきた主信号から上記第１の装置における検出部３にてPNパターンが取得され、その取得結果に基づいてエラーチェックが行われるようになっている。
次に、送受信のフレームビットに警報情報等の情報が含まれている場合の伝送路試験回路について図９を参照して説明する。ここで、上記送受信のフレームビットに警報情報等の情報が含まれている場合には、たとえ試験中でLoopが設定されていても、上記フレームビットは通常どおり互いの装置に渡って監視しておくことが望まれる。
図９に示すように、この伝送路試験回路は、第１の装置に試験信号生成部１と第１のフレームINS部４と第１のフレームDET部５と検出部３とを設け、上記第１の装置に伝送路Lを介して接続された第２の装置に第２のフレームDET部６とLoop回路２と第２のフレームINS部７とを設け、上記第１の装置における送信側では、フレームビット以外の主信号部分に上記試験信号生成部１で生成されたPNパターンが挿入され、上記第１のフレームINS部４により主信号部分にフレームビットが付加されて上記伝送路Lへ出力され、また受信側では、上記伝送路Lより上記Loop回路２にて折り返されて戻ってきた主信号は、第１のフレームDET部５によりフレーム同期が取られてから上記検出部３でPNパターンが取得され、その取得結果に基づいてエラーチェックが行われる。
そして、上記第２の装置においては、上記伝送路Lよりの信号は、上記第２のフレームDET部６にてフレーム同期が取られ上記Loop回路２にて受信データを送信データのフレーム位相にあわせるように受信データがシフトされ(フレームビットの位置が一致する)、送信データのフレームビット位置以外のデータ部分が受信データのフレームビット位置以外のデータ部分に置き換えられ、上記第２のフレームINS部７にてフレームビットが付加され上記伝送路Lへ送信される（図１０参照）。
【０００３】
ここで、上記Loop回路２において受信データと送信データのフレーム位相が常に一定の関係となっていれば良いが、受信データの同期確立はその時の状況によって変わるので、受信データと送信データのフレーム位相は常に一定とは限らない。
そのため上記Loop回路２の構成は、上記位相のずれに対処するため図１１の様になっていた。図１１は、従来のLoop回路２の構成図である。
図１１に示すように、このLoop回路２は、受信データが入力されるn段シフト回路８と、上記n段シフト回路８に接続された切替部９と、受信フレームパルスおよび送信フレームパルス（図１２参照）が入力されるとともに上記切替部９に接続された位相差検出回路１０と、上記送信フレームパルスおよび送信データが入力されるとともに上記切替部９に接続された第１のスイッチ１１と、上記送信データおよびLoop制御信号が入力されるとともに上記第１のスイッチ１１に接続された第２のスイッチ１２とを有している。
上記Loop回路の動作を説明すると、上記n段シフト回路８には、受信データと送信データのフレーム位相の最大位相差を許容するシフトレジスタ群が用意され、受信データが入力されるとすべての位相差に対応するシフト受信データが出力される。上記シフト受信データは、上記切替部９へ入力され、上記位相差検出回路１０よりのセレクト信号により一つのシフト受信データが選択される。すなわち、上記位相差検出回路１０は、上記受信フレームパルスに対する上記送信フレームパルスの位相差を検知し、その位相差をなくすべく(受信フレームビット位置と送信フレームビット位置を等しくする)、それに見合ってシフトされた受信データを得るためのセレクト信号を生成している。
上記第１のスイッチ１１は、上記送信フレームパルスにより切替えられ、上記送信フレームパルスが出てないときは上記切替部９よりのシフト受信データが上記第２のスイッチ１２へ抜け、上記送信フレームパルスが出ているときは、送信データ(フレームビット)が上記第２のスイッチ１２へ抜けるようになっている。従って、送信データのフレームビットはその時にデータ部分のみが受信データに置きかわる。
そして、上記第２のスイッチ１２は、上記Loop制御信号により切替えられ、Loop時は上記第１のスイッチ１１よりの出力が選択され、通常時は上記送信データがそのまま抜けるようになっている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来方式では、送受信間がどんな位相差であってもLoopを行うことはできるが、全ての位相差に対応するために非常に大きなシフトレジスタ回路（n段シフト回路８）を必要とするため回路規模が増大してしまうという問題があった。
本発明の課題は、このような課題を解決することにある。すなわち、本発明の目的は、フレームビットのビット数分の位相差を持つ２つの受信データを用意し、その２つの受信データを受信側フレームパルス及び送信側フレームパルスによる切替信号で切り替えることにより、回路規模を大幅に縮小することができる伝送路試験回路を提供することにある。
【０００５】
【課題を解決するための手段】
前記課題を解決するために、請求項１記載の発明は、第１の装置に伝送路を介して接続された第２の装置に設けたＬｏｏｐ回路と、により第１の装置と第２の装置との間のフレームビットの送受信に影響を与えることなく、上記伝送路を試験するための伝送路試験回路であって、上記第１の装置は、上記試験信号生成部が生成したＰＮパターンをフレームビット以外の主信号部分に挿入すると共に、第１のフレームＩＮＳ部（登録商標）にてフレームビットを主信号部分に付加して上記伝送路へと出力し、上記第２の装置は、上記第１の装置から上記伝送路を介して受信した受信データについて第２のフレームＤＥＴ部にてフレーム同期を取り、上記Ｌｏｏｐ回路は、第２のフレームＤＥＴ部から出力される受信データと、受信データをフレームビットと同じビット数だけ後ろにシフトした信号と、受信データをフレームビットの２倍のビット数だけ後ろにシフトした信号の何れかを選択的に出力するスイッチ手段を有し、受信フレームパルスと送信フレームパルスとが重複しない場合には、前記スイッチ手段が、上記受信フレームパルスの立下がるタイミングで前記受信データを選択して出力するよう切り替わり、送信フレームパルスの立下がるタイミングで前記受信データをフレームビットと同じビット数だけ後ろにシフトした信号を選択して出力するよう切り替わり、受信フレームパルスと送信フレームパルスとが少なくとも一部で重複する場合には、前記スイッチ手段が、受信フレームパルスをそのパルス幅と同じだけ後ろにシフトしたパルスが立下がるタイミングで前記受信データをフレームビットと同じビット数だけ後ろにシフトした信号を選択して出力するよう切り替わり、送信フレームパルスが立下がるタイミングで前記受信データをフレームビットの２倍のビット数だけ後ろにシフトした信号を選択して出力するよう切り替わり、更に上記Ｌｏｏｐ回路が、送信フレームパルスの区間のみ送信データを選択し、残りの区間では上記スイッチ手段の出力を選択して上記第２の装置の第２のフレームＩＮＳ部へと出力し、第２のフレームＩＮＳ部がフレームビットを付加して上記伝送路へと出力し、第１の装置は、上記第２の装置から上記伝送路を介して受信したデータについて第１のフレームＤＥＴ部にてフレーム同期を取り、受信したデータを検出部にてエラーチェックすることを特徴とする。
【０００６】
【発明の実施の形態】
以下、図示した実施の形態例に基づいて本発明を詳細に説明する。
図１は、本発明に係る伝送路試験回路の実施の形態を示す機能ブロック図である。この本発明に係る伝送路試験回路の基本構成及び動作は、図９に示した物と同様である。
すなわち、図１に示すように、この伝送路試験回路は、第１の装置に試験信号生成部１と第１のフレームINS部４と第１のフレームDET部５と検出部３とを設け、上記第１の装置に伝送路Lを介して接続された第２の装置に第２のフレームDET部６とLoop回路２’と第２のフレームINS部７とを設け、上記第１の装置における送信側では、フレームビット以外の主信号部分に上記試験信号生成部１で生成されたPNパターンが挿入され、上記第１のフレームINS部４により主信号部分にフレームビットが付加されて上記伝送路Lへ出力され、また受信側では、上記伝送路Lより上記Loop回路２’にて折り返されて戻ってきた主信号は、第１のフレームDET部５によりフレーム同期が取られてから上記検出部３でPNパターンが取得され、その取得結果に基づいてエラーチェックが行われる。
そして、上記第２の装置においては、上記伝送路Lよりの信号は、上記第２のフレームDET部６にてフレーム同期が取られ上記Loop回路２’にて受信データを送信データのフレーム位相にあわせるように受信データがシフトされ(フレームビットの位置が一致する)、送信データのフレームビット位置以外のデータ部分が受信データのフレームビット位置以外のデータ部分に置き換えられ、上記第２のフレームINS部７にてフレームビットが付加され送信される（図１０参照）。
上記図１に示した伝送路試験回路においては、上記Loop回路２’の構成のみが異なっているので、以下では上記Loop回路２’について説明する。
【０００７】
図２は、上記Loop回路２’の構成図である。
図２に示すように、上記Loop回路２’は、第１の受信データが入力される第１のシフト回路１３と、上記第１のシフト回路１３に接続された第１のスイッチ１４と、上記第１のスイッチ１４に接続された第２のシフト回路１５と、上記第１のスイッチ１４および第２のシフト回路１５に接続された第２のスイッチ１６と、第１の受信フレームパルスが入力される第３のシフト回路１７と、上記第１の受信フレームパルスが入力されるとともに上記第３のシフト回路１７および第１のスイッチ１４に接続された第３のスイッチ１８と、送信フレームパルスおよび上記第１の受信フレームパルスが入力されるとともに上記第１のスイッチ１４および第３のスイッチ１８に接続されたパルスチェック部１９と、上記送信フレームパルスが入力されるとともに上記第２のスイッチ１６および第３のスイッチ１８に接続された受信データ切替信号生成部２０と、上記送信フレームパルスおよび第１の送信データが入力されるとともに上記第２のスイッチ１６に接続された第４のスイッチ２１と、Loop制御信号が入力されるとともに上記第４のスイッチ２１に接続された第５のスイッチ２２とを有している。
【０００８】
次に、上記Loop回路２’内の各部の動作について説明する。
図２において、上記第１のシフト回路１３は、上記第１の受信データを入力しシフトし、その出力が上記第１のスイッチ１４へ第１の入力として入力される。
また、上記第１のスイッチ１４へは上記第１の受信データも第２の入力として入力され、上記パルスチェック部１９からのセレクト信号により切替えられる。
上記第１のスイッチ１４で選択された上記第１の受信データあるいは１段シフトされた受信データは上記第２のスイッチ１６へ第１の入力（第２の受信データ）として入力されると同時に上記第２のシフト回路１５に入力され、上記第２のシフト回路１５にて２段にシフトされた受信データが上記第２のスイッチ１６へ第２の入力として入力され、上記受信データ切替信号生成部２０にて作られたセレクト信号により切替えられる。
上記第３のシフト回路１７には上記第１の受信フレームパルスが入力されシフトされ、上記第３のスイッチ１８へ第１の入力として入力されるとともに、上記第３のスイッチ１８へ第２の入力として上記第１の受信フレームパルスが入力され、上記パルスチェック部１９からのセレクト信号により切替えられる。
上記パルスチェック部１９には上記第１の受信フレームパルスおよび送信フレームパルスが入力され両パルスが重なっているかどうかが検出され、その結果が出力されて上記第１のスイッチ１４および第３のスイッチ１８のセレクト信号となる。
そして、上記受信データ切替信号生成部２０へは上記第３のスイッチ１８で選択された第２の受信フレームパルスが入力されるとともに上記送信フレームパルスも入力される。上記受信データ切替信号生成部２０は、これら２つの信号から上記第２のスイッチ１６のセレクト信号を生成し、上記第２のスイッチ１６を切替える。
上記第４のスイッチ２１へは上記第２のスイッチ１６にて選択された第３の受信データが第１の入力として入力されるとともに上記第１の送信データが第２の入力として入力され、上記送信側フレームパルスにて切替えられる。
上記第５のスイッチ２２へは上記第４のスイッチ２１にて選択された第３の送信データが第１の入力として入力されるとともに上記第１の送信データも第２の入力として入力され、上記Loop制御信号によって切替えられて第２の送信データとして出力される。
上記Loop回路２’内の各部の動作は、以上の様になる。
【０００９】
次に、フレームビットが１ビットで送信データと受信データとの間に位相差がある場合の上記Loop回路２’内の信号の流れについて説明する。
なお、上記フレームビットが１ビット以上のときは図３に示すようなデータとフレームパルスの状態となり、以下の説明がそのままあてはまる。
ここでは、フレームビットが１ビットであるので上記第１，２，３のシフト回路１３、１５、１７はすべて１段のシフト回路となる(１ビット以上のときはその数分の段数のシフト回路を用意すれば良い；５ビットなら５段シフト回路となる)。
上記第１の受信データとそれを上記第１のシフト回路１３にて１段シフトされた受信データとは、上記パルスチェック部１９よりのセレクト信号に基づく上記第１のスイッチ１４にてどちらか一方が選択されるが、ここでは、上記第１の受信フレームパルスと送信フレームパルスとが上記パルスチェック部１９にて重ならないと判定され、上記第１の受信データを選択するセレクト信号が上記パルスチェック部１９より出力されるので上記第２の受信データは上記第１の受信データということになる(受信データ２=受信データ１)。よって、上記第２のスイッチ１６の入力としては、上記第１の受信データと上記第１の受信データを上記第２のシフト回路１５にて１段シフトした受信データが用意される。
次に、上記第１の受信フレームパルスとそれを上記第３のシフト回路１７にて１段シフトした受信フレームパルスとは、上記第３のスイッチ１８にてどちらか一方が選択されるが、これも上述した受信データの場合と同様の理由（上記第１の受信フレームパルスと送信フレームパルスとが上記パルスチェック部１９にて重ならないと判定され、上記第１の受信フレームパルスを選択するセレクト信号が上記パルスチェック部１９より出力される）から上記第３のスイッチ１８の出力としては上記第１の受信フレームパルスが出力される。
【００１０】
上記第１の受信フレームパルスと送信フレームパルスをもとに上記受信データ切替信号生成部２０は、上記第２のスイッチ１６の切替え信号を生成する。この切替信号は、上記第２の受信フレームパルスの立下がりで変化し(例えば"L"になるとする)、これにより上記第２のスイッチ１６は、上記第２のシフト回路１５にてシフトされない方の受信データを選択して出力する。
また、上記受信データ切替信号生成部２０よりの切替信号は、上記送信フレームパルスの立下がりでも変化し(例えば"H"になる)、これにより上記第２のスイッチ１６は、上記第２のシフト回路１５にてシフトした受信データを選択し、第３の受信データとして出力する。上述した信号のタイムチャートを示すと図４のようになる。
【００１１】
次に、上記第４のスイッチ２１では、上記送信フレームパルスに基づき上記送信フレームパルスの区間のみ上記第１の送信データが選択されて出力され、残りの区間では上記第２のスイッチ１６よりの第３の受信データが選択され出力される。従って、上記第３の送信データは図５のタイムチャートに示すようになる。
これで上記受信データが送信データの位相にあわせてフレームビットはそのままにLoopしたこととなり、送受信間がどんな位相差においてもフレームビットを送信側及び受信側にそれぞれ通したままループを構成したこととなる。あとは上記Loop制御信号が来たときにそれを出力すれば良い。
次に、上記送信データと受信データの位相差がない場合(一致している場合)における上記Loop回路２’内の信号の流れについて説明する。すなわち、図６に示すように、フレームビットが１ビット以上のときは上記送信フレームパルスと第１の受信フレームパルスが少しでも重なる場合がこの説明にあてはまる。
【００１２】
上記フレームビットが１ビットの場合は位相差があるか一致しかないので、一致のときはそのまま乗せかえるようにすれば良いがフレームビットが１ビット以上の場合を想定して以下に説明する。
上記パルスチェック部１９にて上記第１の受信フレームパルスと送信フレームパルスとが一致と判定されるので(フレームビットが１ビット以上の場合は少しでも重なりが検出されると一致と判定される)、上記パルスチェック部１９は、上記第１のシフト回路１３でシフトされた受信データを選択するようにセレクト信号を出力するので、上記第１のスイッチ１４の出力である上記第２の受信データはシフトされた受信データとなる。
また同様の理由から上記第２の受信フレームパルスは、上記第３のシフト回路１７にてシフトされた受信フレームパルスとなる。あとの動作は、位相差がある場合の説明で述べたのと同じであり、その信号状態のタイムチャートを示すと図７（a）のようになる。
すなわち、上記シフトされた第１の受信フレームパルス（第２の受信フレームパルス）と送信フレームパルスをもとに上記受信データ切替信号生成部２０は、上記第２のスイッチ１６の切替え信号を生成する。この切替信号は、上記第２の受信フレームパルスの立下がりで変化し(例えば"L"になるとする)、これにより上記第２のスイッチ１６は、上記第２のシフト回路１５にてシフトされない方の受信データを選択して出力する。
また、上記受信データ切替信号生成部２０よりの切替信号は、上記送信フレームパルスの立下がりでも変化し(例えば"H"になる)、これにより上記第２のスイッチ１６は、上記第２のシフト回路１５にてシフトした受信データを選択し、第３の受信データとして出力する。
【００１３】
次に、上記第４のスイッチ２１では、上記送信フレームパルスに基づき上記送信フレームパルスの区間のみ上記第１の送信データが選択されて出力され、残りの区間では上記第２のスイッチ１６よりの第３の受信データが選択され出力される。
これで上記受信データが送信データの位相にあわせてフレームビットはそのままにLoopしたこととなり、送受信間がどんな位相差においてもフレームビットを送信側及び受信側にそれぞれ通したままループを構成したこととなる。あとは上記Loop制御信号が来たときにそれを出力すれば良い。
また、図７（b）は、フレームビットが１ビット以上の場合の送信データと受信データの位相差がない場合(一致している場合)における図１に示したLoop回路内の信号の状態を示すタイムチャートである。
【００１４】
【発明の効果】
以上のように、請求項１に記載の発明によれば、フレームビットのビット数分の位相差を持つ２つの受信データを用意し、その２つの受信データを受信側フレームパルス及び送信側フレームパルスによる切替信号で切り替え、送受信間がどんな位相差においてもフレームビットを送信側及び受信側にそれぞれ通したままループを構成しているので、回路規模を大幅に縮小することができる。
【図面の簡単な説明】
【図１】本発明に係る伝送路試験回路の実施の形態を示す機能ブロック図である。
【図２】図１に示したLoop回路の構成図である。
【図３】フレームビットが１ビット以上のときのデータとフレームパルスの状態を示すタイムチャートである。
【図４】フレームビットが１ビットで送信データと受信データとの間に位相差がある場合の図１に示したLoop回路内の信号の状態を示すタイムチャートである。
【図５】フレームビットが１ビットで送信データと受信データとの間に位相差がある場合の図１に示したLoop回路内の信号の状態を示すタイムチャートである。
【図６】送信データと受信データの位相差がない場合(一致している場合)における図１に示したLoop回路内の信号の状態を示すタイムチャートである。
【図７】送信データと受信データの位相差がない場合(一致している場合)における図１に示したLoop回路内の信号の状態を示すタイムチャートである。
【図８】多重化伝送装置における伝送路試験回路の構成図である。
【図９】送受信のフレームビットに警報情報等の情報が含まれている場合の伝送路試験回路の構成図である。
【図１０】図９に示したLoop回路における信号の状態を示すタイムチャートである。
【図１１】従来のLoop回路の構成図である。
【図１２】図１１に示した受信フレームパルスおよび送信フレームパルスの状態を示すタイムチャートである。
【符号の説明】
１試験信号生成、２ Loop回路、３検出部、４第１のフレームINS部、５第１のフレームDET部、６第２のフレームDET部、７第２のフレームINS部、８ n段シフト回路、９切替部、１０位相差検出回路、１１第１のスイッチ、１２第２のスイッチ、１３第１のシフト回路、１４第１のスイッチ、１６第２のスイッチ１５、１７第３のシフト回路、１８第３のスイッチ、１９パルスチェック部、２０受信データ切替信号生成部、２１第４のスイッチ、２２第５のスイッチ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a transmission path test circuit that performs a transmission path test in a multiplex transmission apparatus that multiplexes and transmits a plurality of transmission signals, and in particular, information such as alarm information is included in transmission and reception frame bits, and received data and The present invention relates to a transmission line test circuit capable of greatly reducing the circuit scale even when the frame phase of transmission data is not always constant.
[0002]
[Prior art]
In general, in a multiplexed transmission apparatus that multiplexes and transmits a plurality of transmission signals, a transmission path test circuit that performs a transmission path test using a loop circuit or the like is known.
FIG. 8 is a configuration diagram of a transmission path test circuit in the multiplex transmission apparatus.
As shown in FIG. 8, the transmission line test circuit is a second apparatus in which a test signal generation unit 1 and a detection unit 3 are provided in a first apparatus and connected to the first apparatus via a transmission line L. Is provided with a loop circuit 2, and the PN pattern generated by the test signal generation unit 1 in the first device is inserted into the main signal and output to the transmission line L, and is looped back by the loop circuit 2 in the second device. The PN pattern is acquired from the main signal returned via the transmission line L by the detection unit 3 in the first device, and an error check is performed based on the acquisition result.
Next, a transmission line test circuit when information such as alarm information is included in the transmission / reception frame bits will be described with reference to FIG. Here, when information such as alarm information is included in the transmission / reception frame bit, the frame bit is monitored across each device as usual even if Loop is set during the test. It is desirable to keep it.
As shown in FIG. 9, this transmission line test circuit is provided with a test signal generator 1, a first frame INS unit 4, a first frame DET unit 5 and a detection unit 3 in the first device. A second device connected to the first device via the transmission line L is provided with a second frame DET unit 6, a Loop circuit 2, and a second frame INS unit 7, and on the transmission side in the first device, The PN pattern generated by the test signal generator 1 is inserted into the main signal portion other than the frame bits, and the frame bits are added to the main signal portion by the first frame INS unit 4 and output to the transmission line L. On the receiving side, the main signal returned by the loop circuit 2 from the transmission line L is returned to the PN pattern by the detection unit 3 after frame synchronization is obtained by the first frame DET unit 5. Is acquired and error checking is performed based on the acquisition result. That.
In the second apparatus, the signal from the transmission line L is frame-synchronized by the second frame DET unit 6 and the received data is matched with the frame phase of the transmission data by the Loop circuit 2. As described above, the received data is shifted (the frame bit positions coincide with each other), and the data portion other than the frame bit position of the transmission data is replaced with the data portion other than the frame bit position of the received data. The frame bit is added at, and transmitted to the transmission line L (see FIG. 10).
[0003]
Here, the frame phase of the reception data and the transmission data only needs to be in a constant relationship in the loop circuit 2, but since the establishment of synchronization of the reception data varies depending on the situation at that time, the frame phase of the reception data and the transmission data. Is not always constant.
Therefore, the configuration of the Loop circuit 2 is as shown in FIG. 11 in order to cope with the phase shift. FIG. 11 is a configuration diagram of a conventional loop circuit 2.
As shown in FIG. 11, the Loop circuit 2 includes an n-stage shift circuit 8 to which reception data is input, a switching unit 9 connected to the n-stage shift circuit 8, a reception frame pulse and a transmission frame pulse (see FIG. 11). 12) and a first switch 11 connected to the switching unit 9 while receiving the transmission frame pulse and transmission data, The transmission data and the loop control signal are input, and the second switch 12 is connected to the first switch 11.
The operation of the loop circuit will be described. The n-stage shift circuit 8 is provided with a shift register group that allows the maximum phase difference between the frame phases of the received data and the transmitted data. Shift reception data corresponding to the phase difference is output. The shift reception data is input to the switching unit 9 and one shift reception data is selected by a select signal from the phase difference detection circuit 10. That is, the phase difference detection circuit 10 detects the phase difference of the transmission frame pulse with respect to the reception frame pulse, and in order to eliminate the phase difference (equalize the reception frame bit position and the transmission frame bit position). A select signal for obtaining shifted received data is generated.
The first switch 11 is switched by the transmission frame pulse. When the transmission frame pulse is not output, the shift reception data from the switching unit 9 is lost to the second switch 12, and the transmission frame pulse is When it is out, the transmission data (frame bit) is sent to the second switch 12. Therefore, only the data portion of the frame bit of the transmission data is replaced with the reception data at that time.
Then, the second switch 12 is switched by the Loop control signal, the output from the first switch 11 is selected during the loop, and the transmission data is lost as it is during the normal time.
[0004]
[Problems to be solved by the invention]
However, in the conventional method, looping can be performed regardless of the phase difference between transmission and reception, but a very large shift register circuit (n-stage shift circuit 8) is required to cope with all phase differences. Therefore, there is a problem that the circuit scale increases.
An object of the present invention is to solve such a problem. That is, the object of the present invention is to prepare two reception data having a phase difference corresponding to the number of frame bits, and to switch the two reception data by a switching signal by a reception side frame pulse and a transmission side frame pulse, An object of the present invention is to provide a transmission line test circuit capable of greatly reducing the circuit scale.
[0005]
[Means for Solving the Problems]
In order to solve the above-mentioned problem, the invention according to claim 1 is characterized in that the first device and the second device include a loop circuit provided in the second device connected to the first device via a transmission line. A transmission line test circuit for testing the transmission line without affecting transmission / reception of frame bits between the first and the second apparatus, wherein the first device uses the PN pattern generated by the test signal generation unit as a frame. is inserted into the main signal portion other than the bit, the first frame INS unit at (registered trademark) by adding a frame bit to the main signal portion is output to the transmission path, said second device, said first The second frame DET unit synchronizes the received data received from one device via the transmission path, and the Loop circuit receives the received data output from the second frame DET unit and the received data. Fure Switch means for selectively outputting either a signal shifted backward by the same number of bits as the data bit or a signal shifted backward by the bit number twice the frame bit, and receiving frame pulse and transmission If the frame pulse does not overlap, the switching means switches to select and output the received data at the timing when the received frame pulse falls, and the received data is converted into a frame bit at the timing when the transmission frame pulse falls. When the received frame pulse and the transmitted frame pulse overlap at least partially, the switch means switches the received frame pulse to its pulse width. At the timing when the pulse shifted backward as much as A signal obtained by shifting the received data by the same number of bits as the frame bits and outputting the selected signal, and shifting the received data backward by the number of bits twice the frame bits at the timing when the transmission frame pulse falls. Then, the Loop circuit selects transmission data only in the transmission frame pulse section, and selects the output of the switch means in the remaining section to select the second frame of the second device. The data is output to the INS unit, and the second frame INS unit adds the frame bit and outputs the frame bit to the transmission line. The first device receives the data received from the second device via the transmission line. The first frame DET unit performs frame synchronization, and the received data is checked for errors by the detection unit .
[0006]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be described in detail based on the illustrated embodiment.
FIG. 1 is a functional block diagram showing an embodiment of a transmission line test circuit according to the present invention. The basic configuration and operation of the transmission line test circuit according to the present invention are the same as those shown in FIG.
That is, as shown in FIG. 1, this transmission line test circuit includes a test signal generation unit 1, a first frame INS unit 4, a first frame DET unit 5, and a detection unit 3 in a first device, The second device connected to the first device via the transmission line L is provided with a second frame DET unit 6, a Loop circuit 2 ′, and a second frame INS unit 7, On the transmission side, the PN pattern generated by the test signal generation unit 1 is inserted into the main signal portion other than the frame bits, and the frame bits are added to the main signal portion by the first frame INS unit 4 so that the transmission path The main signal that is output to L and returned from the transmission line L by the Loop circuit 2 ′ is returned to the detection side after the first frame DET unit 5 performs frame synchronization. 3 to acquire the PN pattern, and based on the acquisition result, Click is performed.
In the second apparatus, the signal from the transmission line L is frame-synchronized by the second frame DET unit 6 and the received data is converted to the frame phase of the transmission data by the Loop circuit 2 ′. The received data is shifted so that the frame bit positions coincide with each other, the data portion other than the frame bit position of the transmission data is replaced with the data portion other than the frame bit position of the received data, and the second frame INS portion 7 is added with a frame bit and transmitted (see FIG. 10).
In the transmission line test circuit shown in FIG. 1, only the configuration of the Loop circuit 2 ′ is different, so the Loop circuit 2 ′ will be described below.
[0007]
FIG. 2 is a configuration diagram of the loop circuit 2 ′.
As shown in FIG. 2, the Loop circuit 2 ′ includes a first shift circuit 13 to which first received data is input, a first switch 14 connected to the first shift circuit 13, and the A second shift circuit 15 connected to the first switch 14, a second switch 16 connected to the first switch 14 and the second shift circuit 15, and a first reception frame pulse are input. A third shift circuit 17, a third switch 18 to which the first reception frame pulse is input and connected to the third shift circuit 17 and the first switch 14, a transmission frame pulse and the above-mentioned When the first reception frame pulse is input, the pulse check unit 19 connected to the first switch 14 and the third switch 18 and the transmission frame pulse are input. The reception data switching signal generation unit 20 connected to the second switch 16 and the third switch 18 is connected to the second switch 16 while the transmission frame pulse and the first transmission data are inputted. And a fifth switch 22 to which a Loop control signal is input and connected to the fourth switch 21.
[0008]
Next, the operation of each part in the Loop circuit 2 ′ will be described.
In FIG. 2, the first shift circuit 13 inputs and shifts the first received data, and the output is input to the first switch 14 as a first input.
The first received data is also input to the first switch 14 as a second input, and is switched by a select signal from the pulse check unit 19.
The first reception data selected by the first switch 14 or the reception data shifted by one stage is input to the second switch 16 as a first input (second reception data) and at the same time The reception data input to the second shift circuit 15 and shifted in two stages by the second shift circuit 15 is input to the second switch 16 as a second input, and the reception data switching signal generator It is switched by the select signal made at 20.
The third shift circuit 17 receives and shifts the first reception frame pulse, and inputs the first reception frame pulse to the third switch 18 as a first input, and also inputs the second input to the third switch 18. As described above, the first reception frame pulse is input and switched by the select signal from the pulse check unit 19.
The pulse check unit 19 receives the first reception frame pulse and the transmission frame pulse, detects whether or not the two pulses overlap each other, outputs the result, and outputs the first switch 14 and the third switch 18. Select signal.
The reception data switching signal generator 20 receives the second reception frame pulse selected by the third switch 18 and the transmission frame pulse. The reception data switching signal generation unit 20 generates a select signal for the second switch 16 from these two signals, and switches the second switch 16.
The fourth reception data selected by the second switch 16 is input to the fourth switch 21 as a first input, and the first transmission data is input as a second input. It is switched by the transmission side frame pulse.
The third transmission data selected by the fourth switch 21 is input to the fifth switch 22 as a first input, and the first transmission data is also input as a second input. It is switched by a Loop control signal and output as second transmission data.
The operation of each part in the loop circuit 2 ′ is as described above.
[0009]
Next, the flow of signals in the loop circuit 2 ′ when the frame bit is 1 bit and there is a phase difference between the transmission data and the reception data will be described.
When the frame bit is 1 bit or more, the state of data and frame pulse is as shown in FIG. 3, and the following description is applied as it is.
Here, since the frame bit is 1 bit, the first, second, and third shift circuits 13, 15, and 17 are all one-stage shift circuits (if the number of bits is 1 or more, the number of shift circuits corresponding to the number of stages). (5 bits is a 5-stage shift circuit).
Either the first received data or the received data obtained by shifting the first received data by the first shift circuit 13 by the first switch 14 based on the select signal from the pulse check unit 19 is selected. Here, it is determined that the first reception frame pulse and the transmission frame pulse do not overlap with each other in the pulse check unit 19, and the select signal for selecting the first reception data is the pulse check. Since the data is output from the unit 19, the second received data is the first received data (received data 2 = received data 1). Therefore, as the input of the second switch 16, the first received data and the received data obtained by shifting the first received data by one stage by the second shift circuit 15 are prepared.
Next, one of the first reception frame pulse and the reception frame pulse obtained by shifting the first reception frame pulse by the third shift circuit 17 is selected by the third switch 18. Is the same reason as in the case of the reception data described above (the selection signal that determines that the first reception frame pulse and the transmission frame pulse do not overlap with each other in the pulse check unit 19 and selects the first reception frame pulse) Is output from the pulse check unit 19), the first received frame pulse is output as the output of the third switch 18.
[0010]
The reception data switching signal generation unit 20 generates a switching signal for the second switch 16 based on the first reception frame pulse and the transmission frame pulse. This switching signal changes at the falling edge of the second received frame pulse (for example, “L”), so that the second switch 16 is not shifted by the second shift circuit 15. Select and output the received data.
Further, the switching signal from the reception data switching signal generation unit 20 changes (for example, becomes “H”) even at the falling edge of the transmission frame pulse, so that the second switch 16 performs the second shift. The reception data shifted by the circuit 15 is selected and output as third reception data. A time chart of the above signal is shown in FIG.
[0011]
Next, the fourth switch 21 selects and outputs the first transmission data only in the transmission frame pulse section based on the transmission frame pulse, and outputs the first transmission data from the second switch 16 in the remaining section. 3 received data is selected and output. Therefore, the third transmission data is as shown in the time chart of FIG.
This means that the received data is looped with the frame bits as they are in accordance with the phase of the transmitted data, and a loop is formed with the frame bits passing through the transmitting side and the receiving side regardless of the phase difference between transmission and reception. Become. After that, the loop control signal should be output when it comes.
Next, the flow of signals in the Loop circuit 2 ′ when there is no phase difference between the transmission data and the reception data (when they match) will be described. That is, as shown in FIG. 6, when the frame bit is 1 bit or more, the case where the transmission frame pulse and the first reception frame pulse overlap even a little applies.
[0012]
If the frame bit is 1 bit, there is a phase difference or there is only coincidence, and if it is coincident, the frame bit may be replaced as it is. However, the case will be described below assuming that the frame bit is 1 bit or more.
The pulse check unit 19 determines that the first reception frame pulse and the transmission frame pulse match (if the frame bit is 1 bit or more, it is determined that there is even a slight overlap) Since the pulse check unit 19 outputs a select signal so as to select the reception data shifted by the first shift circuit 13, the second reception data which is the output of the first switch 14 is The received data is shifted.
For the same reason, the second received frame pulse is a received frame pulse shifted by the third shift circuit 17. The subsequent operation is the same as that described in the description of the case where there is a phase difference, and a time chart of the signal state is as shown in FIG.
That is, the reception data switching signal generation unit 20 generates a switching signal for the second switch 16 based on the shifted first reception frame pulse (second reception frame pulse) and transmission frame pulse. . This switching signal changes at the falling edge of the second received frame pulse (for example, “L”), so that the second switch 16 is not shifted by the second shift circuit 15. Select and output the received data.
Further, the switching signal from the reception data switching signal generation unit 20 changes (for example, becomes “H”) even at the falling edge of the transmission frame pulse, so that the second switch 16 performs the second shift. The reception data shifted by the circuit 15 is selected and output as third reception data.
[0013]
Next, the fourth switch 21 selects and outputs the first transmission data only in the transmission frame pulse section based on the transmission frame pulse, and outputs the first transmission data from the second switch 16 in the remaining section. 3 received data is selected and output.
This means that the received data is looped with the frame bits as they are in accordance with the phase of the transmission data, and a loop is formed with the frame bits being passed to the transmission side and the reception side regardless of the phase difference between transmission and reception. Become. After that, the loop control signal should be output when it comes.
FIG. 7B shows the state of the signal in the Loop circuit shown in FIG. 1 when there is no phase difference between the transmission data and the reception data when the frame bit is 1 bit or more (when they match). It is a time chart which shows.
[0014]
【The invention's effect】
As described above, according to the first aspect of the present invention, two reception data having a phase difference corresponding to the number of frame bits are prepared, and the two reception data are received as a reception side frame pulse and a transmission side frame pulse. Since the loop is formed with the frame bits being passed through the transmission side and the reception side regardless of any phase difference between transmission and reception, the circuit scale can be greatly reduced.
[Brief description of the drawings]
FIG. 1 is a functional block diagram showing an embodiment of a transmission line test circuit according to the present invention.
FIG. 2 is a configuration diagram of the Loop circuit shown in FIG. 1;
FIG. 3 is a time chart showing a state of data and a frame pulse when a frame bit is 1 bit or more.
4 is a time chart showing a signal state in the Loop circuit shown in FIG. 1 when a frame bit is 1 bit and there is a phase difference between transmission data and reception data. FIG.
FIG. 5 is a time chart showing the state of signals in the Loop circuit shown in FIG. 1 when the frame bit is 1 bit and there is a phase difference between transmission data and reception data.
6 is a time chart showing the state of signals in the Loop circuit shown in FIG. 1 when there is no phase difference between transmission data and reception data (when they match).
7 is a time chart showing the state of signals in the Loop circuit shown in FIG. 1 when there is no phase difference between transmission data and reception data (when they match). FIG.
FIG. 8 is a configuration diagram of a transmission path test circuit in the multiplex transmission apparatus;
FIG. 9 is a configuration diagram of a transmission path test circuit when information such as alarm information is included in transmission / reception frame bits.
10 is a time chart showing signal states in the Loop circuit shown in FIG. 9;
FIG. 11 is a configuration diagram of a conventional loop circuit.
12 is a time chart showing a state of a reception frame pulse and a transmission frame pulse shown in FIG.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Test signal generation, 2 Loop circuit, 3 detection part, 1st frame INS part, 5 1st frame DET part, 6 2nd frame DET part, 7 2nd frame INS part, 8 n stage shift circuit , 9 switching unit, 10 phase difference detection circuit, 11 first switch, 12 second switch, 13 first shift circuit, 14 first switch, 16 second switch 15, 17 third shift circuit, 18 third switch, 19 pulse check unit, 20 received data switching signal generation unit, 21 fourth switch, 22 fifth switch

Claims

The first device and the second device include a test signal generation unit and a detection unit provided in the first device, and a Loop circuit provided in the second device connected to the first device via a transmission path. A transmission path test circuit for testing the transmission path without affecting frame bit transmission / reception between
The first device inserts the PN pattern generated by the test signal generation unit into the main signal portion other than the frame bit , and adds the frame bit to the main signal portion by the first frame INS unit (registered trademark) . and output to the transmission line and,
The second device takes frame synchronization in the second frame DET unit for the received data received from the first device via the transmission path ,
The Loop circuit includes the received data output from the second frame DET unit, a signal obtained by shifting the received data backward by the same number of bits as the frame bits, and the received data by the number of bits twice the frame bits. Switch means for selectively outputting any of the shifted signals;
When the reception frame pulse and the transmission frame pulse do not overlap, the switch means switches to select and output the reception data at the timing when the reception frame pulse falls, and the timing when the transmission frame pulse falls The received data is switched to select and output a signal shifted backward by the same number of bits as the frame bit,
When the received frame pulse and the transmitted frame pulse overlap at least partially, the switch means sets the received data to the frame bit at the timing when the pulse obtained by shifting the received frame pulse backward by the same pulse width falls. Switch to select and output a signal shifted backward by the same number of bits as the selected frame, and select and output a signal shifted backward by twice the number of frame bits at the timing when the transmission frame pulse falls Switch to
Further, the Loop circuit selects transmission data only in the transmission frame pulse section, selects the output of the switch means in the remaining section, and outputs it to the second frame INS unit of the second device, The frame INS unit adds a frame bit and outputs it to the transmission line.
The first device is characterized in that the data received from the second device via the transmission path is subjected to frame synchronization in the first frame DET unit, and the received data is checked for errors in the detection unit. A transmission line test circuit.