JP4558950B2 - 改善された接合を有する電気的にプログラム可能なメモリ素子 - Google Patents

Description

【０００１】
(関係出願情報)
この出願は1997年10月1日出願の米国特許出願番号第08/942,000号の一部継続出願である。
(発明の分野)
本発明は、一般的には、独特の設計がなされた電気的に作動する固体メモリ素子に関する。より正確には、本発明は、メモリ素子の不可欠な部分である、電気的接合及び記憶材料の間の新規な構造的関係に関する。
(背景と先行技術)
オボニック(Ovonic)EEPROMは、所有権のある、高性能、不揮発性、薄膜電子記憶装置である。その利点は、データの不揮発性記憶、高ビット密度の可能性、及びその結果としての小立地面積と単純な二端子装置構造に起因する低コスト、永い繰り返し再プログラミング寿命、低いプログラミングエネルギー、及び高速度を含む。オボニックEEPROMは、アナログ及びデジタル両方の情報記憶形式が可能である。デジタル記憶は、バイナリ(記憶素子当り一ビット)でもマルチステート(素子当り複数ビット)の何れでも可能である。
【０００２】
電子記憶応用へ、電気的に書き込みと消去が可能な相変化材料(即ち、凡そ非晶質と凡そ結晶状態の間でプログラム可能な材料)を利用することについての一般的概念は、この技術分野では良く知られていて、例えば両方とも本発明と同じ譲受人に譲渡されたオブシンスキー(Ovshinsky)への米国特許番号3,271,591号及び3,530,441号で開示されており、何れの開示内容もここに参考にして取り入れてある。
【０００３】
’591及び’441特許に記述された初期の相変化材料は、局所的構造規則性の変化に基づくものであった。構造規則性の変化は、一般的には材料中の或る種の原子移動に伴うものであった。非晶質及び結晶状態の間このような原子移動は、移動を賄うのに必要な時間を必要とし、結果としてプログラミング時間とプログラミングエネルギーを大きなものにしている。
【０００４】
比較的遅い(現在の標準で)プログラミング速度、特に局所的規則性が増加する方向(結晶化が進む方向)でのプログラムされる場合の、及び局所的規則性の変化を始めさせるのに必要な比較的高い入力エネルギーが、’591及び’441特許に記載された記憶素子の、テープ、フロッピーディスク、磁気又は光学ハードディスクドライブ、固体ディスクフラッシュ、DRAM、SRAM、及びソケットフラッシュメモリなどの現在のコンピュータ記憶装置応用を直接且つ全面的に置き換えるような、広範囲の利用を妨げた。
これらの制限の最も重要なものは、局所的規則性の検出可能な変化を起こさせるのに必要とし、カルコゲナイド材料の化学的及び/又は電子的結合配列の検出可能な変化を得るのに必要な、比較的高いエネルギー入力である。これらの材料をスイッチングするのに必要な一般に測定される電気エネルギーは、約マイクロジュールの範囲である。この量のエネルギーが、記憶素子の固体マトリックスの行と列の各メモリ素子に配送されなければならないことに注目すべきである。このように高いエネルギー水準は、アドレス線路や個別の各メモリ素子に伴うセル絶縁/アドレス装置に対して大電流を流すことを必要とすることになる。
【０００５】
低いプログラミングエネルギーは、特にEEPROMが大規模アーカイブ領域に用いられる場合に重要である。このように用いられると、EEPROMは現在の計算機の機械的ハードドライブ(磁気又は光学ハードドライブなどの)を置き換えるであろう。
【０００６】
従来の機械的ハードドライブのEEPROMによる置き換えに対する主な理由の一つは、「ハードドライブ」が機械系の比較的大きな電力消費を削減することであろう。ラップトップ型計算機の場合は、機械的ハードドライブがその中で最も大きな電力消費源の一つであることから、特に興味がある。それ故、この電力負荷を軽減して、実質的に電源電池充電量当りの計算機の稼働時間を延ばすことは特に有益なことである。しかし、もしEEPROMでの機械的ハードドライブの置き換えが大きなスイッチングエネルギーの必要量（それ故大電力の必要性）を有する場合は、電力削減は重要ではなくなるか又は、よくても非実質的なものとなろう。それ故、普遍的メモリと考え得るようなEEPROMは低いプログラミングエネルギーを必要とするものである。
【０００７】
同様に重要なのは、オブシンスキー特許に記載された電気的記憶材料のスイッチング時間であった。これらの材料は代表的には設定時間（材料を非晶質から結晶状態へ切り換えるのに必要な時間）に数ミリ秒の範囲の時間を必要とし；再設定時間（材料を結晶質から非晶質状態へ切り換えるのに要する時間）に約一マイクロ秒を必要とした。
【０００８】
低減された電気的スイッチング時間およびプログラミングエネルギーを有する電気的相変化材料及び記憶素子は、共有譲渡されたオブシンスキー氏への米国特許番号第5,166,758号に記載されており、その開示内容は、ここに参考にして取り入れてある。電気的相変化材料及び記憶素子の他の例は、共通譲渡されたオブシンスキー氏へ米国特許番号第5,296,716号、第5,414,271号、第5,359,205号、第5,341,328号、第5,536,947号、第5,534,712号、第5,687,112号、及び第5,825,046号に与えられており、その開示内容はここに参考にして取り入れてある。更に電気的相変化材料及び記憶素子の例は、共通譲渡され、米国特許出願番号第08／878,870号、第09／102,887号、及び第08／942,000号に与えられており、全てここに参考にして取り入れてある。
【０００９】
一般に、開示された相変化材料は、大体非晶質から大体結晶質局所的規則性の構造状態の間で電気的にスイッチング可能である。この材料は、完全に非晶質と完全に結晶質状態の間の全スペクトルにわたる局所的規則性の検出可能な異なった状態の間で電気的にスイッチングされることもある。即ち、このような材料のスイッチングは、完全に非晶質と完全に結晶質状態の間で起る必要はなく、（１）局所的規則性の変化又は（２）完全に非晶質及び完全に結晶質状態の間のスペクトルにわたる局所的規則性の多重な状態を表す「グレー・スケール」を与えるような異なる局所的規則性を有する二つ以上の材料の体積変化、のいずれかを反映して段階的にスイッチングすることが出来る。相変化材料はその状態に応じて異なった電気特性を現わす。例えば、非晶質状態では、材料は結晶質状態の時より高い電気抵抗を示す。
【００１０】
相変化材料は真に不揮発性で、定期的な再生信号を必要としないで記憶素子により記憶された情報の完全性を維持するであろう。同様に、材料は好ましくは直接上書き可能で、特定の初期又は消去済み抵抗値に設定する必要なく、材料の事前の抵抗値に無関係に選択された電気的入力信号に応じて、複数の抵抗値の一つに直接設定できるとよい。更に、相変化材料は広いダイナミックレンジを持つことが好ましく、アナログ形式にバイナリーコード化情報を模擬することによって単一素子内にバイナリー情報の複数ビットをグレー・スケール記憶させ、それによりバイナリーコード化情報の複数ビットを単一素子内の単一抵抗値として記憶する。
【００１１】
(発明の要旨)
本発明の目的は、低減されたプログラミングエネルギーを有するメモリ素子を提供することである。本発明のもう一つの目的は、低減されたセル面積を有するメモリアレイを提供することである。
【００１２】
本発明のこれら及びその他の目的は、以下の構成から成ることを特徴とする、電気的にプログラマブルな単一素子メモリ素子により満足される: ある容積の相変化記憶材料; 及び記憶材料に電気的信号を供給するための第一及び第二導電性層、第一導電性層は伝導性側壁スペーサから成る。
本発明のこれら及びその他の目的は、以下の構成から成ることを特徴とする、電気的に作動されるメモリ素子により満足される: ある容積の相変化記憶材料; 及び記憶材料に電気的信号を供給するための第一及び第二導電性層、第一導電性層は、該容積の記憶材料に隣接した端面を有する導電性層から成る。
本発明のこれら及びその他の目的は、CMOS工程で用いられるマスキング処理回数に三回以下のマスキング処理を加えたことから成る、8F²以下のセル面積を有する電気的に作動するメモリアレイを作製する方法によって満足される。
【００１３】
本発明のこれら及びその他の目的は、CMOS工程で用いられるマスキング処理回
数に三回以下のマスキング処理を加えたことから成る、6F²以下のセル面積を有する電気的に作動するメモリアレイを作製する方法によって満足される。
本発明のこれら及びその他の目的は、CMOS工程で用いられるマスキング処理回数に三回以下のマスキング処理を加えたことから成る、電気的に作動する非電荷測定メモリアレイを作製する方法によって満足される。
本発明のこれら及びその他の目的は、CMOS工程で用いられるマスキング処理回数に三回以下のマスキング処理を加えたことから成る、電気的に作動する非電荷蓄積メモリアレイを作製する方法によって満足される。
【００１４】
(発明の詳細な説明)
図１は半導体基板102上に形成された本発明の記憶装置100の断面図である。記憶装置100は二つの独立した単一セルメモリ素子から成る。第一単一セルメモリ素子は、第一導電性層130A,記憶材料層250、及び第二導電性層270から成る。第二単一セルメモリ素子は、第一導電性層130B、記憶材料層250、及び第二導電性層270から成る。図１に示す実施態様のように、二つのメモリ素子は単一の連続した容積の相変化記憶材料を共有している。絶縁層260は記憶材料250と第二導電性層の水平に配置された部位の間の電気的絶縁を提供する。絶縁層260は、熱エネルギーを記憶材料層250内に保持する熱被覆も提供する。誘電体領域140は、第一導電性層130Aを第一導電性層130Bから電気的に絶縁する。第一導電性層130A、B及び第二導電性層270は記憶材料に電気信号を供給する。上部誘電体領域180は記憶装置100の上部に析出される。好ましくは、上部誘電体層180は硼燐珪酸ガラス（BPSG）から成る。
【００１５】
示した実施態様において、第一導電性層130A、Bは誘電体領域128の側壁面128Sに沿って形成された伝導性側壁スペーサ（ここでは「伝導性スペーサ」とも呼ぶ）である。（側壁面128Sと面106は溝を形成し図の面に垂直に延びている）。
【００１６】
描写した特定の配列において、該容積の記憶材料は平面状記憶材料層250であって、実質的に水平に配置され、伝導性側壁スペーサ130A、Bに上方に配置され、記憶層250の底面が伝導性スペーサ130A、Bそれぞれの上部に隣接させる。（ここで「上部」は基板との関係で規定される）。
【００１７】
好ましくは、記憶材料は伝導性側壁スペーサの端部に隣接している。図１に示した実施態様において、記憶層250は伝導性スペーサ130A、Bのそれぞれの端面132A、Bに隣接している。示した実施態様において端面132A、Bは伝導性スペーサ130A、Bの横方向断面である。
【００１８】
記憶材料と伝導性スペーサ130A、Bの間の接合面積は、記憶材料と端面132A、Bとの間の接合面積である。よって、記憶材料と伝導性スペーサ130A、Bの間の唯一の電気的結合は端面132A、Bの全て又は一部を貫通するものである。伝導性スペーサ130A、Bの残部は記憶材料から誘電体領域128及び140によって電気的に絶縁される。
【００１９】
本発明のメモリ素子は絶縁／選択装置及びアドレス配線に電気的に結合されて、メモリアレイを形成する。絶縁／番地付け装置は、個別の各記憶素子が、アレイの隣接した又は遠隔の記憶素子に記憶された情報と干渉することなく読み出し、読み込みされるようにする。一般に、本発明は特別な型の絶縁／番地付け装置を使用するような制限はない。絶縁／番地付け装置の例は、電界効果型トランジスタ、バイポーラ接合トランジスタ、及びダイオードを含む。電界効果型トランジスタの例は、JFET及びMOSFETを含む。MOSFETの例はNMOSトランジスタ及びPMOSトランジスタを含む。更にNMOS及びPMOSはCMOS技術として同じチップ上に形成されることもある。
【００２０】
図２は上述の記憶装置100から成るメモリアレイ構造物200の断面図である。記憶装置100のメモリ素子の各々は、NMOSトランジスタの構成の選択／絶縁装置に電気的に結合されている。メモリアレイ200は、p型にドーピングされ（以下ｐ型ドープと表現する）、図示された配列の残りの要素を析出するためのp型基板を形成する単結晶シリコン半導体ウェハ102上に形成されるであろう。
【００２１】
NMOSトランジスタは、ｎ型にドーピングした（以下ｎ型ドープと表現する）ソース領域110、ｎ型ドープしたドレイン領域112、及びゲート領域118を含む。ソース領域110とドレイン領域112は、ｎ型にドープされた材料の一つ以上の部分、即ち軽くドーピングしたｎ⁻部分と強くドーピングしたｎ^＋部分から成ることがある。
【００２２】
ｎ型ドープしたソース領域110及びドレイン領域112はチャネル領域114で分離されている。チャネル領域114上方に形成されたゲート領域118は、ソース領域からチャネル領域を通ってドレイン領域への電流の流れを制御する。ゲート領域118は、好ましくは多結晶シリコン層から成る。ゲート領域118をチャネル領域114から分離しているのは誘電体領域116であり、好ましくは二酸化珪素の層である。
【００２３】
チャネル領域114に付随するものは「チャネル長」及び「チャネル幅」である。チャネル長は、ソースとドレイン領域の間の距離である。チャネル長は二領域間の電流の流れに平行に向いており、図2の紙面に平行である。メモリアレイの「長さ」はチャネル長に平行なアレイの寸法である。
【００２４】
チャネル幅は、チャネル長に垂直であり、従って図2の紙面に垂直である。メモリアレイの「幅」はチャネル幅に平行なアレイの寸法である。図3はチャネル幅に平行なメモリアレイ構造物200の断面図である。図は、メモリアレイの幅に沿った誘電体領域184により互いに電気的に絶縁されている複数の伝導性側壁スペーサを示す。
【００２５】
再度図2を参照して、チャネル阻止領域113はｎ型ドープしたドレイン領域112内に形成され、二つの隣り合って電気的に絶縁されたドレイン領域112を分離されたＮＭＯＳトランジスタとして生成する。一般に、チャネル阻止領域113は、ソース及びドレイン領域110、112のそれとは反対の伝導性の型を有している。図示したNMOS環境においては、チャネル阻止領域113はｐ型ドープしたシリコンから成る。チャネル阻止領域113はよく知られたイオン注入技術を用い硼素イオンを注入して形成される。
【００２６】
ゲート領域118の上方に形成されるのは金属領域120で、好ましくは珪化タングステンの層から成る。金属領域120は、電気信号をゲート領域118に伝送するのに用いられる。金属領域120は、メモリアレイ構造物の幅（チャネル幅に平行）を横切って図2の紙面に垂直に延びており、最初の組、この場合はアレイの個別のメモリ素子に番地付けするためのｘ−ｙ格子の第ｘ組のアドレス配線を形成する。
【００２７】
金属領域120の上方に形成されるのは誘電体領域の122で、好ましくは二酸化珪素の層から成る。この誘電体領域122は電気的に金属領域120を記憶装置における隣り合う領域から絶縁する。層114、116、118、120の積層体は集合的にゲート積層体124と呼ぶ。誘電体領域128はゲート積層体124の側壁面上に形成される。
【００２８】
金属配線190は上部絶縁領域180の上部に形成され、図2の紙面に平行なメモリアレイ構造の長さを横切って（チャネル長に平行に）延びている。金属配線190はアドレス配線の第二の組、この場合はアレイの個々の記憶素子に番地付けするためのｘ−ｙ格子の第ｙ組を形成する。金属配線190はアルミニウム又は銅のような伝導性材料で形成されるであろう。タングステン栓144は金属配線190をドレイン領域110に電気的に接続する。図2に示す特定の実施態様においては、各タングステン栓114は二つのNMOSトランジスタに共有されていることが注目される。珪化チタンの層（示されていない）が、基板102と伝導性栓144の間と同じように基板102と伝導性側壁スペーサ130a、bの間の伝導性を向上させるために、シリコン基板の表面上に形成される。
【００２９】
それ故、メモリ素子用の絶縁／番地付け装置として働く絶縁／番地付け装置がメモリアレイ構造物の各メモリ素子に付随しており、それによりその素子が、アレイの隣接又は遠隔のメモリ素子に記憶された情報に干渉することなく、読み出し書き込みされることが可能となる。図2に示した実施態様においては、絶縁／番地付け装置はNMOS装置である。
【００３０】
図2を参照して記憶材料250、第一導電性層130A、B、第二導電性層270、絶縁トランジスタ、及びアドレス配線の間の電気的結合は次のように要約できるであろう。NMOSトランジスタ・ゲート（ゲート領域118）は電気的にｘ−アドレス配線（金属領域120）に接続され、トランジスタ・ドレイン（ドレイン領域110）は電気的にｙ−アドレス配線（伝導性栓経由の金属配線190）に接続され、トランジスタ・ソース（ソース領域112）は電気的にメモリ素子の一つの端子（第一導電性層130A又は130B）に接続されている。記憶装置のその他の端子（第二導電性層270）は、電気的に電源圧Va（図2には示されていない）に結合されている。
【００３１】
図４はメモリ素子110、対応する電界効果型トランジスタ（FET）115、及び個々のメモリ素子を選択的に設定し読み出すのに用いられるX、Yアドレス配線120、190の各々の間の電気接続を説明するメモリアレイの概略図である。FETは好ましくはMOSFETで、更に好ましくはNMOSトランジスタである。代わりにMOSFETはPMOSであることもある。ｘとｙのアドレス配線は、当業者によく知られている方式で外部回路に接続されることが注目される。
【００３２】
概略図に示すように、FETトランジスタのゲートはアドレス配線の一つに接続されている。上述した実施態様において、ドレインは第二アドレス配線に接続されている。しかし、別の実施態様においては、トランジスタのソースが代りに第二アドレス配線に接続される。
【００３３】
図2のメモリアレイ構造物200を作製する方法の一実施態様が図５A−5Oに示されている。まず図５Aを参照して、NMOSトランジスタアレイ500Aが提供されている。図５Aはｐ型ドープ基板102内に形成されたｎ型ドープされた領域110及び112から成るNMOSトランジスタアレイの一部の断面図を示す。トランジスタアレイは、誘電体領域116、ゲート領域118、金属領域120及び誘電体領域122を含むゲート積層体104を備えている。誘電体領域124は、ゲート積層体104の側壁面上に絶縁側壁スペーサとして形成されている。誘電体領域124は、好ましくはTEOS酸化物、二酸化珪素、又は窒化珪素のような誘電体材料から形成される。誘電体領域124の厚さは、好ましくは約400オングストロームと1000オングストロームの間で、更に好ましくは約600オングストロームと800オングストロームの間で、最も好ましくは約700オングストロームである。誘電体領域124の間の空間は図の紙面に垂直に延びる溝170、172を形成する。珪化チタンの層（示されていない）がｎ−ドープ領域110、112の上方に形成されることがある。
【００３４】
誘電体層126は、等角的にＮＭＯＳトランジスタ構造物500A上に析出され、図５Bに示されている構造500Bを結果として形成する。誘電体層126の厚さは、好ましくは100と500オングストロームの間、更に好ましくは約150と約350オングストロームの間、そして最も好ましくは約300オングストロームである。誘電体層126は、好ましくはTEOS酸化物、二酸化珪素、又は窒化珪素のような材料から形成される。
【００３５】
次に、構造物500Bは適切にマスキングされ（即ち、析出及びフォトレジストのパターン形成）、溝172の水平に配置された底面173から誘電体層126を非等方性食刻により除去される。特に、マスクは溝172の底面173から誘電体層126を非等方性食刻により除去するが、溝170の底面から誘電体層171は除去しないようにパターン形成される。マスクの断面及び非等方性食刻の結果が図５Cの構造500Cとして示されている。
【００３６】
次いで図5の第一導電性層130A、Bが形成される。第一導電性層130A、Bは、溝172内の誘電体層126の側壁面126Sに沿って伝導性側壁スペーサとして形成される。導電性層133が等角的に構造物500C上に析出される。結果として生ずる構造500Dが図5Dに示されている。層133は溝170と172両方の側壁面126Sと底面上に形成される（勿論、溝170の底面は既に誘電体層126で覆われている）。等角的析出は、化学蒸着方（CVD）技術を用いてなされることがある。側壁面が導電性層133によって被覆される限り、他の可能な方法が利用されてもよい。
【００３７】
構造物500Dは、非等方的に食刻され、図５E（構造500E）に示す伝導性側壁スペーサ130A、Bを形成する。非等方的食刻が水平に配置された面から導電性層133を除去する。溝172の側壁面126S上に残っている導電性層133はここでは「側壁層」と呼ぶ。これらの側壁層は伝導性側壁スペーサ130A、Bを形成する。伝導性側壁スペーサ130A、Bは記憶装置100に対する第一導電性層である。溝170の側壁面126S上に残っている導電性層133は作製処理の更に後の工程で除去される。
【００３８】
導電性層133が等角的に析出面を被覆すると仮定すれば、伝導性側壁スペーサ130A、Bは導電性層133の選択された厚さに実質的に等しい横方向の厚さを有することになるだろう。好ましくは、導電性層133は、伝導性側壁スペーサ130A、Bが実質的に約50から約1000オングストロームの間、より好ましくは約100と約500オングストロームの間の均一な厚さを有するように析出される。
【００３９】
導電性層133及び結果として得られる伝導性側壁スペーサ130A、Bは電気的に伝導性の材料から形成されるであろう。材料の例は、窒化チタン、チタンアルミニウム窒化物、チタン炭窒化物、チタン珪窒化物を含む。材料の他の例は、モリブデン、炭素、タングステン、及びチタンータングステンを含む。
【００４０】
導電性層133を溝172の底面から除去する非等方的（アンアイソトロピックな）食刻は、同じ溝172の底部から珪化チタン層も除去し、それにより伝導性側壁スペーサ130Aを伝導性側壁スペーサ130Bから電気的に絶縁することが注目される。しかし、溝170の底面の珪化チタンは、誘電体層126によって非等方的食刻から保護されているので、除去されない。
【００４１】
次いで、チャネル阻止領域113がｎ型ドープドレイン領域112内に形成され、二つの隣り合った電気的に絶縁されているドレイン領域112を生成する。一般に、チャネル阻止領域113は、ソース及びドレイン領域110、112と反対の型の伝導性を有する。図示されたNMOS環境においては、チャネル阻止領域113は、ｐ型ドープシリコンから成る。チャネル阻止領域113はよく知られたイオン注入技術を用いて硼素イオンを注入して形成されることがある。結果として得られた構造500Fが図５Fに示されている。
【００４２】
次に、構造物500Fは適切にマスキング（フォトレジスト析出とパターン形成を経由して）処理されて、溝170内の側壁面126Sから残っている導電性層133を等方的に食刻して除去する。溝172内の伝導性側壁スペーサ130A、Bはフォトレジスト・マスクによって等方的食刻から保護されている。食刻は、溝170から誘電体層126を除去しないように選択される。マスクの断面図と、結果として等方的食刻の後に得られる構造物が構造500Gとして図５Gに示されている。
【００４３】
メモリアレイの幅を規定することと幅に沿った（即ち、チャネル幅に平行に且つ図５Gの紙面に垂直に）伝導性側壁スペーサ130A、Bの位置決定することに同じマスクと食刻が用いられることは注目される。図3は、伝導性側壁スペーサ（130A又は130B）を貫通しメモリアレイの幅に平行なメモリアレイの断面図である。図3は、幅Wを有し、メモリアレイの幅に沿って一定間隔で並んだ複数の伝導性側壁スペーサを生成するのに、マスクと食刻がどのように使われるかを示している。
【００４４】
次いで、誘電体層が構造物500Gの上に析出される。結果として得られる構造500Hが図5Hに示されている。層140の厚さは溝170と溝172を充填するように選択される。層140の厚さは、好ましくは約500と約5000オングストロームの間であり、更に好ましくは約1000と約3000オングストロームの間である。誘電体層140に用いられる材料の例はTEOS酸化物、二酸化珪素、窒化珪素を含む。
【００４５】
誘電体層140が析出された後に、構造物500Hは化学・機械的に研磨される（CMP）。CMP処理は少なくとも伝導性側壁スペーサ130A、Bが露出されるまで続けられる。結果として得られる構造、CMPが完了した後の、が構造500Iとして、図５Iに示されている。
【００４６】
次に、相変化記憶材料250の層が構造物500I上に析出される。絶縁材料260の層が相変化記憶材料250の上部に析出され、伝導性材料270の層が絶縁材料260の上部に析出される。結果として得られる構造500Jが図5Jに示されている。
【００４７】
構造物500Jがマスキングされ、層250、260、270は非等方的に食刻されて図5Kの構造500Kを形成する。層250、260、270は溝170の上部から非等方的に食刻で除かれる。
【００４８】
次に、伝導性材料の層280が等角的に構造物500Kの上部に析出して図５Lの構造500Lを形成する。伝導層280は非等方的に食刻され、層250、260、270の側壁面に沿って析出された側壁層270Bだけが残される。結果として得られる構造500Mが図５Mに示されている。伝導層270A及び270Bは一緒に記憶装置用の第二導電性層290を形成する。図示した実施態様において、第二導電性層の側面層280は記憶層250に隣接している。
【００４９】
伝導層270A及び270Bは、全て同じ伝導性材料で形成されることがあり、異なる伝導性材料から形成されることもある。伝導層270A及び／又は270Bに用いられる材料の例は、窒化チタン、チタンアルミニウム窒化物、チタン炭窒化物、チタン珪窒化物を含む。材料の他の例は、モリブデン、炭素、タングステン及びチタンータングステンを含む。
【００５０】
図2に示すメモリ構造物200の形成における残された処理工程はこの技術分野においてよく知られたものである。上部誘電体層180は半導体装置構造物500Mを覆って形成され、図5Nに示した構造500Nお形成する。好ましくは、上部誘電体層180は硼燐珪酸ガラス（BPSG）から成る。上部誘電体層180の厚さは、6,000と10,000オングストロームの間であろう。層180の厚さはより好ましくは7,000と9,000オングストロームの間、最も好ましいのは約8,000オングストロームである。
【００５１】
次に、上部誘電体層180は適切にマスキングされ、溝170内に伝導性栓用の開口を形成するのに非等方的接合食刻が用いられる。選択食刻は異なる誘電材料を異なる速度で食刻するであろう。選択食刻の結果としてゲート積層体104及び誘電体領域124は食刻の間中保護されるが、誘電材料140はシリコン基板102（又はｎ−型ドープシリコン上方の 化チタン層）に達するまで食刻して除かれる。
【００５２】
選択接合食刻に引き続いて、溝170の開口がタングステンなどの伝導性材料で充填される。タングステン栓144は全面タングステン析出及び食刻除去により形成されることがある。伝導性配線190は次いでタングステン栓を覆ってパターン形成することが出来る。
【００５３】
上で詳述した作製方法は、従来のCMOS論理に三回のマスキング工程だけを追加することでメモリアレイ構造物の形成する方法を説明している。
【００５４】
本発明のメモリアレイ構造物の最少単位セル(素子)面積（図2と３の両方に実施態様が示されている）は、好ましくは８F^２未満及びより好ましくは６F^２未満のセル面積を有する。開示したメモリアレイを作製する方法は、好ましくは従来のCMOS処理工程に加えて三回以下のマスキング工程を必要とする。
【００５５】
従って、ここに開示しているのは、CMOS工程で用いられるマスキング処理回数に三回以下のマスキング処理を加えたことから成る、8F²以下のセル面積を有する電気的に作動するメモリアレイを作製する方法である。更に、CMOS工程で用いられるマスキング処理回数に三回以下のマスキング処理を加えたことから成る、6F²以下のセル面積を有する電気的に作動するメモリアレイを作製する方法を開示している。
【００５６】
本発明の相変化メモリ素子は非電荷測定記憶装置であり、上述した作製方法は、CMOS工程で用いられるマスキング処理回数に三回以下のマスキング処理を加えたことから成る、電気的に作動する非電荷測定メモリアレイを作製するものである。
本発明の相変化メモリ素子は非電荷蓄積記憶装置であり、上述した作製方法は、CMOS工程で用いられるマスキング処理回数に三回以下のマスキング処理を加えたことから成る、電気的に作動する非電荷蓄積メモリアレイを作製するものであることが更に注目される。
【００５７】
下の表は、本発明の相変化メモリアレイを、DRAM、SRAM、フラッシュメモリ、及び強誘電体メモリと、(1)セル面積、及び(2)CMOS処理に用いられるマスキング工程回数に追加して必要となるマスキング工程の回数、に関して比較した実例である。
【００５８】
表
(1)セル面積 (2)マスキング工程
DRAM 8F² 6-9
SRAM
4T 40F² 5
6T 80F² 0
フラッシュ 8F² 5
強誘電体 8F² 3
本発明 6F ² 2-4
本発明の代りの実施態様においては、伝導性側壁スペーサ130A、Bは記憶材料に隣接した幅（即ち、チャネル幅に平行な寸法）を狭隘化することによって修正することがある。
【００５９】
「狭隘化された」側壁スペーサの一例が図6に示されており、チャネル幅に平行な伝導性側壁スペーサ130A、Bの断面を示す。図6に示した実施例においては、伝導性側壁スペーサ130A、Bの上面が適切に食刻されて、記憶材料に隣接している狭隘化され突出した柱188を形成する（柱は記憶層250に向かって突き出る）。先細りの程度と同じく柱の高さは、伝導性側壁スペーサの断面積と幅の両者を記憶材料に隣接する所で調整するよう制御されるであろう。幅と断面積は記憶材料に隣接した所で最小になるように出来る。
【００６０】
図6の狭隘化された伝導性側壁スペーサ130A、Bは、狭隘化された幅が望まれる位置に図3の伝導性スペーサ130A、Bを覆って酸化物スペーサを形成することによって作られるであろう。酸化物スペーサは、伝導性スペーサの露出された部位は食刻し、マスクの下になっている伝導性スペーサの部位は残すような非等方性（アンアイソトロピック）又は等方性（アイソトロピック）食刻用のマスクとして用いられることがある。
【００６１】
記憶材料に隣接した伝導性スペーサの幅の減少は、その領域での断面積を減少させる。一般に、断面積が小さくなるほど、その断面積内の電流密度は上昇する。電流密度の増加は、記憶材料近傍のジュール加熱の増加原因となる。このことは記憶材料内に流入する熱の増加をもたらす。
【００６２】
記憶材料に関する方位と同様に伝導性側壁スペーサの形状も、記憶材料の背部から伝導性スペーサに逆流する熱エネルギーの量を減少させる。
【００６３】
図1に示したメモリ素子においては、第一導電性層130A、Bは単一層の伝導性材料から形成される伝導性側壁スペーサである。既に述べたように、伝導性スペーサは側壁面上への単一導電性層の等角的析出と引き続く各導電性層の非等方性食刻によって形成されるであろう。
【００６４】
代りに、伝導性側壁スペーサは一つ以上の導電性層から多層伝導性スペーサとして形成することもある。一般に、本発明の伝導性側壁スペーサは、一つ以上、二つ以上、三つ以上の導電性層から形成されることがある。
【００６５】
図7に示した記憶装置300は、第一導電性層130a、bの各々が二つの導電性層から形成された伝導性側壁スペーサである本発明の記憶装置の代りの実施態様である。図1に示した記憶装置100のように、記憶装置300は二つのメモリ素子から成っている。
【００６６】
図8A−8Gは如何にして記憶装置300が作製されるかを示す。図8Aを参照して、側壁面128Sと底面106を有する溝172を形成する基板102と誘電体層128が提供されている。溝172は図の紙面に垂直に延びている。第一導電性層332は層128の上面及び溝172内へ等角的に析出され、溝側壁面128S及び溝底面106を被覆する。第二導電性層334は次いで等角的に第一導電性層332上へ析出される。次いで、第一及び第二導電性層332、334は非等方的に食刻され、これらの層の水平に配置された部分が除去される。第一導電性層332の残っている部分は、非等方的食刻の後で、第一側壁層342と呼ばれる。第二導電性層334の残っている部分は、第一側壁層344と呼ばれる。一緒になって第一側壁層342と第二側壁層344は二重層伝導性側壁スペーサを形成する。実質的に側壁面128S上に形成された第一側壁層は、底面106上に形成された小さな「最下部」領域343を有することが注目される。
【００６７】
第一側壁層342の横方向の厚さは実質的に第一導電性層332の選択した厚さに等しいことが注目される。第一導電性層332の厚さは、第一側壁層342が実質的に均一な約50と約1000オングストロームの間の厚さを有するように選択され、好ましくは実質的に均一な約100と約500オングストロームの間の厚さを有するであろう。同様に、第二側壁層344の横方向の厚さは実質的に第二導電性層334の選択した厚さに等しいことが注目される。第二導電性層334の厚さは、第二側壁層344が実質的に均一な約50と約1000オングストロームの間の厚さを有するように選択され、好ましくは実質的に均一な約100と約500オングストロームの間の厚さを有するであろう。
【００６８】
誘電体層350は構造物上に析出され、溝172を充填する。構造物の上部は化学的・機械的に研磨され(CMP)、第一及び第二側壁層342及び344それぞれの上面を平坦化し、上端面346、348を露出させる。図示した実施態様においては、端面346、348は第一及び第二側壁層の厚さの断面であることが注目される。特に、端面346、348は、第一及び第二側壁層342、344それぞれの横方向の断面である。
【００６９】
次いで、第一側壁層342は、上端面346が隣接する第二側壁層の上端面348よりも下方で食刻され、第一側壁層342内に窪みを生成するように選択的に食刻される。誘電体層360が次いで構造物を覆って析出され、これらの窪みを充填する。誘電体層360は、TEOS酸化物、二酸化珪素、又は窒化珪素で形成される。次いで、構造体は再び化学・機械的に研磨されて上面が平坦化し、第二側壁層344の上端面348が確実に露出されるようにする。記憶層250、絶縁層260、及び伝導層270が上述したように析出され、図7に示す構造物を形成する。
【００７０】
図7を参照すると、第二側壁層344の上端面348は記憶材料に隣接し、記憶材料と接合を形成している。対照的に、第一側壁層342の上端面346は記憶材料から離れており、記憶材料との接合は形成していない。事実、第一導電性層342の上端面346は、誘電体材料360により記憶材料から物理的に分離されている。
【００７１】
従って、二重層伝導性側壁スペーサ330A、Bと記憶材料250との間の接合面積は、第二側壁層344の上端面348と記憶材料250との間の接合面積である。第一側壁層342は記憶材料250と接触しておらず、ただ間接的に第二側壁層344を貫通して記憶材料250と電気的に結合される。
【００７２】
第一及び第二側壁層342、344用の材料は、好ましくは第一側壁層342の電気抵抗が、第二側壁層344の電気抵抗より小さくなるように選ばれる。
【００７３】
第一側壁層342に用いられることのある材料の実例は、チタン・タングステン、珪化タングステン、タングステン、モリブデン、及びN⁺型ドープ多結晶シリコン、及び窒化チタンを含む。第一側壁層342は、約50オングストロームと300オングストロームの間、好ましくは約100オングストロームと200オングストロームの間の厚さを有するであろう。
【００７４】
第二側壁層344は、好ましくは第一側壁層の抵抗よりも大きい抵抗を有する。第二側壁層に用いられることのある材料の実例は、窒化チタン、チタン炭窒化物、チタン・アルミニウム窒化物、チタン珪窒化物、炭素、N⁻型ドープ多結晶シリコン、及び窒化チタンの同類物を含む。第二側壁層344は、約50オングストロームと300オングストロームの間、好ましくは約100オングストロームと200オングストロームの間の厚さを有するであろう。
【００７５】
図7を参照すると、二重層伝導性側壁スペーサ330A、Bは、基板102から第一側壁層342の端面346まで延びている第一区分L1、及び端面346から第二側壁層344(記憶材料に隣接している)まで延びている第二区分L2を有するように見なされることが分かる。
【００７６】
第一区分L1に対しては、第一側壁層342が第二側壁層344を電気的に分岐する(並列又は代りの電気的通路を提供する)。第一及び第二側壁層は電気的に並列であるから、電流は何れの層も通過できる。第一側壁層の抵抗が第二側壁層の抵抗より低いので、電流の大部分は第一側壁層を通って流れるであろう。区分L1はこのようにして低抵抗電流通路を提供する。
【００７７】
第二区分L2に対しては、全電流が一層抵抗の大きな第二側壁層を通らねばならない。区分L2はこのように高抵抗電流通路を提供する。(二つの側壁層の抵抗率が等しくない時は区分L2の抵抗率が区分L1の抵抗率より大きいことが注意される。)
区分L2の抵抗はL1のものより大きいので、二重層伝導性側壁スペーサ内のジュール加熱の大部分は記憶素子に隣接する区分L2中で発生する。これは記憶材料のより効果的な加熱をもたらす。上述の記憶装置の実施態様において、各メモリ素子の第一導電性層は、溝の側壁面上へ一つ以上の導電性層を析出させて形成した伝導性側壁スペーサである。
【００７８】
代って、伝導性側壁スペーサは、側壁面又は経由孔上へ一つ以上の導電性層を等角的に析出させて形成されるであろう。経由孔は、円、四角、長方形、又は不規則な形をしているであろう。伝導性側壁スペーサは、柱又はメーサ(mesa)の側壁面上へ一つ以上の導電性層を等角的に析出させて形成されることもある。
【００７９】
図9は、第一導電性層400、記憶材料の一つの層250、及び第二導電性層410から成るメモリ構造物の立体図を示す。第一導電性層400は、円形経由孔内へ導電性層を等角的に析出（コンフォーマルな析出）し、次いで非等方的に導電性層を食刻して水平に配置された面を除去することにより形成される、伝導性側壁スペーサである。経由孔の側壁面上の残された部分は、筒状の伝導性側壁スペーサ400である。
【００８０】
経由孔内の残された空間は誘電体材料で充填され、次いで構造物は化学的・機械的に研磨されて伝導性側壁スペーサを露出させる。記憶材料の層は、記憶材料の底面が伝導性側壁スペーサの環状上部端面と接合を形成するように、構造物の上部に析出される。伝導性材料の層が、第二導電性層を形成するために記憶材料の上部に析出される。
【００８１】
伝導性側壁スペーサ400は、環状の上部端面402を有している。伝導性側壁スペーサ400の厚さ及び環状上部端面402の厚さは、等角的に析出された導電性層の厚さと実質的に等しい。図9に示した実施態様においては、端面402が伝導性スペーサ400の横方向の断面であることが注目される。
【００８２】
伝導性スペーサ400と記憶材料250の間の接合面積は、記憶層250と環状端面との間の接合面積である。全端面402が記憶層と接合を形成すると接合面積は環状の輪である。接合面積は、析出された導電性層の厚さと実質的に等しい端面の厚さに比例する。従って、接合面積は導電性層の析出工程を制御することにより低減でき、図9に示した記憶装置の有効電極面積の寸法はフォトリソグラフィの解像度によって許される値以上に低減される。
【００８３】
図9に示された第一導電性層400は二つの開放端を有する筒形をした伝導性側壁スペーサ400として形成されていることが注目される。代りに、導電性層は図10aに立体図が示され、図10bに断面図が示された椀形殻450として形成されることがある。注目されるように、導電性層450は記憶材料に隣接している端面460を有している。導電性層450と記憶材料250との間の接合面積は、端面460と記憶材料250の間の接合面積である。
【００８４】
椀形殻450は、経由孔内に導電性層を析出し、経由孔の残りの部分を誘電体で充填し、表面を化学的・機械的に研磨して表面を平坦にし且つ導電性層450の上部端面460を露出させることにより形成されるであろう。層250と410が次に析出されるであろう。導電性層450と記憶材料との間の接合面積は、端面460と記憶材料の間の接合領域である。全端面が記憶材料と接合を形成しているならば、接合面積は環状の輪になる。
【００８５】
更に此処に開示されているのは、電気的にプログラマブルなメモリ素子であり、ある体積の相変化記憶材料、第一導電性層、及び第二導電性層から成り、ここで第一導電性層は、該容積の相変化記憶材料に隣接した端面を有する導電性層から成っている。
【００８６】
一般に、導電性層は特別な方位又は構造に限定されない。導電性層は実質的に垂直に配置されることもある。導電性層は、例えば、実質的に垂直に配置されている側壁面上に伝導性側壁スペーサとして第一導電性層を形成することによって、実質的に垂直に配置されることもある。
【００８７】
代りに、導電性層は実質的に水平に配置されることがある。導電性層は、実質的に水平に配置された基板上へ導電性層を析出させることにより、実質的に水平に配置されることがある。図11Aは、単結晶シリコン半導体基板ウェハ102上に形成された、本発明によるメモリ素子の別の実施態様の立体図である。メモリ素子600は、ある容積の記憶材料250、記憶材料250と電気的に結合している第一導電性層610、及び記憶材料と電気的に結合しており第一導電性層610から一定間隔を空けて配置された第二導電性層、から成っている。図11Bは同じ記憶装置600の断面図である。
【００８８】
図11A、Bに示された実施態様においては、第一導電性層は、基板102上へ実質的に水平に析出された導電性層610である。導電性層は、該容積の記憶材料250に隣接している端面612を有する。記憶材料250と導電性層610の間の接合面積は、記憶材料250と端面612の間の接合面積である。(図示されているように、この実施態様において端面は厚さ方向に平行な断面薄片である)。導電性層610と記憶材料250との間の接合面積は、導電性層610の厚さに比例する。記憶材料と導電性層610の間の電気的結合は端面612の全体又は一部を経由することが注目される。記憶材料250の容積の残りの部分は、誘電材料628によって第一導電性層610から電気的に絶縁される。
【００８９】
好ましくは、端面612は該容積の記憶材料250の断面薄片を取り囲む。此処で用いられたように、「取り囲む」は、端面612が該容積の記憶材料250の断面薄片についてその周りを完全に取り巻くことを意味する。しかし、メモリ素子は、端面が該容積の記憶材料の断面薄片を部分的にしか取り囲まないような構造をとることがある。図示した実施態様においては、断面薄片は実質的に基板102の面に平行であるが、他の方位も亦可能である。
【００９０】
第二導電性層は、伝導性材料の層であることがあり、好ましくは薄膜層として形成される。図11A、Bに示した実施態様においては、第二導電性層620は記憶材料250の上部に析出される伝導層620であり、伝導層620が記憶材料250の上面に隣接するようにさせる。
【００９１】
更に此処に提示されているのは、電気的にプログラマブルな単一素子メモリ素子であり、ある容積の相変化記憶材料及びその記憶材料に電気信号を供給するための第一及び第二導電性層から成り、此処では、導電性層の少なくとも一つが、記憶材料近傍の電流密度を最大化し且つ記憶材料から導電性層へ流れる熱エネルギーを最小化するように、適合されている。
【００９２】
記憶材料に近傍の電流密度の増加は、その領域のジュール加熱の量を増加させ、より多くの熱エネルギーを記憶材料に流れ込ませることを可能にする。電流密度(従ってジュール加熱)は、記憶材料に隣接する導電性層の断面積を減少させることで増加するであろう。
【００９３】
一般に、本発明のメモリ素子及びメモリアレイに用いられる材料は、この技術分野で知られた如何なる相変化記憶材料であってもよい。具体的な材料が米国特許番号、第5,166,758号、第5,296,716号、第5,414,271号、第5,359,205号、第5,341,328号、第5,536,947号、第5,534,712号、第5,687,112号、及び第5,825,046号で述べられており、開示内容は全て参考にして此処に取り入れてある。
【００９４】
上述したように、特定の初期または消去抵抗値に設定する必要なく、材料の事前の抵抗値に無関係に、選択された電気入力信号に応じて、相変化材料が複数の抵抗値の一つに直接設定されることが出来るように、相変化材料は直接上書き可能であることが好ましい。その上更に、相変化材料は、広いダイナミックレンジを持つことが好ましく、アナログ形式にバイナリーコード化情報を模擬することによって単一セル内にバイナリー情報の複数ビットをグレー・スケール記憶させ、それによりバイナリーコード化情報の複数ビットを単一セル内の単一抵抗値として記憶する。更にその上、相変化材料は、特定の初期または消去抵抗値に設定する必要なく、材料の事前の抵抗値に無関係に、選択された電気入力信号に応じて、相変化材料が複数の抵抗値の一つに直接設定されることが出来るように、電気抵抗値の広いダイナミックレンジを持つであろう。
【００９５】
本発明の一実施態様において、単一素子メモリ素子を規定する該容積の記憶材料は、電気抵抗の二つの明確に検出可能な水準を与えるような抵抗のダイナミックレンジを有することがあり、それにより単一ビットデータ記憶能力を与える。
【００９６】
本発明のもう一つ他の実施態様においては、単一素子メモリ素子を規定する該容積の記憶材料は、少なくとも三つの明確に検出可能な水準の電気抵抗値を有することがあり、バイナリー情報の一つ以上のビットを記憶することが出来、それにより多重ビット記憶能力を与える。好ましくは、ダイナミックレンジと多重ビット能力が単一素子メモリ素子中に少なくとも二ビットのバイナリー情報のための記憶場所を提供するように、単一素子メモリ素子を規定する該容積の記憶材料は、電気抵抗値の少なくとも四つの明確に検出可能な水準を有するであろう。
【００９７】
本発明の更にもう一つ他の実施態様においては、ダイナミックレンジと多重ビット能力が単一素子記憶メモリ素子中に少なくとも四ビットのバイナリー情報のための記憶場所を提供するように、抵抗のダイナミックレンジは、電気抵抗値の少なくとも十六の明確に検出可能な水準を与える。
【００９８】
相変化記憶材料は、複数の元素から成り、その各々は記憶材料の全容積にわたって存在する。好ましくは、カルコゲン元素がTe、Se、及びそれらの混合物または合金から成る群より選ばれる。更に好ましくは、記憶材料はTe及びSeの混合物を含む。記憶材料は更に、Ge、Sb、Bi、Pb、Sn、As、S、Si、P、O及びそれらの混合物または合金から成る群より選んだ少なくとも一つの元素を含むであろう。記憶材料は少なくとも一つの遷移金属元素を含むことがある。此処で使われる「遷移金属」という言葉は、元素21から30まで、39から48まで、57及び72から80までを包含する。好ましくは、一つまたはそれ以上の遷移金属元素がCr、Fe、Ni、Nb、Pd、Pt及びそれらの混合物または合金から成る群より選ばれる。
【００９９】
本発明の評価基準に合うTeGeSb系材料の高抵抗状態における組成は、一般的に、先行技術による電気的に消去可能な記憶材料存在する値に比較して、実質的にTeの濃度が低減されているのが特徴である、ということが確定されている。実質的に改善された電気スイッチング性能特性を与える一組成においては、析出されたままの材料中におけるTeの平均濃度は70%より十分低く、典型的には約60%より低く、一般に約23%のように低いところから上へ約58%Teまで幅があり、最も好ましいのは約40%から58%Teまでであった。Geの濃度は約5%より上であり、約8%の低いものから約30%まで平均的材料には範囲があり、残りのものは一般的に50%以下であった。この組成における主成分元素で残っているものはSbであった。与えられた百分率は原子百分率で、成分元素の原子は合計して100%に成る。それで、この組成はTe_aGe_bSb_{100−(a＋b)}として表わせるであろう。これらの三元系Te-Ge-Sb合金は、更によい電気特性を有する新しい記憶材料の開発に対して有益な出発材料である。
【０１００】
上で吟味したように、本発明の記憶材料は少なくとも一つのカルコゲンを含み、少なくとも一つの遷移金属元素を含むことがある。遷移金属を含む記憶材料はTe-Ge-Sb三元系記憶材料の根本的に改質した同類物である。即ち根本的に改質された記憶材料はTe-Ge-Sb記憶合金の改質された同類物を構成している。この根本的改質は、Seのような追加のカルコゲン元素を加えるか又は加えないで、基本的なTe-Ge-Sb三元系の中へ遷移金属を取り込むことによって達成される。一般的に、根本的に改質された記憶材利用は二つの範疇に入れられる。
【０１０１】
第一の範疇は、Te、Ge、Sb及び遷移金属をTe_aGe_bSb_{100−(a＋b)c}TM_100−cの割合で含む相変化記憶材料であり、下付き文字は合計が100%に成る成分元素の原子百分率で、TMは一つ以上の遷移金属、a及びbは上で述べたように基本的なTe-Ge-Sb三元系に対するものであり、cは約90%と約99.99%の間である。遷移金属は、好ましくはCr、Fe、Ni、Nb、Pd、Pt及びそれらの混合物又は合金を包含する。
【０１０２】
第二の範疇は、Te、Ge、Sb、Se及び遷移金属を(Te_aGe_bSb_{100−(a＋b)})_cTM_dSe_{100−(c＋d)}の割合で含む相変化記憶材料であり、下付き文字は合計が100%に成る成分元素の原子百分率で、TMは一つ以上の遷移金属、a及びbは上で述べたように基本的なTe-Ge-Sb三元系に対するものであり、cは約90%と約99.5%の間で、dは約0.01%と10%の間である。 遷移金属は、好ましくはCr、Fe、Ni、Nb、Pd、Pt及びそれらの混合物又は合金を包含する。
【０１０３】
本発明を応用したメモリ素子は実質的に不揮発性設定抵抗値を有する。しかし、もしもある環境下で、抵抗値がその元の設定値からドリフトした場合は、以下に述べる「組成的改質」がこのドリフトを相殺するのに用いられるであろう。此処で用いられるように、「不揮発性」という言葉は、設定された抵抗値が公文書の保管期間の間実質的に一定に保たれる状態を意味するであろう。勿論、ソフトウェア(以下に述べるフィードバック系を含めて)を、選択した誤差の余裕の範囲外では「ドリフト」が絶対におきないことを保証するために採用することが出来る。抵抗値のドリフトは、もしそのままにされると、情報のグレー・スケール記憶が妨げられるので、ドリフトは最小化するのが望ましい。
【０１０４】
「組成的改質」は此処では、該容積の記憶材料を組成的に修正して実質的に安定な抵抗値を生ぜしめる如何なる手段をも包含することと定義され、材料の固有の抵抗を増加させるバンドギャップ拡張元素の添加を含む。組成的改質の一例は、厚さ方向に次第に変化させた組成的不均一性を有することである。例えば、該容積の記憶材料が第一のTe-Ge-Sb合金から組成の異なる第二のTe-Ge-Sb合金へと次第に変化させることがある。組成的勾配付けは、設定された抵抗値のドリフトを低減するものであれば如何なる形式をとってもよく、同じ合金系の第一と第二の合金に限定する必要はない。更に、勾配付けは二つ以上の合金を用いて達成することも出来る。勾配付けは均質で且つ連続的でもよいし、又は不均質で且つ不連続であることも可能である。抵抗値ドリフトの低減をもたらす組成的勾配付けの具体例は、一方の面でのGe₁₄Sb₂₉Te₅₇から対向する面でのGe₂₂Sb₂₂Te₅₆までの均質で連続的な勾配付けをふくむ。
【０１０５】
組成的改質を採用するもう一つの方法は、該容積の記憶材料を層構造にして抵抗のドリフトを低減することである。即ち、該容積の記憶材料は、別々の、比較的薄く、組成が異なる複数の層から形成されるであろう。例えば、該容積の記憶材料は、一対以上の複数の層を含むことがあり、各層はそれぞれ異なったTe-Ge-Sb合金から形成される。組成的勾配付けの場合と同様、実質的に低減された抵抗値ドリフトがもたらされるならば、如何なる層の組み合わせでも採用できる。層は同じような厚さであってもよいし、異なった厚さであってもよい。如何なる層数を用いてもよいし、同じ合金の複数の層が該容積の記憶材料内に存在してそれぞれが連続していても互いに離れていてもよい。合金組成の異なる層を如何なる数だけ用いてもよい。組成的層構造化の具体例は、Ge₁₄Sb₂₉Te₅₇及びGe₂₂Sb₂₂Te₅₆が交互に現れる複数の層を含むある容積の記憶材料である。
【０１０６】
抵抗ドリフトを低減する組成的不均一性の更にもう一つ他の構成は、組成的勾配付けと組成的層構造化を組み合わせることにより達成される。より具体的には、先に述べた組成的勾配付けが、上述した組成的層構造化の何れかと組み合わされて、ある容積の安定した記憶材料を形成するであろう。この組み合わせを用いる記憶材料の好例は、(1)Ge₂₂Sb₂₂Te₅₆の単独層の後にGe₁₄Sb₂₉Te₅₇及びGe₂₂Sb₂₂Te₅₆の勾配がついた組成が続くものを含むある容積の記憶材料、及び(2)Ge₂₂Sb₂₂Te₅₆の単独層及びGe₁₄Sb₂₉Te₅₇とGe₂₂Sb₂₂Te₅₆の勾配がついた組成を含むある容積の記憶材料。
【０１０７】
此処に述べた開示内容は、本発明の十分で且つ完全な開示を行うことを目的として記述された、詳細な実施態様の形態で提示されていること、並びに、添付した特許請求の範囲に記述され規定されているように、このような詳細が本発明の真の範囲を制限するものと解釈されるべきではないこと、が理解されるべきである。
【図面の簡単な説明】
【図1】 伝導性側壁スペーサから成る本発明の記憶装置の断面図である。
【図2】 伝導性側壁スペーサから成り、チャネル長さに平行な本発明のメモリアレイの断面図である。
【図3】 伝導性側壁スペーサから成り、チャネル幅に平行な本発明のメモリアレイの断面図である。
【図4】 本発明のメモリアレイの概略図である。
【図５】 図5Aから図5Oは、本発明のメモリアレイを作製するための一連の処理工程を示す概略断面図である。
【図6】 狭隘化された伝導性側壁スペーサから成る、本発明のメモリアレイの幅を通る断面図である。
【図7】 二重層伝導性側壁スペーサから成る本発明の記憶装置の断面図である。
【図８】 図8Aから図8Eは、二重層伝導性側壁スペーサから成る記憶装置を作製する、一連の処理工程を示す概略断面図である。
【図9】 経由孔内に形成された伝導性側壁スペーサからなる本発明のメモリ素子の立体図である。
【図１０】 図10Aは、記憶材料に隣接した開口端を有する椀状面から成る本発明のメモリ素子の立体図であり、図10Bは、記憶材料に隣接した開口端を有する椀状面から成る本発明のメモリ素子の断面図である。
【図１１】 図11Aは、記憶材料に隣接した導電性層でとしての接合を具備するメモリ素子の立体図であり、図11Bは、記憶材料に隣接した導電性層でとしての接合を具備するメモリ素子の断面図である。

Claims (29)

1. 第一導電性層（１３０ａ、１３０ｂ）と、
   第一誘電材料（１２８）及び第二誘電材料（１４０）であって、端部（１３２ａ、１３２ｂ）を有する前記第一導電性層の少なくとも一部が前記第一と第二誘電材料の間にある、第一誘電材料及び第二誘電材料と、
   前記第一導電性層と電気的に連通し、全ての前記電気的な連通は前記端部を通して行なわれる相変化材料（２５０）と、
   前記相変化材料と接し、前記第一誘電材料または前記第二誘電材料とは接しない第三誘電材料（２６０）と、
   前記相変化材料と電気的に連通する第二導電性層（２７０）と
   を具備し、前記第一誘電材料、前記第二誘電材料及び前記第一導電性層は基板（１０２）の上に配置され、少なくともそのいずれかが基板に接するメモリ素子。
2. 前記第一誘電材料が側壁面を具備し、前記第一導電性層が前記側壁面に接することを特徴とする、請求項1のメモリ素子。
3. 前記端部が環状接合又は線状接合であることを特徴とする、請求項1のメモリ素子。
4. 前記端部が、前記相変化材料の少なくとも一部を取り囲んでいることを特徴とする、請求項1のメモリ素子。
5. 前記第一導電性層が椀形であり、前記椀形の第一導電性層が前記相変化材料に隣接した開口を有することを特徴とする、請求項1のメモリ素子。
6. 前記相変化材料が、カルコゲン元素から成ることを特徴とする請求項1のメモリ素子。
7. 第一誘電材料（１２８）と、
   前記第一誘電材料に接する第一導電性層（１３０ａ、１３０ｂ）と、
   端部（１３２ａ、１３２ｂ）を有する前記第一導電性層に接する、第二誘電材料（１４０）と、
   前記第一導電性層と電気的に連通し、全ての電気的な連通は前記端部を通して行われる相変化材料（２５０）と、
   前記相変化材料に接し、前記第一誘電材料または前記第二誘電材料には接しない第三誘電材料（２６０）と、
   前記相変化材料と電気的に連通する第二導電性層（２７０）と
   を具備し、前記第一誘電材料、前記第二誘電材料及び前記第一導電性層は基板（１０２）の上に配置され、少なくともそのいずれかが基板と接するメモリ素子。
8. 前記第一誘電材料が形成された側壁面を具備し、前記第一導電性層が前記側壁面に接することを特徴とする、請求項７のメモリ素子。
9. 前記端部が環状接合又は線状接合であることを特徴とする、請求項７のメモリ素子。
10. 前記端部が、前記相変化材料の少なくとも一部を取り囲んでいることを特徴とする、請求項７のメモリ素子。
11. 前記第一導電性層が椀形をなしており、前記椀形の第一導電性層が前記相変化材料に隣接した開口を有することを特徴とする、請求項７のメモリ素子。
12. 前記相変化材料が、カルコゲン元素から成ることを特徴とする請求項７のメモリ素子。
13. 側壁面を具備する第一誘電材料（１２８）と、
    前記側壁面に接し、端部（３４８）を有し、少なくとも第一導電性層（３４２）及び第二導電性層（３４４）を含む導電性側壁スペーサ（３３０ａ、３３０ｂ）であって、前記第一導電性層は、前記側壁面と接し、前記第二導電性層は、前記第一導電性層と接する導電性側壁スペーサと、
    前記導電性側壁スペーサに接する第二誘電材料（１４０）と、
    前記導電性側壁スペーサと電気的に連通し、全ての電気的な連通は前記端部を通して行われる相変化材料（２５０）と、
    前記相変化材料と電気的に連通する第二導電性層（２７０）と
    を具備し、前記第一誘電材料、前記第二誘電材料、前記第一導電層及び前記第二導電性層は基板（１０２）の上に配置され、少なくともそのいずれかが基板と接するメモリ素子。
14. 前記第一導電性層の抵抗率が前記第二導電性層の抵抗率より小さいことを特徴とする、請求項１３のメモリ素子。
15. 前記端部が環状接合又は線状接合であることを特徴とする、請求項１３のメモリ素子。
16. 前記相変化材料が、カルコゲン元素から成ることを特徴とする請求項１３のメモリ素子。
17. 前記第一導電性層が、前記第一誘電材料及び前記第二誘電材料と接する請求項１記載のメモリ素子。
18. 前記第二導電性層は、前記第三導電材料と接することを特徴とする請求項１記載のメモリ素子。
19. 前記第二導電性層は、前記相変化材料と接することを特徴とする請求項１８記載のメモリ素子。
20. 前記第一導電性層は、前記相変化材料と接することを特徴とする請求項１９記載のメモリ素子。
21. 前記第二導電性層が前記相変化材料に接する領域は、前記第一導電性層が前記相変化材料に接する領域から横方向に変位していることを特徴とする請求項２０記載のメモリ素子。
22. 前記第三誘電材料は、前記第一導電性層が前記相変化材料に接する領域を覆うことを特徴とする請求項２０記載のメモリ素子。
23. 前記第二導電性層は、前記第三誘電材料と接することを特徴とする請求項７記載のメモリ素子。
24. 前記第二導電性層は、前記相変化材料と接することを特徴とする請求項２３記載のメモリ素子。
25. 前記第一導電性層は、前記相変化材料と接することを特徴とする請求項２４記載のメモリ素子。
26. 前記第二導電性層が前記相変化材料に接する領域は、前記第一導電性層が前記同変化材料に接する領域から横方向に変位していることを特徴とする請求項２５記載のメモリ素子。
27. 前記第三誘電材料は、前記第一導電性層が前記相変化材料に接する領域を覆うことを特徴とする請求項２４記載のメモリ素子。
28. 前記前記相変化材料に接する第三誘電材料（２６０）をさらに有し、前記第三誘電材料は、前記第一誘電材料または前記第二誘電材料とは接しないことを特徴とする請求項１３記載のメモリ素子。
29. 前記端部は、前記第二導電性層を有することを特徴とする請求項１４記載のメモリ素子。

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