JP4591833B2 - 相変化メモリ装置および相変化メモリ装置の製造方法 - Google Patents

Description

本発明は、相変化メモリ装置およびその製造方法に関する。

相変化メモリ装置は、結晶状態によって電気的抵抗が変わる相変化層（カルコゲナイド半導体薄膜等）をメモリセルに利用する素子である。カルコゲナイド半導体とは、カルコゲン元素を含む非晶質（アモルファス）半導体である。

図２３は、カルコゲン元素について説明するための周期律表の一部を示す図である。

図示されるように、カルコゲン元素とは、６族元素のＳ（硫黄）、Ｓｅ（セレン）、Ｔｅ（テルル）のことである。カルコゲナイド半導体の利用分野は、光ディスクと電気的メモリに大別される。電気的メモリの分野で使用されるカルコゲナイド半導体としては、Ｇｅ（ゲルマニウム）、Ｔｅ（テルル）およびＳｂ（アンチモン）の化合物であるＧｅＳｂＴｅ（以下、ＧＳＴという）、あるいは、ＡｓＳｂＴｅやＳｅＳｂＴｅ等が知られている。

図２４（ａ），（ｂ）は各々、相変化メモリの原理を説明するための図である。

カルコゲナイド半導体は、図２４（ａ）に示すように、非晶質半導体の状態１０と、結晶状態３０の２つの安定した状態をとることができ、非晶質状態１０から結晶状態３０に移行させるためには、エネルギー障壁２０を超える熱を供給する必要がある。

図２４（ｂ）に示すように、非晶質状態は高抵抗を示し、これをデジタル値の"１"に対応させ、結晶状態は低抵抗を示し、これをデジタル値の"０"に対応させることにより、
デジタル情報の記憶が可能となる。そして、カルコゲナイド半導体を介して流れる電流量（あるいは電圧降下）の差を検出することによって、記憶情報が"１"であるか、"０"であるかを判定することが可能となる。

カルコゲナイド半導体の相変化のために供給される熱としては、ジュール熱が利用される。すなわち、ピーク値ならびに時間幅が異なるパルスをカルコゲナイド半導体に供給することによって、電極とカルコゲナイド半導体との接触面近傍においてジュール熱を生じさせ、このジュール熱により相変化を生じさせる。

具体的には、カルコゲナイド半導体に、それの溶融点の付近の熱を短時間供給した後に、急速に冷却すれば、カルコゲナイド半導体は非晶質状態になる。一方、カルコゲナイド半導体に溶融点に比べて低い結晶化温度を長時間にかけて供給した後に冷却すれば、カルコゲナイド半導体は結晶状態になる。例えば、ＧＳＴに融点（約６１０℃）の付近の熱を短時間（１〜１０ｎｓ）に供給した後に、急速に冷却（約１ｎｓ）すれば、ＧＳＴは非晶質状態になる。一方、ＧＳＴに結晶化温度（約４５０℃）の熱を長時間（３０〜５０ｎｓ）印加した後に冷却すれば、ＧＳＴは結晶状態になる。

図２４（ｂ）に示すように、非晶質状態から結晶状態に移行させることを「セット（結晶化過程）」といい、このときカルコゲナイド半導体に与えられるパルスを「セットパルス」という。ここで、結晶化に最低限必要な温度（結晶化温度）をＴｃとし、結晶化に最低限必要な時間（結晶化時間）をｔｒとする。その逆に、結晶状態から非晶質状態に移行させることを「リセット（非晶質化過程）」といい、このときカルコゲナイド半導体に与えられるパルスを「リセットパルス」という。このとき、カルコゲナイド半導体に与えられる熱は融点Ｔｍ付近の熱であり、カルコゲナイド半導体は溶融後に急冷される。

図２５（ａ）〜（ｄ）は、相変化メモリ装置の基本的構造と相変化メモリ装置のセット／リセット動作について説明するための図である。

図２５（ａ）に示すように、相変化メモリ装置は基本的に、カルコゲナイド半導体層（相変化層）４６を、上下の電極（４２，４８）で挟み込んだ構造をしている。なお、参照符号４０は基板であり、参照符号４４は電気的絶縁膜である。上側の電極４８には、セットパルス等が印加される端子Ｐが接続され、下側の電極４２は、グランド（基準電位）に固定されている。

図２５（ｂ）に示すように、図２５（ａ）の相変化メモリ装置は抵抗Ｒ１と等価であり、上記のとおり、この抵抗Ｒ１の抵抗値が、アモルファス状態であるか結晶状態であるかによって異なる。図２５（ｂ）の左側に示すように、端子Ｐには、セットパルスＳ１（ピーク値が閾値Ｖｔｈを超えるパルス）、リセットパルスＳ２（Ｓ１よりもピーク値が大きく、かつ幅の短いパルス）、ならびに、リードパルス（ピーク値が閾値Ｖｔｈ未満で、Ｓ１よりも幅広のパルス）が入力される。ここで、Ｖｔｈは、結晶化に必要なジュール熱を発生しうる下限電圧である。

図２５（ｃ）は、セットパルスＳ１と、このセットパルスＳ１の供給によって発生するジュール熱による温度上昇との対応を示しており、上側の図が電圧波形を示し、下側の図が、ジュール熱による温度上昇の様子を示している。

セットパルスＳ１の電圧値は所定の閾値Ｖｔｈを超えており、その時間幅は、ｔ_ｃｒｙである。ｔ_ｃｒｙは、結晶化時間ｔｒ（カルコゲナイド半導体の結晶化に最低限必要な時間）以上である。ジュール熱による温度上昇は、融点Ｔｍよりかなり低く、かつ、結晶化に最低限必要な温度（結晶化温度）Ｔｃよりも高い。

同様に、図２５（ｄ）は、リセットパルスＳ２と、このセットパルスＳ２の供給によって発生するジュール熱による温度上昇との対応を示しており、上側の図が電圧波形を示し、下側の図が、ジュール熱による温度上昇の様子を示している。

図示されるように、リセットパルスＳ２のピーク値は、結晶化のための閾値Ｖｔｈをはるかに超え、かつ、その幅は十分に狭い。これにより、ジュール熱による温度上昇は、カルコゲナイド半導体の融点Ｔｍを超えている。また、温度上昇がピークとなる時点から結晶化温度Ｔｃに至るまでの時間ｔ_ａｍｏは十分に短い。これにより、カルコゲナイド半導体は一旦、溶融した後、急冷されることになり、この結果として、カルコゲナイド半導体はアモルファス状態に復帰する。

以上の説明では、端子ＰからセットパルスＳ１／リセットパルスＳ２を供給する回路方式を採用しているが、回路方式としては、図２６に示すような回路方式でもよい。

図２６は、相変化メモリ装置の回路方式の一例を示す回路図である。

図２６において、抵抗Ｒ１は、相変化メモリ装置と等価な抵抗であり、端子Ｐは、ＶＤＤ（電源電位）に接続されている。Ｍ１〜Ｍ３は、サイズが調整されたＭＯＳトランジスタであり、Ｐ１，Ｐ２，Ｐ３はそれぞれ、セットパルス用端子、リセットパルス用端子およびリードパルス用端子である。

Ｐ１〜Ｐ３の各々によって、ＭＯＳトランジスタＭ１〜Ｍ３のどれをオンさせるかを選択すると共に、ＭＯＳトランジスタＭ１〜Ｍ３の導通時間を制御する。これによって、セット、リセットならびにリードの各動作を実現することができる。

図２７は、相変化メモリ装置（相変化メモリＩＣ）における、リード動作を説明するための回路図である。図２７では、前掲の図と共通する部分には同じ参照符号を付してある。

図２７において、Ｗはワード線を示し、Ｇはグランド線を示し、Ｂはビット線（セットパルスＳ１，リセットパルスＳ２，リードパルスＳ３を入力するための端子Ｐに接続されるパルス入力線である）を示し、Ｒ１は相変化メモリ装置（カルコゲナイド半導体層６０からなる）の等価抵抗を示す。

また、Ｍ４はメモリセル選択のためのＮＭＯＳトランジスタ（スイッチング素子）を示し、Ｒ２は電流／電圧変換抵抗を示し、Ａ１はセンスアンプを示し、参照符号６２は、センスアンプＡ１の基準電圧源を示す。また、Ｉ１は、リード動作時にメモリセルを流れる電流を示し、ＶｏｕｔはセンスアンプＡ１の出力電圧（センシング出力）を示す。

セット動作時（リセット動作時やリード動作時も同じ）には、ワード線ＷをアクティブレベルとしてＮＭＯＳトランジスタＭ４をオンさせ、その後、端子Ｐから、必要なパルス（Ｓ１〜Ｓ３のいずれか）を入力する。リード動作時には、リードパルスＳ３が入力される。

メモリセルを構成するカルコゲナイド半導体層６０がアモルファス状態であるか、結晶状態であるかによって抵抗Ｒ１の抵抗値が異なり、これに対応して、電流Ｉ１の電流量が異なる。したがって、その電流量を電圧値に変換して読み取ることによって、記憶されている情報が"1"であるか"０"であるかを判定することができる。

図２８（ａ），（ｂ）は、相変化メモリ装置（相変化メモリＩＣ）における、メモリセル部の従来構造の例を示す断面図である。

図２８（ａ）において、ｐ型の半導体基板２には、ｎ型層４ａ，４ｂ（ソース層４ａ，ドレイン層４ｂ）が形成されており、ゲート絶縁膜６上にゲート電極８（ワード線Ｗに接続される）が設けられている。

ｎ型層（ソース層）４ａは、接地プラグ１１および接地配線１２（共に、タングステン（Ｗ）等の良導電性の材料からなる）を介して接地電位に接続されている。

また、ｎ型層（ドレイン層）４ｂには、コンタクトプラグ１４，１６が形成されている。コンタクトプラグ１６上にはヒータ電極１８が形成されている。

ヒータ電極１８は、電流を絞り込んで電流密度を増大させ、結果的に、相変化層２１の相変化領域においてジュール熱を効率的に発生させるのに寄与する働きをする。

ヒータ電極１８上には、カルコゲナイド半導体層（ＧＳＴ等）からなる相変化層２１が形成され、この相変化層２１の上面にパルス入力端子Ｐが接続される。コンタクトプラグ１４，１６は、例えば、タングステン（Ｗ）からなる。ヒータ電極１８は、高抵抗の材料、例えば、窒化チタン（ＴｉＮ）からなる。コンタクトプラグ１６が介在しているのは、ヒータ電極１８から発生する熱が半導体基板に逃げないようにするためである。

図２８（ａ）のデバイスの場合、コンタクトプラグ１４、コンタクトプラグ１６ならびにヒータ電極１８が積み重ねられた３層のプラグ構造をもつ。

また、図２８（ｂ）に示される相変化メモリの基本的な構成は、図２８（ａ）の相変化メモリ装置と同じである。ただし、図２８（ｂ）の相変化メモリ装置では、タングステン（Ｗ）等からなるコンタクトプラグ１６が除去されている。この結果、コンタクトプラグ１４とヒータ電極１８とが積み重ねられた２層のプラグ構造をもつ。

図２８（ａ）に示されるような３層のプラグ構造をもつ相変化メモリは、例えば、特許文献１に記載されている。

図２８（ｂ）に記載されるような２層のプラグ構造をもつ相変化メモリは、例えば、特許文献２に記載されている。
特開２００４−３４９５０４号公報（図１） 特開２００５−２４４２３５号公報（図４）

従来の相変化メモリ装置では、最低でも２層のプラグ構造（コンタクトプラグとヒータ電極が接続されたプラグ構造）が必要となる。そして、相変化メモリ装置のメモリセルを完成させるためには、さらに、層を重ねる必要がある。

つまり、ヒータ電極上に相変化層が形成され、相変化層上に上部電極層が形成され、相変化層上に層間絶縁膜が形成され、その層間絶縁膜上にコンタクトホールが形成され、そのコンタクトホールにコンタクトプラグが埋め込まれ、そのコンタクトプラグに接続される電極（ビット線がこれに相当する）が形成され、これによって、相変化メモリ装置のメモリセルが完成する。

したがって、相変化メモリ装置は、合計で、少なくとも３層以上の多層構造を有することになる。このことによって、相変化メモリ装置が大型化し、デバイス構造が複雑化し、また、製造工程が増大することは否めない。

また、プラグを多層に接続すると、電流経路が長くなって、その電流経路の等価抵抗が増大することになる。

また、相変化層（カルコゲナイド層）の上面には、金属からなる上部電極が形成されるが、この金属からなる上部電極は熱伝導率も良好であるため、ヒートシンク（放熱フィン）として機能し、相変化に必要なジュール熱を逃がしてしまう。したがって、その分だけ相変化メモリ装置における熱効率が低下する。逆にいえば、相変化層の上部電極からの放熱を抑制すれば、相変化メモリ装置の熱効率を改善できることになる。

本発明はこのような考察に基づいてなされたものであり、その目的は、相変化メモリ装置のメモリセルの層構造を最小化し、相変化メモリ装置の小型化、構造の簡素化、製造工数の削減を図り、さらに、必要に応じて、相変化層の上部電極からの放熱を抑制して熱効率の改善を図り、これによって、大規模な相変化メモリ装置の量産を可能とすることにある。

本発明の相変化メモリ装置は、導体層と、この導体層に接続されるコンタクトプラグと、このコンタクトプラグに接続されるヒータ電極と、このヒータ電極に接続される相変化層と、によって構成される電流経路に電流を流し、前記相変化層と前記ヒータ電極との界面にてジュール熱を発生させて前記相変化層に相変化を生じさせ、これによって情報の書き込みを行う相変化メモリ装置であって、コンタクトホールが選択的に形成された層間絶縁膜と、前記コンタクトホール内に埋め込まれた、前記ヒータ電極として機能する第１の導電材料からなる第１のプラグと、前記コンタクトプラグとして機能する、前記第１の導電材料よりも比抵抗が小さい第２の導電材料からなる第２のプラグと、により構成される複合型プラグと、を有する。

一つのコンタクトホール内に、第１および第２のプラグからなる複合型プラグを形成して、コンタクトプラグとヒータ電極とを、そのコンタクトホール内に並存させる構成としたものである。ここで、「コンタクトプラグ」とは、「一つの電子回路要素と他の電子回路要素とを電気的に接続するために使用される、電気的絶縁膜中に埋め込まれて形成される電極（埋め込み電極）」のことである。上記の第２のプラグは、下層の導体層と、その横に存在するヒータ電極（となる第１のプラグ）ならびに上層の相変化層と、を電気的に接続するコンタクトプラグとして機能する。また、「ヒータ電極」とは、「相変化層に接触し、かつ、その相変化層に相変化を生じさせるためのジュール熱を発生させる電極」であり、本発明では、この「ヒータ電極」は、単独で形成されるのではなく、複合型プラグを構成する第１のプラグがヒータ電極の役目を果たす。この意味で、第１のプラグは「ヒータプラグ」と呼ぶことも可能である。また、この第１のプラグは、ヒータプラグとしての機能の他に、コンタクトプラグとしての機能も有している。つまり、第１のプラグは、下層の導体層（ならびに第２のプラグ）と上層の相変化層とを電気的に接続するための役割も果たしている。また、「複合型プラグ」とは、「少なくとも２種類の導電材料からなるプラグが電気的に接続され、全体として一つのプラグとして把握することも可能な、異種導電材料からなるプラグ」である。そして、本発明の複合型プラグでは、ヒータ電極として機能する第１のプラグを構成する第１の導電材料としては、比抵抗が大きく、電流を流すことによって効率的に発熱が可能な材料を使用する。一方、コンタクトプラグとして機能する第２のプラグを構成する第２の導電材料としては、比抵抗が小さい材料により構成し、この第２のプラグによって、その複合型プラグ全体としての電気抵抗を十分に低減する。従来、シリコン系ＬＳＩの構成要素（ＣＭＯＳトランジスタ等）と相変化メモリ特有の構成要素（ヒータ電極や相変化層等）とは、コンタクトプラグを経由して縦方向に積み上げていくことによって接続されるのが当然と考えられていたが、本発明では、その常識を打破し、複合プラグを構成する第１のプラグにヒータ電極としての役割を付与することによって、従来にない画期的な構造の相変化メモリ装置を実現することができる。つまり、従来、コンタクトプラグ上にヒータ電極を積み重ねていたため、多層構造となるのは避けられなかったが、本発明によって、コンタクトプラグとヒータ電極との単層構造化が可能となる。したがって、相変化メモリ装置の製造工程が簡略化され、かつ、相変化メモリ装置の小型化が達成される。

また、本発明の相変化メモリ装置の一態様では、前記第１の導電材料は、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ），ニオブ（Ｎｂ）、ジルコニウム（Ｚｒ），タングステン（Ｗ）のいずれかの金属、または前記金属の窒化物、あるいは前記金属のシリサイドを含む。

ヒータ電極を構成する第１の導電材料として使用可能な、その主成分となり得る金属材料を列記したものである。いずれの金属材料も、シリコン系ＬＳＩで使用されているアルミニュウム（Ａｌ）や銅（Ｃｕ）と比べて、導電率（比抵抗の逆数）、熱伝導率が共に小さい。但し、これらの金属材料の中には、第２のプラグの材料としても使用できるものも含まれている。

また、本発明の相変化メモリ装置の他の態様では、前記第１の導電材料は、チタン窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）、モリブデン窒化物（ＭｏＮ）、ニオブ窒化物、チタンシリコン窒化物、チタンアルミニウム窒化物、チタンボロン窒化物、ジルコニウム−シリコン窒化物、タングステン−シリコン窒化物、タングステン−ボロン窒化物、ジルコニウム−アルミニウム窒化物、モリブデン−シリコン窒化物、モリブデン−アルミニウム窒化物、タンタル−シリコン窒化物、タンタル−アルミニウム窒化物、チタン酸窒化物、チタンアルミニウム酸窒化物、タングステン酸窒化物、タンタル酸窒化物、タンタルシリサイド（ＴａＳｉ）、タングステンシリサイド（ＷＳｉ）またはモリブデンシリサイド（ＭｏＳｉ）のいずれかを含む。

ヒータ電極として機能する第１のプラグを構成する第１の導電材料を例示したものである。

また、本発明の相変化メモリ装置の他の態様では、前記第２の導電材料は、タングステン（Ｗ），アルミニュウム（Ａｌ），モリブデン（Ｍｏ），銅（Ｃｕ）のいずれかの金属、または、前記金属のシリサイドを含む。

コンタクトプラグとして機能する第２のプラグを構成する第２の導電材料が、少なくとも上記の成分の一つを含む点を明らかとしたものである。これらの金属材料は、原則として接地電極や接地配線として使用可能な材料である。ただし、これらの金属材料の中には、第１のプラグの材料としても使用可能なものが含まれている。

また、本発明の相変化メモリ装置の他の態様では、前記第１の導電材料の比抵抗は、前記第２の導電材料の比抵抗の１０倍以上である。

第１の導電材料と第２の導電材料の比抵抗に１０倍以上の差を設け（但し、これに限定されるものではない）、第１のプラグにより効率的に熱を発生させ、一方、第２のプラグにより電気抵抗を低減するものである。比抵抗の１０倍程度の差は、例えば、第１の導電材料としてＴｉＮ（窒化チタン）を使用し、第２のプラグとしてタングステン（Ｗ）を使用することによって、特に問題なく実現可能である。

また、本発明の相変化メモリ装置の他の態様では、前記第２のプラグの体積は、前記第１のプラグの体積よりも大きい。

第２のプラグの体積を大きくすることによって、複合型コンタクトプラグ全体としての抵抗を、低く抑えることが可能である。

また、本発明の相変化メモリ装置の他の態様では、前記複合型プラグの平面形状は、前記第２のプラグを備える幅広の本体部と、この本体部分から突出した、前記本体部分の幅よりも狭い、第１のプラグからなる突起部と、を含む。

複合型プラグの平面形状（第１および第２のプラグが埋め込まれる、層間絶縁膜に形成されるコンタクトホールの平面形状と言いかえることもできる）を具体的に規定したものである。すなわち、コンタクトホールは、幅広の本体部と幅の狭い突起部をもつ平面形状をもち、幅の狭い突起部は第１の導電材料にて完全に埋め込まれ、幅広の本体部分は、第２の導電材料によって埋め込まれている。平面パターンの幅と、第１および第２の導電材料薄膜の膜厚とを調整することにより、コンタクトホールの埋め込み技術（ＣＶＤ等）を用いるだけで、複合型プラグを容易に形成することができ、このことは、相変化変化メモリの量産化に有利となる。

また、本発明の相変化メモリ装置の他の態様では、前記複合型プラグの平面形状は、Ｐ字型、Ｌ字型または凸型のいずれかの形状である。

複合型プラグの平面形状（層間絶縁膜に形成されるコンタクトホールの平面形状）を、Ｐ字型、Ｌ字型または凸型とすることは、コンタクトホール形成時のマスク形状を変更することによって容易に実現することができ、したがって、相変化メモリの量産化に有利である。

また、本発明の相変化メモリ装置の他の態様では、前記第１のプラグは、層間絶膜に設けられたコンタクトホールの内表面ならびに底面に形成された薄いチタン（Ｔｉ）膜上に窒化チタン（ＴｉＮ）を埋め込むことによって形成され、前記第２のプラグは、前記窒化チタン（ＴｉＮ）の埋め込み後も残存している窪みの部分を、タングステン（Ｗ）でさらに埋め込むことによって形成される。

狭い溝は、所定膜厚の薄膜で完全に埋め込むことができ、広い溝は、完全には埋め込むことはできないことを積極的に利用し、第１の導電材料である窒化チタン（ＴｉＮ）によって、狭い溝を完全に埋め込んで第１のプラグを形成し、次に、窪みが残っている広い溝の部分に第２の導電材料であるタングステン（Ｗ）をさらに埋め込んで第２のプラグを形成したものである。溝（コンタクトホール）の平面パターンや溝の幅と、第１および第２の導電材料薄膜の膜厚とを調整することにより、コンタクトホールの埋め込み技術（ＣＶＤ等）を用いるだけで、複合型プラグを容易に形成することができ、このことは、相変化変化メモリの量産化に有利となる。

また、本発明の相変化メモリ装置の他の態様では、前記複合プラグの、前記ヒータ電極として機能する前記第１のプラグの上面に前記相変化層の底面が接触しており、さらに、その接触面から外れた箇所において前記相変化層の底面に接触する引き出し電極層が設けられ、かつ、その引き出し電極層にコンタクトプラグが接続され、これによって、前記コンタクトプラグ、前記相変化層、前記ヒータ電極として機能する第１のプラグ、前記コンタクトプラグとして機能する第２のプラグならびに前記導体層、による電流経路が形成される。

本態様では、相変化層の上面に電極を設けない構造を採用することによって熱効率を改善する。すなわち、上記の複合型プラグを採用した場合、ヒータ電極として機能する第１のプラグの横にコンタクトプラグとして機能する第２の導電材料が存在し、第１のプラグで発生した熱が第２のプラグに逃げ、書き込み時（特に、リセット時）における熱効率が若干、低下する場合がある。そこで、相変化層の上面に電極を設けない構造を採用して相変化層の上面からの放熱を抑制し、これによって、複合型プラグにおける熱損失を補償して、熱効率の低下を防止する。つまり、相変化層の相変化領域（第１のプラグと相変化層との接触面の近傍）の直上に電極が存在すると、その電極がヒートシンクとして機能して熱が逃げるため、相変化層の上面に電極を設けないようにし、第１のプラグと相変化層との接触面から外れた箇所において、引き出し電極を相変化層の底面に接触させ、その引き出し電極にコンタクトプラグを接続して、相変化層に電流を流すための電流経路を構成するものである。

また、本発明の相変化メモリ装置の他の態様では、前記複合型プラグが埋め込まれた前記層間絶縁膜上に、前記複合プラグにおける前記第１のプラグの少なくとも一部が露出するようにパターニングされている絶縁膜が形成され、その絶縁膜上に所定パターンの前記引き出し電極層が形成され、その引き出し電極層の一部上ならびに前記露出する前記第１のプラグ上を覆うように前記相変化層が形成され、前記相変化層上に、前記引き出し電極層の、前記相変化層に覆われていない上面を露出するようにコンタクトホールが設けられた層間絶縁膜が形成され、前記コンタクトホール内に前記コンタクトプラグが形成されている。

引き出し電極を備えるデバイス構造の、層の構成を明らかとしたものである。すなわち、複合型プラグが埋め込まれる層間絶縁膜上にパターニングされた絶縁膜が形成され、その絶縁膜上の所定箇所に引き出し電極が形成され、引き出し電極層の一部ならびに露出している第１のプラグを覆うように相変化層が形成され、相変化層上に層間絶縁膜が形成され、その層間絶縁膜に設けられたコンタクトホール内に、相変化層に覆われていない引き出し電極層の上面に接続されるコンタクトプラグが形成される。このような構造は、通常のＬＳＩの製造工程により、特に問題なく製造可能である。

また、本発明の相変化メモリ装置の他の態様では、前記引き出し電極層は、主電極層と、その主電極層の表面に形成された、前記相変化層との密着性を向上させるための密着層と、により構成される。

引き出し電極層の構成要素である主電極層（例えば、タングステン（Ｗ）等の金属層）上に、密着層（チタン（Ｔｉ）等）を設けることによって、相変化層と引き出し電極層との密着性を向上させることができる。この密着層は、相変化が生じる領域の相変化層とは接触しないため、相変化が生じる領域で両者の成分が結合して組成変動が生じて書き換え特性が悪化するという問題は発生しない。

また、本発明の相変化メモリ装置の他の態様では、前記複合型プラグの第２のプラグに電気的に接続される、メモリセル選択用のスイッチング素子をさらに有する。

メモリセル選択用のスイッチング素子（絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）、接合型ＦＥＴ、バイポーラトランジスタ、ＰＮ接合ダイオード、ショットキーバリアダイオード等）の一極を、複合型プラグを構成する第２のプラグに電気的に接続し、スイッチング素子のオン／オフによって、相変化層への給電を制御可能としたものである。

また、本発明の複合型プラグの製造方法では、半導体基板上に形成される層間絶縁膜の一部を選択的にパターニングし、その平面形状が、幅広の本体部と、この本体部から突出すると共に、その幅が前記本体部の幅よりも狭い突起部と、を有するコンタクトホールを形成する第１の工程と、前記突起部のみを完全に埋め込むことができる条件にて、前記コンタクトホールを第１の導電材料により埋め込んで、ヒータ電極として機能する前記第１のプラグを形成する第２の工程と、前記コンタクトホールの前記本体部を、第２の導電材料にて完全に埋め込んで前記２のプラグを形成する第３の工程と、を含む。

狭い溝は、所定膜厚の薄膜で完全に埋め込むことができ、広い溝は、完全には埋め込むことはできないことを積極的に利用し、幅広の本体部とこれに連接する狭い突起部をもつコンタクトホールを形成し、第１の導電材料である窒化チタン（ＴｉＮ）によって、突起部の狭い溝を完全に埋め込んで第１のプラグを形成し、次に、窪みが残っている広い溝の部分に第２の導電材料であるタングステン（Ｗ）をさらに埋め込んで第２のプラグを形成するものである。溝（コンタクトホール）の平面パターンや溝の幅と、第１および第２の導電材料薄膜の膜厚とを調整することにより、コンタクトホールの埋め込み技術（ＣＶＤ等）を用いるだけで、複合型プラグを容易に形成することができ、このことは、相変化変化メモリの量産化に有利となる。

また、本発明の相変化メモリ装置の製造方法の一態様では、本発明の複合型プラグの製造方法を用いて、前記層間絶縁膜の前記コンタクトホール内に前記複合型プラグを形成する第１の工程と、前記複合型プラグの第１のプラグ上に、相変化層の底面が接触するように前記相変化層を形成する第２の工程と、を含む。

従来方法では、コンタクトプラグの上にヒータ電極を重ね、さらに、その上に相変化層を形成していたが、本発明の製造方法によれば、複合型プラグの上に、直に相変化層を形成することができ、製造工程が簡略化され、また、層構造の簡素化、相変化メモリ装置の小型化が実現される。

また、本発明の相変化メモリ装置の製造方法の他の態様では、本発明の複合型プラグの製造方法を用いて、前記層間絶縁膜の前記コンタクトホール内に前記複合型プラグを形成する第１の工程と、前記複合型プラグが埋め込まれた前記層間絶縁膜上に絶縁膜を形成する第２の工程と、前記絶縁膜上の所定位置に引き出し電極層を形成する第３の工程と、前記絶縁膜を、前記複合プラグにおける前記第１のプラグの少なくとも一部が露出するようにパターニングする第４の工程と、前記引き出し電極層の一部上ならびに前記露出する前記第１のプラグ上を覆うように前記相変化層を形成する第５の工程と、前記相変化層上に層間絶縁膜を形成し、その層間絶縁膜をパターニングして、前記引き出し電極層の、前記相変化層に覆われていない上面を露出するようにコンタクトホールを形成する第６の工程と、前記コンタクトホール内にコンタクトプラグを埋め込み形成する第７の工程と、を含む。

複合型プラグの形成、パターニングされた絶縁膜の形成、引き出し電極層の形成、絶縁膜のパターニング、相変化層の形成、層間絶縁膜膜の形成、層間絶縁膜のパターニングならびに引き出し電極層に接続するコンタクトプラグの形成を経て、層構造が簡素化され、小型であり、かつ、熱効率についても特に問題が生じない相変化メモリ装置を製造するものである。

また、本発明の相変化メモリ装置の製造方法の他の態様では、前記複合型プラグを形成する前記第１の工程の前に、メモリセル選択用のスイッチング素子を形成する工程を設けると共に、前記第１の工程において前記複合型プラグを形成する際、前記スイッチング素子の一極を接地電位とするための接地電位用プラグも形成する。

製造工程の共用化を図り、コンタクトプラグとして機能する第１のプラグを形成する際、接地電位用プラグも形成するようにしたものである。これにより、スイッチング素子を含むメモリセルを効率的に無理なく、効率的に製造することができる。

従来、コンタクトプラグ上にヒータ電極を積み重ねていたため、多層構造となるのは避けられなかったが、本発明では、複合型プラグを使用することによって、コンタクトプラグとヒータ電極（ヒータプラグ）とを共通のコンタクトホール内に並存させることができ、コンタクトプラグとヒータ電極の単層構造化が実現する。したがって、相変化メモリ装置の製造工程が簡略化され、かつ、相変化メモリ装置の小型化が達成される。

また、複合型プラグを構成する第２のプラグの体積を大きくすることによって、複合型コンタクトプラグ全体としての抵抗を、低く抑えることが可能である。

また、複合型プラグは、層間絶縁膜にコンタクトホールを形成する際のマスクパターンを変更して、幅広の本体部と幅の狭い突起部とをもつ形状（例えば、Ｐ字型、Ｌ字型または凸型）のコンタクトホールを形成し、膜厚が調整された異種材料（例えばＴｉＮとＷ）にて、コンタクトホールを連続的に埋め込むことによって、容易に形成することができる。したがって、相変化変化メモリの量産化に有利である。

また、第１のプラグの体積に比べて、良導電性の材料からなる第２のプラグの体積が大きければ、複合型プラグにおける電気抵抗は、第２のプラグによって支配的に決定され、複合型プラグ全体としての抵抗値は十分低く抑えることが可能となり、回路動作上の問題は生じない。

また、第１／第２の導電材料の比抵抗は１０倍程度の差があるのが好ましい。この程度の差であれば、例えば、第１の導電材料として窒化チタン（ＴｉＮ）を使用し、第２の導電材料としてＷ（タングステン）を使用することによって、概ね実現することが可能であり、材料選択に際し、特に、問題は生じない。

また、本発明によれば、相変化層の上面に電極を設けない構造（引き出し電極によるコンタクト構造）を採用することによって熱効率を改善することが可能である。すなわち、複合型プラグを採用した場合、ヒータ電極として機能する第１のプラグの横にコンタクトプラグとして機能する第２の導電材料が存在し、第１のプラグで発生した熱が第２のプラグに逃げ、書き込み時（特に、リセット時）における熱効率が若干、低下する場合があるが、相変化層の上面にヒートシンクとして機能する電極を設けない構造を採用して相変化層の上面からの放熱を抑制すれば、複合型プラグにおける熱の損失分を十分に補償することができ、したがって、熱効率の低下を防止することができる。

相変化層の上面に電極を設けない構造を採用する場合には、第１のプラグと相変化層との接触面の直上から外れた箇所において、引き出し電極を相変化層の底面に接触させ、その引き出し電極にコンタクトプラグを接続して、相変化層に電流を流すための電流経路を構成する構造を採用する。このような構造は、通常のＬＳＩの製造工程により、特に問題なく製造可能である。

また、引き出し電極層の構成要素である主電極層（例えば、タングステン（Ｗ）等の金属層）上に、密着層（チタン（Ｔｉ）等）を設けることによって、相変化層と引き出し電極層との密着性を向上させることができる。この密着層は、相変化が生じる領域の相変化層とは接触しないため、相変化が生じる領域で両者の成分が結合して組成変動が生じて書き換え特性が悪化するという問題が発生しないという利点がある。

また、本発明によれば、コンタクトホールの平面パターンや溝の幅と、第１および第２の導電材料薄膜の膜厚とを調整することにより、コンタクトホールの埋め込み技術（ＣＶＤ等）を用いるだけで、複合型プラグを容易に形成することができる。

また、本発明によれば、汎用的な製造技術を使用して（特別な製造工程を設けることなく）、大規模な相変化メモリ装置（メモリセル選択用のスイッチング素子、複合型プラグ、ヒータ電極、相変化層、電極（相変化層の上面に形成される電極、あるいは、引き出し電極とこの引き出し電極に接続されるコンタクトプラグ）を有する相変化メモリＩＣ）を製造することが可能となる。

また、製造工程の共用化して、複合型プラグと接地電位用プラグを同時に形成することにより、製造工程数を減らすことができる。

本発明によれば、特別な技術を用いることなく、汎用的な半導体製造技術のみを用いて、相変化メモリ装置のメモリセルの層構造を最小化し、相変化メモリ装置の小型化、構造の簡素化、製造工数の削減を図り、さらに、必要に応じて、相変化層の上部電極からの放熱を抑制して熱効率の改善を図り、これによって、大規模な相変化メモリ装置の量産を可能とすることができる。

次に、本発明の実施形態について、図面を参照して説明する。
（第１の実施形態）

以下の説明において、「コンタクトプラグ」とは、「一つの電子回路要素と他の電子回路要素とを電気的に接続するために使用される、電気的絶縁膜中に埋め込まれて形成された電極（埋め込み電極）」のことであり、「ヒータ電極」とは、「相変化層に接触し、かつ、その相変化層に相変化を生じさせるためのジュール熱を発生させる電極」であり、また、「複合型プラグ」とは、「少なくとも２種類のプラグ（プラグ）が電気的に接続され、全体として一つのプラグとして把握することも可能な異種導電材料からなるプラグ」である。

本発明では、「ヒータ電極」は、共通のコンタクトホール内においてコンタクトプラグと並存して形成される。複合プラグの第１のプラグがヒータ電極として機能し、したがって、この第１のプラグは「ヒータプラグ」と言うことができる。ただし、この第１のプラグは、コンタクトプラグとしての性質も併せ持つものと考えられる。

図１は、本発明の相変化メモリ装置の特徴的な構造を説明するための図である。

図１において、ＮＭＯＳトランジスタ（Ｎチャネル絶縁ゲート型電界効果トランジスタ）Ｍは、メモリセルを選択するためのスイッチング素子であり、そのゲートは、ワード線ＷＬ１に接続されている。

そして、ＮＭＯＳトランジスタ（Ｍ）のソースは、接地電位用金属プラグ１００（材料βからなる）ならびに接地電位用配線（グランド配線：同様に材料βからなる）１０２を介して接地電位（ＧＮＤ：基準電位）に接続されている。

また、ＮＭＯＳトランジスタ（Ｍ）のドレインは、複合型プラグ１０４の第２のプラグ１０８に電気的に接続されている。

複合型プラグ１０４は、図示されるように、ヒータ電極（ヒータプラグ）として機能する第１のプラグ（第１の導電材料αからなる）１０６と、コンタクトプラグとして機能する第２のプラグ（第２の導電材料βからなる）１０８とで構成され、両プラグ（１０６，１０８）は、側面同士が接触する態様で接触し、これによって、両プラグ（１０６，１０８）間の電気的な導通が確保されている。

なお、第１のプラグと第２のプラグとは、必ず直接に接触していなければならないものではなく、例えば、熱伝導を遮断するためのＩＴＯ（インジュウム・ティン（錫）酸化物）膜を介して面接触していてもよい。

第１の導電材料αの比抵抗Ｒ１１と、第２の導電材料βの比抵抗Ｒ１２とは、Ｒ１１>Ｒ１２の関係にある。ここで、比抵抗（ρ）は、電気抵抗率、体積抵抗率とも呼ばれ、その逆数（１／ρ）が導電率（電気伝導率、比電気伝導度とも呼ばれる）である。本発明では、「比抵抗」と「導電率」という用語を採用する。金属材料において、電流が流れ易い材料は、熱も伝達し易いという性質があるため、「比抵抗が大きな材料」は、すなわち、「導電率ならびに熱伝導率が共に大きな材料」ということができる。したがって、図１の導電材料αとβを比較すると、導電率、熱伝導率に関しては、α<βの関係にある。

また、図１において、ヒータ電極として機能する第１のプラグ１０６の上面は、相変化層（ここではＧＳＴとする）１１４の一部に接触している。その接触面の近傍が、相変化が生じる相変化領域となる。

相変化層１１４の上面には、上部電極（電極層）１１６が形成されている。この上部電極１１６に、図２５（ｂ）に示されるような各種のパルスを入力するための電極端子Ｐが接続される。なお、相変化メモリＩＣの場合、ビット線が電極端子Ｐに相当する（この点については、図６を用いて後述する）。

このような構造をもつ本実施形態の相変化メモリ装置によれば、相変化メモリ装置のメモリセルの層構造を最小化し、相変化メモリ装置の小型化、構造の簡素化ならびに製造工数の削減を図ることができる。この効果は、複合型プラグ１０４を採用することによって得られる。

以下、複合型プラグ１０４の好ましい態様と、その特徴を列記する。

（１）複合型プラグ１０４は、第１の導電材料プラグ１０６と第２の導電材料プラグ１０８とで構成される。第１の導電材料プラグ１０６を構成する第１の導電材料αと、第２の導電材料プラグ１０８を構成する第２の導電材料βとは、以下の関係がある。すなわち、先に説明したように、「比抵抗」に関しては、α>βの関係にある。また、「導電率」および「熱導電率」に関しては、α<βの関係を満たす。
例えば、第１の導電材料αとしてチタン（Ｔｉ：導電率２．３４×１０ ⁶ ／ｍΩ，熱伝導率２１．９Ｗ／ｍ・Ｋ）を使用する場合には、第２の導電材料βとして、導電率、熱伝導率が共により大きなタングステン（Ｗ：導電率１８．９×１０ ⁶ ／ｍΩ，熱伝導率１７４Ｗ／ｍ・Ｋ）を使用する。
なお、以下の（２），（３）にて、第１および第２の導電材料として使用可能な材料名を例示列挙するが、一つの金属材料が、（２），（３）のいずれにも記載されるものがある（タングステン、モリブデンなど）。つまり、タングステンやモリブデンは、第１および第２の導電材料のいずれにもなり得る。本発明の場合、材料自体というよりは、材料の組合せに特徴があり、比抵抗に関しては、α>βの関係を満たすこと（導電率および熱導電率に関してはα<βの関係を満たすこと）が重要である。

（２）第１の導電材料プラグ１０６は、電流を流すことによって、ジュール熱を効率的に発生させることが可能な第１の導電材料αからなる。この第１の導電材料αは、具体的には、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ），ニオブ（Ｎｂ）、ジルコニウム（Ｚｒ），タングステン（Ｗ）のいずれかの金属、または前記金属の窒素物、あるいは前記金属のシリサイドを含む材料を使用することができる。

さらに具体的には、チタン窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）、モリブデン窒化物（ＭｏＮ）、ニオブ窒化物、チタンシリコン窒化物、チタンアルミニウム窒化物、チタンボロン窒化物、ジルコニウム−シリコン窒化物、タングステン−シリコン窒化物、タングステン−ボロン窒化物、ジルコニウム−アルミニウム窒化物、モリブデン−シリコン窒化物、モリブデン−アルミニウム窒化物、タンタル−シリコン窒化物、タンタル−アルミニウム窒化物、チタン酸窒化物、チタンアルミニウム酸窒化物、タングステン酸窒化物、タンタル酸窒化物、タンタルシリサイド（ＴａＳｉ）、タングステンシリサイド（ＷＳｉ）またはモリブデンシリサイド（ＭｏＳｉ）のいずれかを含む材料を使用することができる。

（３）一方、第２の導電材料プラグ１０８は、回路の低抵抗化を実現できるという観点から選ばれる第２の導電材料β（例えば、タングステン（Ｗ））からなる。第２の導電材料βは、低抵抗性が要求される接地電位用プラグ１００や接地電位用配線（グランド配線）１０２と同じ材料、あるいは同種の材料（主成分が同じ材料）からなるのが好ましい。具体的には、タングステン（Ｗ），アルミニュウム（Ａｌ），モリブデン（Ｍｏ），銅（Ｃｕ）のいずれかの金属、または、前記金属のシリサイドを使用することができる。

（４）第１および第２の導電材料（α，β）の主成分となり得る金属材料の導電率、熱伝導率の数値オーダーは、概ね、以下のとおりである（ただし、これに限定されるものではなく、好ましい態様の例示である）。
すなわち、第１の導電材料プラグ１０６を構成する主成分の金属材料（第１の導電材料α）は、例えば、１．０×１０^６／ｍΩオーダーの導電率ならびに１０．０Ｗ／ｍ・Ｋオーダーの熱伝導率を有し、一方、第２の導電材料プラグ１０８を構成する主成分の金属材料（第２の導電材料β）は、１０．０×１０^６／ｍΩオーダーの導電率ならびに１００．０Ｗ／ｍ・Ｋオーダーの熱伝導率を有し、導電材料αとβでは、導電率、熱伝導率共に、概ね１０倍（好ましくはそれ以上）の差があるのが望ましい。
ちなみに、第１および第２の導電材料α，βの主成分の候補となり得る金属材料の導電率と熱伝導率は、以下のとおりである。以下の記載では、導電率をＣ，熱伝導率をＰと略記する。
（第１の導電材料αの主成分の候補)
Ｔｉ（チタン）：Ｃ＝２．３４×１０^６／ｍΩ，Ｐ＝２１．９Ｗ／ｍ・Ｋ
Ｎｂ（ニオブ）：Ｃ＝６．９３×１０^６／ｍΩ，Ｐ＝５３．７Ｗ／ｍ・Ｋ
Ｔａ（タンタル）：Ｃ＝７．６１×１０^６／ｍΩ，Ｐ＝５７．５Ｗ／ｍ・Ｋ
Ｚｒ（ジルコニウム）：Ｃ＝２．３６×１０^６／ｍΩ，Ｐ＝２２．７Ｗ／ｍ・Ｋ
ＴｉＮ（窒化チタン）：金属の窒化物は、その金属の性質を引き継ぐため、Ｔｉ（チタン）の特性に準じる特性をもつと考えられる。
（第２の導電材料βの主成分の候補）
Ａｌ（アルミニュウム）：Ｃ＝３７．７×１０^６／ｍΩ，Ｐ＝２３７Ｗ／ｍ・Ｋ
Ｍｏ（モリブデン）：Ｃ＝１８．７×１０^６／ｍΩ，Ｐ＝１３８Ｗ／ｍ・Ｋ
Ｃｕ（銅）：Ｃ＝５９．６×１０^６／ｍΩ，Ｐ＝４０１Ｗ／ｍ・Ｋ
Ｗ（タングステン）：Ｃ＝１８．９×１０^６／ｍΩ，Ｐ＝１７４Ｗ／ｍ・Ｋ
各金属材料の導電率（ならびに薄膜の比抵抗）と熱伝導率の数値から、第１の導電材料αの主成分となり得る金属材料は、１．０×１０^６／ｍΩオーダーの導電率ならびに１０．０Ｗ／ｍ・Ｋオーダーの熱伝導率を有し、一方、第２の導電材料βの主成分となり得る金属は、１０．０×１０^６／ｍΩオーダーの導電率ならびに１００．０Ｗ／ｍ・Ｋオーダーの熱伝導率を有し、導電材料αとβでは、導電率、熱伝導率共に、概ね１０倍程度の差は認められることがわかる。

（５）好ましい導電材料の一例としては、チタン窒化物（ＴｉＮ）と、タングステン（Ｗ）があげられる。すなわち、第１の導電材料（α）として、チタン窒化物（ＴｉＮ）の薄膜を使用し、第２の導電材料（β）としてタングステン（Ｗ）の薄膜を使用することができる。ここでは、チタン窒化物（ＴｉＮ）の薄膜と、タングステン（Ｗ）の薄膜の比抵抗について比較する。
但し、金属窒化物の薄膜をＣＶＤ法で形成する場合、原材料ガスに依存して比抵抗が変化し、また、原材料ガスに応じて、比抵抗の値を変動幅も異なる。本発明の発明者の実験によると、ＴｉＮ薄膜の比抵抗は、原材料ガスとしてＴｉＣｌ_４を使用した場合、２２０μΩ・ｃｍ〜９００μΩ・ｃｍの範囲で変更することが可能であった。ＭＯＣＶＤ法を使用した場合（原材料ガスＴｉ[Ｎ（Ｃ_２Ｈ_５）_２]_４）の場合、２２０μΩ・ｃｍ〜６０００μΩ・ｃｍの範囲で変更可能であった。いずれにしろ、ＴｉＮ薄膜の比抵抗はかなり大きいことがわかる。
一方、本発明の発明者は、Ｗ（タングステン）の薄膜をＣＶＤ法により作成し、その比抵抗を測定したが、比抵抗＝１０μΩ・ｃｍであった。上記した、窒化チタン（ＴｉＮ）の比抵抗の、１／１０以下であることがわかる。

（６）図１の第１の導電材料プラグ１０６と第２の導電材料プラグの体積を比較した場合、第２の導電材料プラグ１０８の体積の方が大きいのが望ましい。すなわち、ヒータ電極として機能する第１の導電材料プラグ１０６において、電気抵抗が上昇するのは否めない。ただし、第１の導電材料プラグ１０６の体積に比べて、良導電性の材料からなる第２の導電材料プラグ１０８の体積が大きければ、複合型プラグ１０４における全体の電気抵抗は、第２の導電材料プラグによって支配的に決定される。したがって、複合型プラグ１０４全体としての抵抗値は、十分低く抑えることが可能となり、したがって、回路動作上、有利となる。

（７）図１の複合型プラグ１０４は、平面形状として、本体部Ｘ１（主に、第２の導電材料プラグ１０８が占める部分）と、この本体部から突出する突起部Ｘ２（主に、第１の導電材料プラグ１０６が占める部分）とからなる。本体部Ｘ１と突起部Ｘ２をもつ平面形状をもつ構造とするのは、主として、複合型プラグの製造法上の配慮である。つまり、層間絶縁膜に形成するコンタクトホールの平面形状を、幅広の本体部と幅の狭い突起部をもつ形状とする。そして、第１の導電材料薄膜をＣＶＤ法により形成すると、幅の狭い突起部Ｘ２は第１の導電材料にて完全に埋め込まれ、幅広の本体部分Ｘ２は、完全には埋め込まれず、大きな窪みが残る。その窪みを第２の導電材料薄膜にて完全に埋め込むことによって、複合型プラグ１０４を容易に形成することができる。なお、この点は、図２〜図５を用いて後述する。
（第２の実施形態）

本実施形態では、複合型プラグの製造方法の概要を説明する。

図１で示した複合型プラグ１０４は、一般的なコンタクトホールの埋め込み技術を使用して、容易に形成することができる。

すなわち、層間絶縁膜に幅の狭い溝ならびに幅の広い溝を形成し、それらの溝を、所定膜厚の第１の導電材料で埋め込んだ場合、幅の狭い溝は完全に埋め込まれ、幅の広い溝は完全には埋め込むことができず、窪みが残る。その窪みの部分を、第２の導電材料にてさらに埋め込むことによって、複合プラグを、汎用技術を用いて容易に形成することが可能である。

図２（ａ）〜（ｄ）は、複合型プラグの製造方法の一例の概要を説明するための図である。

図２（ａ）に示すように、層間絶縁膜２１０上に、コンタクトホール２１１を形成する。このコンタクトホールの平面形状は、幅広の本体部と、幅の狭い突起部をもつ凸形状となっている。

次に、図２（ｂ）に示すように、バリアメタルとして、薄いチタン（Ｔｉ）膜２１６を形成する。このチタン（Ｔｉ）膜２１６は、コンタクトホール２１１内に埋め込まれる金属材料と下地のシリコン基板との異常反応を防止する役割を果たす。

次に、図２（ｃ）に示すように、コンタクトホール２１１内に、第１の導電材料としての窒化チタン（ＴｉＮ）２１４を埋め込む。このとき、コンタクトホール２１１は完全には埋め込まれず、窪み２１５が残る。なお、図２（ｃ）では、以後の説明の便宜のため、チタン（Ｔｉ）膜２１６と窒化チタン（ＴｉＮ）膜２１４からなる金属膜に、参照符号２１７を付してある。

次に、図２（ｄ）に示すように、窪み２１５を、第２の導電材料としてのタングステン（Ｗ）膜２１２により埋め込む。このタングステン（Ｗ）膜２１２は、図１の第２のプラグ１０８に相当する。また、窒化チタン（ＴｉＮ）膜２１４の、図中、点線で囲んで示される部分が、ヒータ電極として機能する第１のプラグ１０６に相当する。

このようにして、コンタクトホールの平面形状と、第１および第２の導電材料薄膜の膜厚とを調整することにより、コンタクトホールの埋め込み技術（ＣＶＤ等）を用いるだけで、複合型プラグを容易に形成することができる。このことは、複合型プラグを使用した相変化メモリの量産化が可能であることを意味する。
（第３の実施形態）

本実施形態では、図３〜図５を用いて、スイッチング素子、接地電位用プラグならびに複合型プラグを含むＩＣの断面構造とその製造工程の一例と、複合型プラグの平面形状の例について説明する。

図３は、スイッチング素子、接地電位用プラグならびに複合型プラグを含むＩＣの断面構造の一例を示す図である。

図３の上段の図は、複合型プラグならびに接地電位用プラグの平面形状を示し、中段の図は、上段の図のＡ−Ｂ線に沿うデバイスの断面を示し、下段の図は、上段の図のＡ−Ｃ線に沿うデバイスの断面を示す。

接地電位用プラグ１００ならびに複合型プラグ１０４は、共に、ＴｉＮ／Ｔｉ膜（下地のＴｉ膜とその上に形成される窒化チタン膜からなる膜）２１７ａ，２１７ｂと、タングステン（Ｗ）膜２１２ａ，２１２ｂとからなっている。ここで、窒化チタン（ＴｉＮ）膜２１４ａ，２１４ｂは、図１の第１の導電材料αに相当し、タングステン（Ｗ）膜２１２ａ，２１２ｂは、第２の導電材料βに相当する。

なお、上段の図では、（ＴｉＮ／Ｔｉ）を一つの膜と見て、２１７ａ，２１７ｂの参照符号を付しているが、中段、下段の図では、チタン膜（Ｔｉ）には参照符号２１６ａ，２１６ｂを付し、また、ＴｉＮ膜には、２１４ａ，２１４ｂを付している。なお、薄いチタン（Ｔｉ）膜２１６ａ，２１６ｂは、ＴｉＮ膜と下地のシリコン基板２００との間の良好な接触を確保するためのバリアメタル膜であり、本質的な膜ではなく、第１の導電材料として機能するのは、窒化チタン（ＴｉＮ）膜２１４ａ，２１４ｂである。

上段の図から明らかなように、接地電位用プラグ１００は、円形（楕円形）の形状をしている。層間絶縁膜２１０に設けられたコンタクトホールの周辺部分は、ＴｉＮ／Ｔｉ膜２１７ａで埋め込まれており、中央部分は、Ｗ（タングステン）２１２ａで埋め込まれている。

一方、複合型プラグ１０４は、図１で説明したように、本体部と突起部を組み合わせた形状（Ｌ字型の形状）をしている（複合型プラグ１０４の平面形状のバリエーションについては、図５を用いて後述する）。

突起部を含む、幅が狭い部分がＴｉＮ／Ｔｉ膜２１７ｂで埋め込まれており、幅が広い本体部の中央部分は、Ｗ（タングステン）２１２ｂで埋め込まれている。突起部の幅はＬ１であり、本体部の幅はＬ２である。突起部の先端付近が、ヒータ電極となる第１のプラグ１０６として機能する部分である。

図３の中段の図から明らかなように、ｐ型半導体基板２００における、ＳＴＩ（シャロートレンチアイソレーション）２０４ａ，２０４ｂで囲まれたフィールド領域には、ＮＭＯＳトランジスタが形成されている。このＮＭＯＳトランジスタは、ｎ型拡散層（ソース層，ドレイン層）２０２ａ，２０２ｂと、ゲート絶縁膜２０６と、ゲート電極（ドープトポリシリコン層）２０８とにより構成されている。また、層間絶縁膜２１０には、コンタクトホールが設けられ、このコンタクトホールに、Ｔｉ，ＴｉＮ，Ｗが順に埋め込まれ、これによって、接地電位用プラグ１００や複合型プラグ１０４が構成されている。

下段の図から明らかなように、複合型プラグ１０４の突起部は、チタン（Ｔｉ）膜２１６ｂならびに窒化チタン（ＴｉＮ）膜２１４ｂによって、完全に埋め込まれて形成されている。

次に、図３に示される相変化メモリ装置の要部の構造の製造方法について説明する。図４（ａ）〜（ｄ）は、図３の相変化メモリ装置の要部の構造の製造方法を説明するための、工程毎の断面図である。

図４（ａ）に示すように、まず、ｐ型半導体基板２００内にＳＴＩ（シャロートレンチアイソレーション）２０４ａ，２０４ｂを形成する。このＳＴＩで囲まれた領域が素子形成領域（フィールド領域）となる。次に、半導体基板２００の表面にゲート絶縁膜２０６を例えば７ｎｍの厚みで形成する。続いて、例えば、ドープトポリシリコン（厚み１００ｎｍ），タングステンシリサイド（厚み１００ｎｍ）を順次堆積し、さらに、フォトリソ加工のためのマスクを形成し、異方性エッチングにより、ドープトポリシリコンとタングステンシリサイドをエッチングし、これによって、ゲート電極２０８を形成する。続いて、ゲート電極２０８をマスクとしてリン（Ｐ）をイオン注入し、熱処理することによって、ｎ型拡散層（ソース層，ドレイン層）２０２ａ，２０２ｂを形成する。続いて、ＴＥＯＳ酸化膜からなる層間絶縁膜２１０（厚み７００ｎｍ）を堆積し、その後、ＣＭＰ（ケミカルメカニカルエッチング）により平坦化する。そして、層間絶縁膜２１０をパターニングして、接地電位用プラグ１００を形成するための、平面が円形形状のコンタクトホール（開口部）２１８（例えば、幅２００ｎｍ）と、複合型プラグ１０４を形成するための、平面がＬ字型（図２の右上の図を参照）のコンタクトホール２２０を形成する。図４において、参照符号２２０は、正確には、コンタクトホールの、突起部に対応する狭い溝の部分を示しており、以下、溝２２０と記載する。この溝２２０の幅は、例えば、１００ｎｍである。

次に、図４（ｂ）に示すように、チタン（Ｔｉ）膜２１６を１５ｎｍの厚みで、窒化チタン（ＴｉＮ）膜２１４を５０ｎｍの厚みで積層形成する。このとき、狭い溝２２０は、ＴｉＮ／Ｔｉ膜によって完全に埋め込まれる。一方、幅広のコンタクトホール２１８では、ＴｉＮ／Ｔｉ膜は底面と側面を覆うだけである。図示されないが、複合型プラグ１０４の幅広の本体部も同様の状態である。

次に、図４（ｃ）に示すように、タングステン（Ｗ）２１２を２５０ｎｍ程度堆積する。続いて、図４（ｄ）のように、ＣＭＰで、タングステン（Ｗ）膜２１２，ＴｉＮ／Ｔｉ膜（２１４，２１６）を連続的に平坦化する。これによって、接地電位用プラグ１００ならびに複合型プラグ１０４が形成される。

なお、図４（ｄ）では、参照符号２１４ａ，２１６ａをまとめて２１７ａと記載し、同様に、参照符号２１４ｂ，２１６ｂをまとめて２１７ｂと記載している。また、接地プラグ１００におけるタングステン（Ｗ）層には参照符号２１２ａを付し、複合型プラグ１０４におけるタングステン（Ｗ）層には参照符号２１２ｂを付してある。この参照符号は、以下の図面でも共通に使用する。

次に、複合型プラグの平面形状の例について説明する。

図５（ａ）〜（ｄ）は、複合型プラグの平面形状の例（バリエーション）を説明するための図であり、（ａ）はＰ字型，（ｂ）はＬ字型，（ｃ）は第１の突起型（Ｔ字型），（ｄ）は、第２の突起型（Ｉ字型）を示している。

図示されるように、（ａ）〜（ｄ）の複合型プラグの各々は、本体部Ｘ１と、突起部Ｘ２と、により構成され、本体部Ｘ１の幅はＬ１，突起部Ｘ２の幅はＬ２であり、Ｌ１はＬ２に比べて十分に狭い。

タングステン（Ｗ）で埋め込まれた部分２１２が、図１における第２のプラグ１０８に相当する。また、ＴｉＮ／Ｔｉ膜２１７で埋め込まれた部分のうちの、図中、点線で囲まれる部分が、図１における、ヒータ電極として機能する第１のプラグ１０６に相当する。
（第４の実施形態）

本実施形態では、相変化メモリ装置（相変化メモリＩＣ）の回路構成、メモリセルのレイアウト構成、ならびに、メモリセル部の具体的な断面構造と製造方法について説明する。

図６は、本発明の相変化メモリ装置（相変化メモリＩＣ）の全体の回路構成の一例を示す回路図である。

図示されるように、相変化メモリＩＣの中央部には、素子選択用のＭＯＳトランジスタ（Ｍ）と、本発明の相変化メモリ装置（図中、等価抵抗Ｒとして描かれている）と、で構成されるメモリセルをマトリクス状に配置してなるメモリセル部が配置されている。

図中、Ｇ１〜Ｇ３はグランド線であり、ＷＬ１〜ＷＬ４はワード線であり、Ｂ１〜Ｂ３はビット線である。

Ｘデコーダ１２０，１２１と、Ｙデコーダ１２２，１２３は、アドレス回路を構成する。
Ｘデコーダ１２０，１２１は、ワード線ＷＬ１〜ＷＬ４を駆動する。Ｙデコーダ１２２，１２３は、ビット線Ｂ１〜Ｂ３を駆動する。

制御回路１２４は、相変化メモリＩＣの動作を統括的に制御する。この制御回路１２４は、Ｙデコーダ１２２，１２３、Ｘデコーダ１２０，１２１の各々に、制御信号Ｓ５〜Ｓ８の各々を供給し、各デコーダ（１２０〜１２３）の動作を個別に制御する。

パルス生成回路１２５は、制御回路１２４からの制御信号Ｓ１０に従って、各種のパルス信号（セットパルス、リセットパルス、リードパルス）Ｓ２０を生成し、Ｙデコーダ１２２，１２３に供給する。

図６中、Ａ１０ａ，Ａ１０ｂは、センス回路を構成するオペアンプである。Ｒ１０ａ，Ｒ１０ｂは、電流Ｉ（図６中、太い実線の矢印で示される）を電圧に変換するための、電流／電圧変換抵抗である。なお、Ｖｒｅｆは基準電圧であり、Ｖｏｕｔ１，Ｖｏｕｔ２は、相変化メモリＩＣの検出信号（読み出し信号）である。

図７は、図６に示される相変化メモリ装置（相変化メモリＩＣ）の、メモリセル領域における素子や配線のレイアウト配置の一例を示す平面図である。図７において、前掲の図と共通する部分には同じ参照符号を付してある。

図７において、参照符号１００は、ＴｉＮ／Ｔｉ層２１７ａと、タングステン（Ｗ）層２１２ａと、により構成される接地電位用プラグである。

また、参照符号１０４は複合型プラグであり、この複合型プラグ１０４は、ＴｉＮ／Ｔｉ層２１７ｂと、タングステン（Ｗ）層２１２ｂとにより構成される。窒化チタン（ＴｉＮ）層の一部は、図１の第１のプラグ１０６として機能する。また、タングステン（Ｗ）層２１２ｂは、図１の第２のプラグ１０８を構成する。この複合型プラグ１０４の平面形状は、Ｌ字型（図５（ｂ）参照）である。

図７において、太い実線で囲まれる領域Ｆは、フィールド領域（素子形成領域）である。また、メモリセル領域において、縦方向に布線される４本の配線（ＤＰ）は各々、ワード線（ＷＬ１〜ＷＬ４）を構成する（かつ、ＭＯＳトランジスタのゲート電極を兼ねる）ドープトポリシリコン層である。

また、図７では、相変化層としてのＧＳＴ膜１１４が、水平方向に布線されている。また、参照符号Ｑは、ヒータ電極として機能する第１のプラグ１０６（図１参照）とＧＳＴ膜１１４との接続領域（絶縁膜が除去された領域）である。

図８は、図７のＡ−Ａ線に沿うデバイスの断面図である。図７、図８において図３，図４と共通する部分には、できるだけ同じ参照符号を付すようにしてある。

図８のデバイス構造は、切断面が異なってはいるものの、図３，図４に示される複合型プラグならびに接地電位用プラグの構造と基本的には同じである。

すなわち、複合型プラグ１０４は、タングステン（Ｗ）層２１２ｂと、ＴｉＮ／Ｔｉ層２１７ｂと、により構成される。そして、図１で説明した第１の導電材料αとしてのＴｉＮで構成される突起部分が、ヒータ電極として機能する第１のプラグ１０６として機能する。

複合プラグ１０４上には絶縁膜（酸化膜）２４０が設けられ、その絶縁膜２４０がパターニングされ、その結果、ヒータ電極として機能する第１のプラグ１０６の上面が露出し、その露出している第１のプラグ１０６に相変化層としてのＧＳＴ膜１１４が接触している。図中、参照符号Ｑは、絶縁膜（酸化膜）２４０に設けられた開口部を示す。また、図中、参照符号２４２は、絶縁膜２４０とＧＳＴ膜１１４との密着性を向上させるための密着層（Ｔｉ層）である。また、参照符号１１６は、ＧＳＴ膜１１４の上部電極である。

接地電位用プラグ１００も同様に、タングステン（Ｗ）層２１２ａと、ＴｉＮ／Ｔｉ層２１７ａと、により構成される。

また、図８では、ＮＭＯＳトランジスタのゲート電極が、ドープトポリシリコン層２３２（厚さ１００ｎｍ）と、タングステンシリサイド層２３４（厚さ１００ｎｍ）と、窒化膜２３６（厚さ１００ｎｍ）とが積層されて構成され、さらに、シリコン窒化膜（Ｓｉ_３Ｎ_４）からなるサイドウオール２３０が形成されている。

ゲート電極を構成するプラグ２３２，２３４の側面と上面が絶縁層（２３０，２３６）で覆われているのは、近接して形成される複合型プラグ１０４（あるいは接地電位用プラグ１００）との間でショートが生じないようにするためである。

なお、図８において、参照符号２３８はＴＥＯＳ酸化膜からなる層間絶縁膜であり、また、参照符号２６０は、タングステン（Ｗ）からなる接地電極（接地配線）である。
（第５の実施形態）

図９は、図６に示される相変化メモリ装置（相変化メモリＩＣ）の、メモリセル領域における素子や配線のレイアウト配置の他の例を示す平面図である。図９において、図７と共通する部分には同じ参照符号を付してある。

図９において、参照符号１００は接地電位用プラグである。また、参照符号１０４は、複合型プラグである。この複合型プラグ１０４の平面形状は、Ｐ字型（図５（ａ）参照）である。

また、図９において、領域Ｆはフィールド領域（素子形成領域）である。また、メモリセル領域において、縦方向に布線される４本の配線（ＤＰ）は各々、ワード線（ＷＬ１〜ＷＬ４）を構成する（かつ、ＭＯＳトランジスタのゲート電極を兼ねる）ドープトポリシリコン層である。

また、図９では、相変化層としてのＧＳＴ膜１１４が設けられている。また、参照符号Ｑは、ヒータ電極として機能する第１のプラグ１０６とＧＳＴ膜１１４との接続領域（絶縁膜が除去された開口領域）である。接続領域Ｑは、隣接する２つの第１のプラグ１０６にまたがって設けられており、これによって位置合わせマージンを広くとることができる（この点については後述する）。

また、図９において、参照符号２６０は、接地電位用プラグ１００を接地するための、タングステン（Ｗ）からなる接地電位用配線（グランド配線：図６の回路における接地線Ｇ１〜Ｇ３に相当する）である。

以下、図１０〜図１５を用いて、図９のＡ−Ａ線に沿うデバイスの断面構造の製造工程について説明する。図１０〜図１５は各々、図９のＡ−Ａ線に沿うデバイスの断面構造の製造方法を説明するための、主要な製造工程毎の断面図である。また、図１６は、図９のＢ−Ｂ線に沿うデバイスの断面図である。
（１）工程１（図１０）

まず、図１０に示すように、ｐ型半導体基板２００内にＳＴＩ（シャロートレンチアイソレーション）２０４を形成する。このＳＴＩで囲まれた領域が素子形成領域（フィールド領域）となる。次に、半導体基板２００の表面にゲート絶縁膜２０６を例えば７ｎｍの厚みで形成する。続いて、例えば、ドープトポリシリコン２３２（厚み１００ｎｍ），タングステンシリサイド２３４（厚み１００ｎｍ），窒化膜２３６を順次堆積し、さらに、フォトリソ加工のためのマスクを形成し、異方性エッチングにより、窒化膜２３６，タングステンシリサイド２３４、ドープトポリシリコン２３２を連続的にエッチングする。

続いて、シリコン窒化膜を半導体基板上の全面に形成し、ＲＩＥ（リアクティブイオンエッチング）のような異方性エッチングによって、サイドウオール２３０を形成する。このようにして形成されたＭＯＳトランジスタのゲート部分は、図６の回路における、ワード線ＤＰ（ＷＬ１〜ＷＬ４）を構成する。
（２）工程２（図１１）

図１１に示すように、ＴＥＯＳ酸化膜からなる層間絶縁膜２３８（厚み７００ｎｍ）を堆積し、その後、ＣＭＰ（ケミカルメカニカルエッチング）により平坦化する。そして、層間絶縁膜２３８をパターニングして、接地電位用プラグ１００を形成するための、平面が円形形状のコンタクトホール（開口部）２３９ｂ（例えば、直径２００ｎｍ）と、複合型プラグ１０４を形成するための、平面がＰ字型（図９，図５（ａ）参照）のコンタクトホール（開口部）２３９ａ（参照符号２３９ａは、突起部に対応する狭い溝の部分を示している。以下、溝２３９ａと言う）を形成する。溝２３９ａの幅は、例えば、１００ｎｍである。
（３）工程３（図１２）

先に説明した、図４（ｂ）〜（ｄ）の工程を経て、図１２のようなデバイス構造が形成される。つまり、まず、ＴｉＮ／Ｔｉ膜２１７（２１７ａ，２１７ｂ：Ｔｉ膜の厚み１５ｎｍ，ＴｉＮ膜の厚み５０ｎｍ）を形成する。このとき、突起部の狭い溝２３９ａ(図１１参照)はＴｉＮ／Ｔｉ膜２１７ｂによって完全に埋め込まれる。一方、幅広の溝２３９ｂ（図１１参照）においては、ＴｉＮ／Ｔｉ膜２１７ａは底面と側面を覆うだけである。次に、タングステン（Ｗ）２１２（２１２ａ，２１２ｂ）を２５０ｎｍ程度堆積し、ＣＭＰで、タングステン（Ｗ），ＴｉＮ／Ｔｉ膜を連続的に平坦化する。このようにして、接地電位用プラグ１００と、複合型プラグ１０４が形成される。次に、接地電位用プラグ１００上に接地電位用配線（グランド配線）２６０を形成する。
（４）工程４（図１３）

図１３では、絶縁膜（例えば、ＨＤＰ（ハイデンシティプラズマ）酸化膜）２６２が形成される。続いて、密着層としてのチタン（Ｔｉ）膜２４２（厚み１ｎｍ程度）を形成した後、レジストマスクを形成し、このマスクを用いて、密着層としてのチタン（Ｔｉ）膜２４２ならびに絶縁膜（ＨＤＰ酸化膜）２６２を連続的にパターニングする。これによって、接続領域（絶縁膜２６２が選択的に除去された開口部）Ｑが形成される。

ここで、注目すべき点は、上記の接続領域（開口部）Ｑは、隣接する、２つのヒータ電極として機能する第１のプラグ１０６（狭い溝に埋め込まれたＴｉＮ／Ｔｉ層２１７ｂのＴｉＮ層）にまたがって形成されている点である。隣接する２つのヒータ電極にまたがって接続領域を形成することによって、必然的に細長の開口パターンが形成されることになり、単円パターン（１つのヒータの上面を露出させるだけの小面積のパターン）を形成する場合に比べて、その開口パターンの形成（引き出し電極層および絶縁膜を連続的に加工する工程）が容易化される。つまり、単円パターンの場合、仮に、開口パターンとヒータ電極との間に大きな位置ずれが生じたとき、ヒータ電極の上面がまったく露出しない状況（コンタクト不良）が生じる確率が高くなる。これに対して、細長い開口パターンの場合、仮に、開口パターンとヒータ電極との間において、（開口パターンの長手方向に）大きな位置ずれが発生したとしても、開口部が横方向に延在することから、ヒータ電極の上面がまったく露出しないという状況（コンタクト不良）が生じるおそれが低くなる。このように、開口パターン形成時における（マスクの）位置合わせのマージン（位置合わせ余裕）を大きくとることができ、結果的に、開口パターンの形成が容易化される。
（５）工程６（図１４）

図１４では、相変化層としてのＧＳＴ膜１１４を形成し、その上に、タングステン（Ｗ）からなる上部電極層１１６（厚み５０ｎｍ）を形成する。
（６）工程７（図１５）

図１５では、層間絶縁膜２５０を形成し、この層間絶縁膜２５０の一部にコンタクトホールを開口し、このコンタクトホール内に、コンタクトプラグ２５２を形成し、続いて、タングステン（Ｗ）２５４を堆積してパターニングする。このタングステン層２５４は、図６の回路におけるビット線（Ｂ１〜Ｂ３）を構成する。

このようにして、複合型プラグを用いた本発明の相変化メモリ装置（相変化メモリＩＣ）が完成する。図１５において、点線で囲んで示す領域Ｘが、相変化が生じる領域（相変化領域）となる。

図１６は、図９のＢ−Ｂ線に沿うデバイスの断面図である。

図示されるように、Ｂ−Ｂ線に沿う断面図では、４つのＮＭＯＳトランジスタと、４つの複合型プラグと、接地電位用配線（グランド配線）２６０と、が表れる。複合型プラグは、先に説明したように、タングステン層２１２ｂ（図１の第２のプラグ１０８に相当する）と、ＴｉＮ／Ｔｉ層２１７ｂ（ＴｉＮ層は、図１の第１のプラグ１０６を構成する）と、を含んで構成される。上半分の断面構造は、層間絶縁膜２６２，２５０が形成されるだけである。
（第６の実施形態）

図１７は、図６に示される相変化メモリ装置（相変化メモリＩＣ）の、メモリセル領域における素子や配線のレイアウト配置の、さらに他の例を示す平面図である。図１７において、図７，図９と共通する部分には同じ参照符号を付してある。

図１７では、一つのフィード領域Ｆに、２つの接地電位用プラグ１００ａ，１００ｂが設けられており、これに対応して、接地電位用配線（グランド配線）も２本、布線されている（参照符号２６０ａ，２６０ｂ）。

また、図１７では、一つのフィールド領域Ｆにおいて、突起型（Ｔ字型：図５（ｃ）参照）の複合型プラグ１０４ａ，１０４ｂが設けられている。図１７では、接地電位用プラグ（１００ａ，１００ｂ）を２つ近接して配置しているため、電子回路の接地線の寄生抵抗が低減され、これにより、回路動作を安定化させることが可能である。
（第７の実施形態）

本実施形態では、相変化層の上面に電極を設けない構造を採用することによって熱効率を改善する例について説明する。

すなわち、前掲の実施形態にて説明した複合型プラグを採用した場合、ヒータ電極として機能する第１のプラグ１０６の横に、コンタクトプラグとして機能する第２のプラグ１０８が存在し、第１のプラグ１０６で発生した熱が第２のプラグ１０８に逃げ、書き込み時（特に、リセット時）における熱効率が若干、低下する場合がある。

そこで、相変化層の上面に電極を設けない構造を採用して相変化層の上面からの放熱を抑制し、これによって、複合型プラグにおける熱の損失分を補償して、熱効率の低下を防止する。

つまり、相変化層の相変化領域（第１のプラグと相変化層との接触面の近傍）の直上に電極（図１の参照符号１１６）が存在すると、その上部電極がヒートシンクとして機能して熱が逃げるため、相変化層の上面に電極を設けないようにし、第１のプラグと相変化層との接触面から外れた箇所において、引き出し電極を相変化層の底面に接触させ、その引き出し電極にコンタクトプラグを接続して、相変化層に電流を流すための電流経路を確保する。

図１８は、本発明の相変化メモリ装置の、相変化層の上面に電極を設けない構造を採用した例の基本的な構造を説明するための図である。

図１８の相変化メモリ装置の構成は、概ね図１の相変化メモリ装置と同じであるが、相変化層１１４に対する電極の接続構造が異なっている。すなわち、図１８では、相変化層地１１４上には、図１に見られるような上部電極１１６が設けられておらず、その代わりに引き出し電極３０４が設けられており、この引き出し電極３０４の上面に電極端子Ｐ（コンタクトプラグ）を接続した構成となっている。

ヒータ電極として機能する第１のプラグ１０６と相変化層１１４との接触面の近傍が相変化領域Ｘであり、引き出し電極３０４は、その相変化領域Ｘから外れた箇所において、相変化層３０４の底面の一部に接触している。そして、引き出し電極の、相変化層１１４で覆われない箇所の上面に、コンタクトプラグを接続して、そのコンタクトプラグを電極端子Ｐとする（実際のＩＣでは、そのコンタクトプラグにビット線が接続され、そのビット線が電極端子Ｐに相当することになる）。

図１８から明らかなように、相変化領域Ｘの直上には電極が存在せず、その電極からの熱（ＨＴ）の放熱がまったく無いことから（図１８では、熱ＨＴの矢印に×印を付けることによって、放熱がないことを明記している）、書き込み時（特に、リセット時）の熱効率が改善される。

つまり、相変化層１１４の下側に位置する電極（複合型プラグ１０４）において生じる熱の損失を、相変化層１１４の上側に位置する電極３０４の接続形式を工夫することによって補い、熱効率の低下が生じないようにすることができる。

また、本発明の相変化メモリ装置では、相変化層１１４の底面は、引き出し電極層（金属層）３０４と接触しており、相変化層が下地の絶縁膜と接触する構造に比べて密着性が向上するという効果も得られる。

また、引き出し電極層３０４上に密着性向上のためにチタン（Ｔｉ）等の薄膜からなる密着層（図１８では不図示）を形成したとしても、その密着層は、相変化領域Ｘには接触しないため、相変化領域Ｘにて両者の成分が結合して組成変動が生じる問題は発生せず、したがって、書き換え特性への影響がない。したがって、本発明によれば、相変化メモリ装置の書き換え特性に何らの悪影響を与えることなく、相変化層の剥がれの問題を確実に解消することができるという効果も得られる。

また、図１８の引き出し電極を用いた構造を採用すると、引き出し電極層３０４のパターンを変更することによってコンタクトプラグの形成位置を自由に変更することができ、レイアウト設計の自由度が向上するという効果も得られる。

また、この引き出し電極層３０４は、相変化層１１４から独立した存在であるため、この引き出し電極層３０４の形成工程において、周辺回路の配線や電極を同時に形成することができ、大規模なＬＳＩを製造する上で有利である、という効果も得られる。

また、相変化層１１４の上部に電極を設ける場合、その上に層間絶縁膜を設け、その層間絶縁膜にコンタクトホールを設け、そのコンタクトホールにコンタクトプラグを埋め込んで電極端子Ｐを引き出す必要がある。そのコンタクトホール形成時に、エッチングストッパとして機能する上部電極層（図１の参照符号１１６）が万一、突き抜けてしまうと相変化層１１４が露出してライン汚染が生じたり、相変化層１１４から発生するガスがコンタクトホール内に充満してコンタクトプラグの埋め込み不良が生じたりする場合がある（このような事故が生じる可能性はきわめて低いが皆無とは言えない）。この点、図１８の引き出し電極層３０４を設ける構造を採用すれば、そのような製造プロセス上の問題点はすべて解消される、という効果も得られる。

引き出し電極層３０４を設けることは、シリコン系ＬＳＩの基本的な製造プロセス技術により容易に実現でき、特殊な工程は一切不要である。よって、図１８の相変化メモリ装置は、無理なく量産することが可能である、という効果も得られる。

このように、図１８の相変化メモリ装置は、複合型プラグ１０４における熱損失を補償して熱効率の低下を防止するという効果を有し、さらに、密着層の形成も容易であり、製造プロセス上の問題もなく、周辺回路との製造工程の共用も可能であり、レイアウト設計上の自由度も高いという多くの利点をもち、大規模な相変化メモリＩＣを安定して量産する点で有利となる。

図１９は、図１８に示される構造（相変化層の上面に電極を設けない構造）を採用した相変化メモリ装置のメモリセル部のレイアウト構成の一例を示す平面図である。なお、図１９に示されるレイアウトは、図９のレイアウトと共通する部分が多いため、図１９では、図９と共通する部分には、同じ参照符号を付している。

図１９において、参照符号１００は接地電位用プラグである。また、参照符号１０４は、複合型プラグである。この複合型プラグ１０４の平面形状は、Ｐ字型（図４（ａ）参照）である。

また、図１９において、領域Ｆはフィールド領域（素子形成領域）である。また、メモリセル領域において、縦方向に布線される２本の配線（ＤＰ）は各々、ワード線（ＷＬ１，ＷＬ２）を構成する（かつ、ＭＯＳトランジスタのゲート電極を兼ねる）ドープトポリシリコン層である。

また、図１９では、相変化層としてのＧＳＴ膜１１４が設けられている。また、参照符号Ｑは、ヒータ電極として機能する第１のプラグ１０６とＧＳＴ膜１１４との接続領域（絶縁膜が除去された開口領域）である。接続領域Ｑは、隣接する２つの第１のプラグ１０６にまたがって設けられており、これによって位置合わせマージンを広くとることができる（この点については後述する）。

また、図１９において、参照符号２６０は、接地電位用プラグ１００を接地するための、タングステン（Ｗ）からなる接地電位用配線（グランド配線：図６の回路における接地線Ｇ１〜Ｇ３に相当する）である。

また、参照符号３０４は、相変化層１１４（ＧＳＴ）の底面の一部に接続される引き出し電極層である。また、ＣＮ３は、引き出し電極層３０４にコンタクトプラグを接続するために設けられるコンタクトホールである。

以下、図２０〜図２２を用いて、図１９に示されるような、引き出し電極を採用した構造の製造方法について説明する。

図２０は、図１９のＡ−Ａ線に沿う、引き出し電極層の製造工程を示すデバイスの断面図であり、図２１は、図１９のＡ−Ａ線に沿う、相変化層の製造工程を示すデバイスの断面図であり、図２２は、同じく、図１９のＡ−Ａ線に沿う、ビット線の製造工程を示すデバイスの断面図である。各図において、図１０〜図１２と共通する部分には同じ参照符号を付してある。

まず、図１０〜図１２に示した製造工程を実施し、その後、図２０に示される引き出し電極の製造工程を実施する。

図２０に示されるように、絶縁膜２３８上には、ヒータ電極として機能する複合型プラグの第１のプラグ１０６（ＴｉＮ／Ｔｉ層２１７ｂの一部）を覆うように、プラズマＣＶＤ法によって、酸化膜２６２（厚み５０ｎｍ程度）が形成される。次に、引き出し電極層３０４（主電極層となるタングステン（Ｗ）層３０３とチタン（Ｔｉ）からなる密着層３０２とで構成される）が形成される。すなわち、主電極層としてのタングステン（Ｗ）層３０３を５０ｎｍ程度の厚みで堆積し、次に密着層としてのチタン（Ｔｉ）層３０２を１ｎｍ程度の厚みで堆積する。次に、レジストマスク（不図示）を形成し、そのレジストマスクを用いて、チタン（Ｔｉ）層３０２，タングステン（Ｗ）層３０３を連続してドライエッチングし、これによって、引き出し電極層３０４が形成される。そして、さらに、ドライエッチングを継続することによって酸化膜２６２をパターニングし、これにより開口Ｑが形成される。

ここで注目すべきことは、酸化膜２６２の開口部Ｑの断面が傾斜状（テーパー状）となることである。このことによって、加工された引き出し電極層３０４の端部とヒータ電極として機能する第１のプラグ１０６（ＴｉＮ／Ｔｉ層２１７ｂ中のＴｉＮ層）の露出面の端部とは、水平方向に所定距離"Ｈ"だけ自動的に離れることになる。以下、この点について、具体的に説明する。

ヒータ電極として機能する第１のプラグ１０６の位置と、加工された引き出し電極層（３０２，３０３）の端部との相対的な位置関係は非常に重要である。つまり、引き出し電極層（３０２，３０３）は、ヒータ電極として機能する第１のプラグ１０６（ＴｉＮ／Ｔｉ層２１７ｂ中のＴｉＮ層）と相変化層（ＧＳＴ）との良好な接触を阻害してはならないが、その一方で、引き出し電極層（３０２，３０３）の端部が、ヒータ電極として機能する第１のプラグ１０６（２１７ｂ）と相変化層（ＧＳＴ）との接触面近傍からあまりに離れすぎると、メモリセルサイズの縮小の要請に反することになる。そこで、本発明の相変化メモリ装置の製造方法では、ヒータ電極と引き出し電極の端部との相対的位置が自動的に決定される、いわゆるセルフアライン（自己整合）による位置合わせ技術を採用する。

すなわち、共通のマスク（図２０では図示せず）を利用して、引き出し電極層３０４と酸化膜２６２を連続的にエッチングする際、引き出し電極層３０４のエッチングレートは高いことから、引き出し電極３０４の加工箇所の断面は略垂直となり、一方、酸化膜２６２のエッチングレートは低いことから、エッチング時の反応生成物の付着が同時進行し、酸化膜の加工箇所の断面はテーパー（斜面）状となる。これによって、ヒータ電極（として機能する第１のプラグ１０６）と相変化層との接触面の端部は、酸化膜２６２の加工端面が斜面状となって水平方向に突出する距離"Ｈ"だけ、引き出し電極層３０４の端部から離れて形成されることになる。したがって、引き出し電極層３０４の端部と、ヒータ電極（として機能する第１のプラグ１０６）と相変化層との接触面との相対的位置関係が自動的に決定されることになり、位置決め上の問題が生じず、微小な相変化メモリ素子の製造が容易化される。

また、図２０の工程において、注目すべき他の点は、周辺回路領域においても、引き出し電極層３０４の材料（３０２，３０３）がパターニングされ、これによって、電極や配線を同時に形成可能である点である。すなわち、引き出し電極層３０４は、製造プロセス上、相変化層（ＧＳＴ）から独立した存在であり、したがって、メモリセル領域において引き出し電極層を形成する際に、周辺回路領域において、電極や配線を同時に形成することが可能となる。これによって、製造プロセスの共用化が可能となり、大規模な相変化メモリＩＣの製造が容易化される。

図２１の工程では、半導体基板の全面に、相変化層（ＧＳＴ）１１４を、スパッタ法を用いて、例えば、１００ｎｍ程度堆積する。そして、その相変化層（ＧＳＴ）１１４上に加工用マスク（不図示）を形成し、その加工用マスクを用いて、相変化層（ＧＳＴ）１１４をパターニングする。そして、加工用マスクを除去する。

図２２では、層間絶縁膜２５０を形成し、この層間絶縁膜２５０の一部にコンタクトホールを形成し、そのコンタクトホール内にコンタクトプラグ２５２を形成し、続いて、タングステン（Ｗ）からなるビット線２５４（図６のＢ１〜Ｂ３に相当する）形成する。図２２中、点線で囲まれて示される領域Ｘが相変化領域である。

以上、本発明について実施例を参照して説明したが、本発明はこれに限定されるものではなく、本発明の技術思想の範囲内で、種々、変形、応用が可能である。

例えば、メモリセルを構成するＭＯＳトランジスタの代わりに、バイポーラトランジスタ、接合ダイオード、ショットキーバリアダイオード等のスイッチング素子を使用することもできる。相変化層としては、カルコゲナイド半導体以外の材料を使用することもできる。また、相変化メモリＩＣの回路方式として、図２６に示されるような回路方式（すなわち、波形の異なるパルスを入力するのではなく、サイズの異なるトランジスタを選択的に導通させて電流を引っぱる方式）を採用することもできる。

以上説明したように、従来、コンタクトプラグ上にヒータ電極を積み重ねていたため、多層構造となるのは避けられなかったが、本発明では、複合型プラグを使用することによって、コンタクトプラグとヒータ電極（ヒータプラグ）とを共通のコンタクトホール内に並存させることができ、コンタクトプラグとヒータ電極の単層構造化が実現する。したがって、相変化メモリ装置の製造工程が簡略化され、かつ、相変化メモリ装置の小型化が達成される。

また、複合型プラグを構成する第２のプラグの体積を大きくすることによって、複合型コンタクトプラグ全体としての抵抗を、低く抑えることが可能である。

また、複合型プラグは、層間絶縁膜にコンタクトホールを形成する際のマスクパターンを変更して、幅広の本体部と幅の狭い突起部とをもつ形状（例えば、Ｐ字型、Ｌ字型または凸型）のコンタクトホールを形成し、膜厚が調整された異種材料（例えばＴｉＮとＷ）にて、コンタクトホールを連続的に埋め込むことによって、容易に形成することができる。したがって、相変化変化メモリの量産化に有利である。

また、第１のプラグの体積に比べて、良導電性の材料からなる第２のプラグの体積が大きければ、複合型プラグにおける電気抵抗は、第２のプラグによって支配的に決定され、複合型プラグ全体としての抵抗値は十分低く抑えることが可能となり、回路動作上の問題は生じない。

また、第１／第２の導電材料の比抵抗は１０倍程度の差があるのが好ましい。この程度の差であれば、例えば、第１の導電材料として窒化チタン（ＴｉＮ）を使用し、第２の導電材料としてＷ（タングステン）を使用することによって、概ね実現することが可能であり、材料選択に際し、特に、問題は生じない。

また、本発明によれば、相変化層の上面に電極を設けない構造（引き出し電極によるコンタクト構造）を採用することによって熱効率を改善することが可能である。すなわち、複合型プラグを採用した場合、ヒータ電極として機能する第１のプラグの横にコンタクトプラグとして機能する第２の導電材料が存在し、第１のプラグで発生した熱が第２のプラグに逃げ、書き込み時（特に、リセット時）における熱効率が若干、低下する場合があるが、相変化層の上面にヒートシンクとして機能する電極を設けない構造を採用して相変化層の上面からの放熱を抑制すれば、複合型プラグにおける熱の損失分を十分に補償することができ、したがって、熱効率の低下を防止することができる。

相変化層の上面に電極を設けない構造を採用する場合には、第１のプラグと相変化層との接触面の直上から外れた箇所において、引き出し電極を相変化層の底面に接触させ、その引き出し電極にコンタクトプラグを接続して、相変化層に電流を流すための電流経路を構成する構造を採用する。このような構造は、通常のＬＳＩの製造工程により、特に問題なく製造可能である。

また、引き出し電極層の構成要素である主電極層（例えば、タングステン（Ｗ）等の金属層）上に、密着層（チタン（Ｔｉ）等）を設けることによって、相変化層と引き出し電極層との密着性を向上させることができる。この密着層は、相変化が生じる領域の相変化層とは接触しないため、相変化が生じる領域で両者の成分が結合して組成変動が生じて書き換え特性が悪化するという問題が発生しないという利点がある。

また、本発明によれば、コンタクトホールの平面パターンや溝の幅と、第１および第２の導電材料薄膜の膜厚とを調整することにより、コンタクトホールの埋め込み技術（ＣＶＤ等）を用いるだけで、複合型プラグを容易に形成することができる。

また、本発明によれば、汎用的な製造技術を使用して（特別な製造工程を設けることなく）、大規模な相変化メモリ装置（メモリセル選択用のスイッチング素子、複合型プラグ、ヒータ電極、相変化層、電極（相変化層の上面に形成される電極、あるいは、引き出し電極とこの引き出し電極に接続されるコンタクトプラグ）を有する相変化メモリＩＣ）を製造することが可能となる。

また、製造工程の共用化して、複合型プラグと接地電位用プラグを同時に形成することにより、製造工程数を減らすことができる。

本発明によれば、特別な技術を用いることなく、汎用的な半導体製造技術のみを用いて、相変化メモリ装置のメモリセルの層構造を最小化し、相変化メモリ装置の小型化、構造の簡素化、製造工数の削減を図り、さらに、必要に応じて、相変化層の上部電極からの放熱を抑制して熱効率の改善を図り、これによって、大規模な相変化メモリ装置の量産を可能とすることができる。

本発明は、複合型プラグを使用して相変化メモリ装置のメモリセルの層構造を最小化し、相変化メモリ装置の小型化、構造の簡素化、製造工数の削減を図り、大規模な相変化メモリ装置の量産を可能とするという効果を奏し、したがって、カルコゲナイド系相変化膜を使用した相変化メモリ装置（相変化メモリＬＳＩ）、複合型プラグの製造方法ならびに相変化メモリ装置の製造方法として有用である。

本発明の相変化メモリ装置の特徴的な構造を説明するための図 （ａ）〜（ｄ）は、複合型プラグの製造方法の一例の概要を説明するための図 スイッチング素子、接地電位用プラグならびに複合型プラグを含むＩＣの断面構造の一例を示す図 （ａ）〜（ｄ）は、図３の相変化メモリ装置の要部の構造の製造方法を説明するための、工程毎の断面図 （ａ）〜（ｄ）は、複合型プラグの平面形状の例（バリエーション）を説明するための図であり、（ａ）はＰ字型，（ｂ）はＬ字型，（ｃ）は第１の突起型（Ｔ字型），（ｄ）は、第２の突起型（Ｉ字型）を示す図 本発明の相変化メモリ装置（相変化メモリＩＣ）の全体の回路構成の一例を示す回路図 図６に示される相変化メモリ装置（相変化メモリＩＣ）の、メモリセル領域における素子や配線のレイアウト配置の一例を示す平面図 図７のＡ−Ａ線に沿うデバイスの断面図 図５に示される相変化メモリ装置（相変化メモリＩＣ）の、メモリセル領域における素子や配線のレイアウト配置の他の例を示す平面図 図９のＡ−Ａ線に沿うデバイスの断面構造の製造方法を説明するための、第１の製造工程毎の断面図 図９のＡ−Ａ線に沿うデバイスの断面構造の製造方法を説明するための、第２の製造工程毎の断面図 図９のＡ−Ａ線に沿うデバイスの断面構造の製造方法を説明するための、第３の製造工程毎の断面図 図９のＡ−Ａ線に沿うデバイスの断面構造の製造方法を説明するための、第４の製造工程毎の断面図 図９のＡ−Ａ線に沿うデバイスの断面構造の製造方法を説明するための、第５の製造工程毎の断面図 図９のＡ−Ａ線に沿うデバイスの断面構造の製造方法を説明するための、第６の製造工程毎の断面図 図９のＢ−Ｂ線に沿うデバイスの構造を示す断面図 図６に示される相変化メモリ装置（相変化メモリＩＣ）の、メモリセル領域における素子や配線のレイアウト配置の、さらに他の例を示す平面図 本発明の相変化メモリ装置の、相変化層の上面に電極を設けない構造を採用した例の基本的な構造を説明するための図 図１８に示される構造（相変化層の上面に電極を設けない構造）を採用した相変化メモリ装置のメモリセル部のレイアウト構成の一例を示す平面図 図１９のＡ−Ａ線に沿う、引き出し電極層の製造工程を示すデバイスの断面図 図１９のＡ−Ａ線に沿う、相変化層の製造工程を示すデバイスの断面図 図１９のＡ−Ａ線に沿う、ビット線の製造工程を示すデバイスの断面図 カルコゲン元素について説明するための周期律表の一部を示す図 （ａ），（ｂ）は各々、相変化メモリの原理を説明するための図 （ａ）〜（ｄ）は、相変化メモリ装置の基本的構造と相変化メモリ装置のセット／リセット動作について説明するための図 相変化メモリ装置の回路方式の一例を示す回路図 相変化メモリ装置（相変化メモリＩＣ）における、リード動作を説明するための回路図 （ａ），（ｂ）は、相変化メモリ装置（相変化メモリＩＣ）における、メモリセル部の従来構造の例を示す断面図

符号の説明

１００ 接地電位用プラグ
１０２ 接地電位用配線（グランド配線）
１０４ 複合型プラグ
１０６ 第１のプラグ（ＴｉＮ等からなり、ヒータ電極として機能する）
１０８ 第２のプラグ（Ｗ等からなり、コンタクトプラグとして機能する）
１１４ 相変化層としてのＧＳＴ（ＧｅＳｂＴｅ：カルコゲナイド半導体）
１１６ 上部電極
３０４ 引き出し電極層
Ｍ 素子選択用のＭＯＳトランジスタ
Ｇ１〜Ｇ３ グランド線
ＷＬ１〜ＷＬ４ ワード線
Ｂ１〜Ｂ３ ビット線
１２０，１２１ Ｘデコーダ
１２２，１２３ Ｙデコーダ
１２４ 制御回路
１２５ パルス生成回路
Ａ１０ａ，Ａ１０ｂ センス回路
２１０ 層間絶縁膜
２１１ コンタクトホール
２１２ 第２の導電材料層としてのタングステン（Ｗ）層
２１４ 第１の導電材料層としての窒化チタン（ＴｉＮ）層
２１５ 窪み
２１６ バリアメタルとしてのチタン（Ｔｉ）膜
２１７ チタン（Ｔｉ）膜２１６と窒化チタン（ＴｉＮ）膜２１４からなる金属膜

Claims (17)

1. 導体層と、前記導体層に電気的に接続されるコンタクトプラグと、前記コンタクトプラグに電気的に接続されるヒータ電極と、前記ヒータ電極に接続される相変化層と、によって構成される電流経路に電流を流し、前記相変化層と前記ヒータ電極との界面にてジュール熱を発生させて前記相変化層に相変化を生じさせ情報の書き込みを行う相変化メモリ装置であって、
   コンタクトホールが形成された層間絶縁膜と、
   前記コンタクトホール内に埋め込まれた、前記ヒータ電極として機能する第１の導電材料からなる第１のプラグと、前記コンタクトプラグとして機能する、前記第１の導電材料よりも比抵抗が小さい第２の導電材料からなる第２のプラグと、により構成される複合型プラグと、
   を有し、
   前記第１のプラグおよび前記第２のプラグは、前記層間絶縁膜の上表面と平行な方向に並設されていることを特徴とする相変化メモリ装置。
2. 前記第１の導電材料は、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、ジルコニウム（Ｚｒ）、タングステン（Ｗ）のいずれかの金属、または前記金属の窒化物、あるいは前記金属のシリサイドを含むことを特徴とする請求項１記載の相変化メモリ装置。
3. 前記第１の導電材料は、チタン窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）、モリブデン窒化物（ＭｏＮ）、ニオブ窒化物、チタンシリコン窒化物、チタンアルミニウム窒化物、チタンボロン窒化物、ジルコニウム−シリコン窒化物、タングステン−シリコン窒化物、タングステン−ボロン窒化物、ジルコニウム−アルミニウム窒化物、モリブデン−シリコン窒化物、モリブデン−アルミニウム窒化物、タンタル−シリコン窒化物、タンタル−アルミニウム窒化物、チタン酸窒化物、チタンアルミニウム酸窒化物、タングステン酸窒化物、タンタル酸窒化物、タンタルシリサイド（ＴａＳｉ）、タングステンシリサイド（ＷＳｉ）またはモリブデンシリサイド（ＭｏＳｉ）のいずれかを含むことを特徴とする請求項１に記載の相変化メモリ装置。
4. 前記第２の導電材料は、タングステン（Ｗ）、アルミニュウム（Ａｌ）、モリブデン（Ｍｏ）、銅（Ｃｕ）のいずれかの金属、または、前記金属のシリサイドを含むことを特徴とする請求項１乃至３のいずれかに記載の相変化メモリ装置。
5. 前記第１の導電材料の比抵抗は、前記第２の導電材料の比抵抗の１０倍以上であることを特徴とする請求項１乃至４のいずれかに記載の相変化メモリ装置。
6. 前記第２のプラグの体積は、前記第１のプラグの体積よりも大きいことを特徴とする請求項１乃至５のいずれかに記載の相変化メモリ装置。
7. 前記複合型プラグの平面形状は、
   前記第２のプラグを備える幅広の本体部と、
   この本体部から突出した、前記本体部の幅よりも狭い、前記第１のプラグからなる突起部と、
   を含むことを特徴とする請求項１乃至６のいずれかに記載の相変化メモリ装置。
8. 前記複合型プラグの平面形状は、Ｐ字型、Ｌ字型または凸型のいずれかの形状であることを特徴とする請求項７記載の相変化メモリ装置。
9. 前記第１のプラグは、層間絶縁膜に設けられたコンタクトホールの内表面ならびに底面に形成された薄いチタン（Ｔｉ）膜と、前記薄いチタン（Ｔｉ）膜を覆うように形成された窒化チタン（ＴｉＮ）とで構成され、前記第２のプラグは、前記薄いチタン（Ｔｉ）上に前記窒化チタン（ＴｉＮ）を形成した後も残存している窪みの部分を、埋め込んで形成されたタングステン（Ｗ）で構成されていることを特徴とする請求項１に記載の相変化メモリ装置。
   
   
10. 前記複合型プラグの、前記ヒータ電極として機能する前記第１のプラグの上面に前記相変化層の底面が接触して形成されていることを特徴とする請求項１乃至９のいずれかに記載の相変化メモリ装置。
11. 前記複合型プラグが埋め込まれた前記層間絶縁膜上に、前記複合型プラグにおける前記第１のプラグの少なくとも一部が露出するようにパターニングされて形成された絶縁膜と、
    前記絶縁膜上に所定パターンに形成された引き出し電極と、
    前記引き出し電極の一部上ならびに前記露出する前記第１のプラグ上を覆うように形成された前記相変化層上に、前記引き出し電極の、前記相変化層に覆われていない上面を露出するように別のコンタクトホールが設けられて形成された別の層間絶縁膜と、
    前記別のコンタクトホール内に形成された別のコンタクトプラグと、を備えることを特徴とする請求項１０記載の相変化メモリ装置。
12. 前記引き出し電極は、主電極層と、前記主電極層上に形成された、前記相変化層との密着性を向上させるための密着層と、を有することを特徴とする請求項１１記載の相変化メモリ装置。
13. 前記複合型プラグの第２のプラグに電気的に接続される、メモリセル選択用のスイッチング素子をさらに有することを特徴とする請求項１乃至１２のいずれかに記載の相変化メモリ装置。
14. 半導体基板に形成された導体層と、前記導体層に電気的に接続されるコンタクトプラグと、前記コンタクトプラグに電気的に接続されるヒータ電極と、前記ヒータ電極に接続される相変化層と、によって構成される電流経路に電流を流し、前記相変化層と前記ヒータ電極との界面にてジュール熱を発生させて前記相変化層に相変化を生じさせ情報の書き込みを行う相変化メモリ装置の製造方法であって、
    前記半導体基板上の層間絶縁膜に複合型プラグを形成する第１の工程と、
    前記複合型プラグに接触するように前記相変化層を形成する第２の工程と、
    を含み、
    前記第１の工程は、
    前記層間絶縁膜の一部を選択的にパターニングし、その平面形状が、幅広の本体部と、この本体部から突出すると共に、その幅が前記本体部の幅よりも狭い突起部と、を有するコンタクトホールを形成する工程と、
    前記突起部のみを完全に埋め込むことができる条件にて、前記コンタクトホールを第１の導電材料により埋め込んで、前記ヒータ電極として機能する第１のプラグを形成する工程と、
    前記コンタクトホールの前記本体部を、前記第１の導電材料よりも比抵抗が小さい第２の導電材料にて完全に埋め込んで、前記コンタクトプラグとして機能する第２のプラグを形成する工程と、
    を含むことを特徴とする相変化メモリ装置の製造方法。
15. 前記第２の工程は、前記複合型プラグの前記第１のプラグ上に、前記相変化層の底面が接触するように前記相変化層を形成する工程であることを特徴とする請求項１４記載の相変化メモリ装置の製造方法。
16. 前記第１の工程の後であって、前記第２の工程の前に、
    前記複合型プラグが埋め込まれた前記層間絶縁膜上に絶縁膜を形成する工程と、
    前記絶縁膜上の所定位置に引き出し電極を形成する工程と、
    前記絶縁膜を、前記複合型プラグにおける前記第１のプラグの少なくとも一部が露出するようにパターニングする工程と、
    を含み、
    前記第２の工程は、前記絶縁膜及び前記引き出し電極の一部上ならびに前記露出する前記第１のプラグ上を覆うように前記相変化層を形成することで、前記複合型プラグの前記第１のプラグ上に、前記相変化層の底面が接触するように、かつ、その接触面から外れた箇所において前記引き出し電極に、前記相変化層の底面が接触するように、前記相変化層を形成する工程であり、
    前記第２の工程の後、さらに、
    前記相変化層上に別の層間絶縁膜を形成し、前記別の層間絶縁膜をパターニングして、前記引き出し電極の、前記相変化層に覆われていない上面を露出するように別のコンタクトホールを形成する工程と、
    前記別のコンタクトホール内に別のコンタクトプラグを埋め込み形成する工程と、
    を含むことを特徴とする請求項１４又は１５に記載の相変化メモリ装置の製造方法。
17. 前記複合型プラグを形成する前記第１の工程の前に、メモリセル選択用のスイッチング素子を形成する工程を設けると共に、前記第１の工程において前記複合型プラグを形成する際、前記スイッチング素子の一極を接地電位とするための接地電位用プラグも形成することを特徴とする請求項１５又は１６に記載の相変化メモリ装置の製造方法。

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