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JP4690120B2 - 半導体装置及びその製造方法 - Google Patents
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本発明は半導体装置及びその製造方法に関し、特に、ポリメタルゲート構造及びデュアルゲート構造のゲート電極を有する半導体装置及びその製造方法に関する。
近年、半導体装置、特にＤＲＡＭ（Dynamic Random Access Memory）においては、デバイスの動作速度を向上させるために、ポリメタルゲート構造が多く採用されている。
ポリメタルゲート構造は、ポリシリコン層上に金属層を積層させたゲート電極構造であり、従来から用いられているポリサイドゲート構造よりもワード線の平面方向の抵抗(シート抵抗)を低くすることができる。しかしながら、ポリシリコン層上に金属層（例えばタングステン（Ｗ））を直接形成すると、後の高温熱処理においてポリシリコン層と金属層とが反応して、ポリシリコン層と金属層との間に厚いシリサイド層（例えばタングステンシリサイド（ＷＳｉ）層）が形成される。シリサイド層は、電気抵抗が比較的高いため、デバイスの高速動作のためには、シリサイド層の形成を抑えることが必要となる。この対策として、特許文献１には、ポリシリコン層と金属層との間に窒化タングステン（ＷＮ）等の金属窒化層を形成することにより、ポリシリコン層と金属層との反応を抑制する技術が記載されている。
しかし、ポリシリコン層上に直接金属窒化層を形成すると、後の熱処理において、ポリシリコン層と金属窒化層とが反応し、金属シリサイド窒化層が形成されてしまうこととなる。金属シリサイド窒化層は、組成もしくは積層膜の構成によっては高抵抗になることがあり、その膜厚が厚くなると、低抵抗のポリメタルゲート電極は望めない。
そこで、本発明者は、特許文献２において、ポリシリコン層と金属窒化層との間に、薄いシリサイド層を介在させることにより、ポリシリコン層と金属窒化層との反応を抑制する方法を提案している。
一方、デバイスの高性能化や駆動電圧の低電圧化のため、デュアルゲート構造も採用されている。デュアルゲート構造は、Ｎチャネルトランジスタのゲート電極にはＮ型不純物（リン等）を導入したＮ型ポリシリコンを含むゲート電極を、ＰチャネルトランジスタにはＰ型不純物（ボロン等）を導入したＰ型ポリシリコンを含むゲート電極を用いた構造である。
しかし、特許文献２のように、ポリシリコン層、シリサイド層、金属窒化層及び金属層を積層した構造のポリメタルゲート構造の電極をデュアルゲート構造に適用した場合、ゲートパターニング前においては、Ｎ型ポリシリコン層とＰ型ポリシリコン層とは隣接して連続した膜となっており、その上全面にシリサイド層が形成された状態となるため、ゲートパターニング前の熱処理等によって、Ｎ型ポリシリコン層中のＮ型不純物及びＰ型ポリシリコン層中のＰ型不純物が、シリサイド層中に吸い上げられ、相互拡散することにより、界面抵抗の上昇やゲート換算膜厚の増加等の問題が発生することが判明した。そこで、本発明者は、特許文献３において、Ｐ型ポリシリコン層上に形成するシリサイド層を不連続にすることにより、Ｎ型及びＰ型ポリシリコン層中の不純物がシリサイド層を介して相互拡散することを防止する方法を提案している。
特開平１１−２３３４５１号公報 特開２００３−１６３３４８号公報 特開２００５−１１６６９３号公報
しかしながら、Ｐ型ポリシリコン層上のシリサイド層を不連続とすると、Ｐ型ポリメタルゲート電極において、十分に低いシート抵抗値が得られなくなる場合が生じることが判明した。
本発明は上記の問題点を解決すべくなされたものであって、本発明の目的は、ポリメタルゲート構造及びデュアルゲート構造のゲート電極を有する半導体装置において、シリサイド層中の不純物の相互拡散を防止すると共に、Ｎ型ポリメタルゲート電極とＰ型ポリメタルゲート電極のシート抵抗を共に低くすることが可能な半導体装置の製造方法を提供することである。
本発明による半導体装置は、Ｎチャネルトランジスタ形成領域とＰチャネルトランジスタ形成領域とを有する半導体基板と、前記半導体基板の前記Ｎチャネルトランジスタ形成領域上に設けられた第１のゲート電極と、前記半導体基板の前記Ｐチャネルトランジスタ形成領域上に設けられた第２のゲート電極とを有し、前記第１のゲート電極が、Ｎ型不純物を含むＮ型シリコン層と、前記Ｎ型シリコン層上に形成された第１のシリサイド層と、前記第１のシリサイド層上に形成された第１のシリコン膜と、前記第１のシリコン膜上に形成された第１の金属窒化層と、前記第１の金属窒化層上に形成された第１の金属層とを備え、前記第２のゲート電極が、Ｐ型不純物を含むＰ型シリコン層と、前記Ｐ型シリコン層上に形成され複数の粒状のシリサイドが前記半導体基板の表面と略平行な方向に不連続に配置されてなる第２のシリサイド層と、第２のシリサイド層の前記不連続部分に露出した前記Ｐ型シリコン層の表面及び前記第２のシリサイド層の表面上に連続的に形成された第２のシリコン膜と、前記第２のシリコン膜上に形成された第２の金属窒化層と、前記第２の金属窒化層上に形成された第２の金属層とを備えることを特徴とする。
また、本発明による半導体装置の製造方法は、半導体基板のＮチャネルトランジスタ形成領域上にＮ型不純物を含むＮ型シリコン層を形成し、前記半導体基板のＰチャネルトランジスタ形成領域上にＰ型不純物を含むＰ型シリコン層を形成する第１の工程と、前記Ｎ型シリコン層上に第１のシリサイド層を形成し、前記Ｐ型シリコン層上に複数の粒状のシリサイドが前記半導体基板の表面と略平行な方向に不連続に配置されてなる第２のシリサイド層を形成する第２の工程と、前記第１のシリサイド層上、前記第２のシリサイド層の前記不連続部分に露出した前記Ｐ型シリコン層の表面及び前記第２のシリサイド層の表面上に連続的なシリコン膜を形成する第３の工程と、前記シリコン膜上に金属窒化層を形成する第４の工程と、前記金属窒化層上に金属層を形成する第５の工程と、前記金属層、前記金属窒化層、前記シリコン膜、前記第１のシリサイド層、前記第２のシリサイド層、前記Ｎ型シリコン層及び前記Ｐ型シリコン層をパターニングして、前記Ｎチャネルトランジスタ形成領域に前記Ｎ型シリコン層を含む第１のゲート電極を、前記Ｐチャネルトランジスタ形成領域に前記Ｐ型シリコン層を含む第２のゲート電極をそれぞれ形成する第６の工程とを備えることを特徴とする。
本発明によれば、Ｐ型シリコン層上においてシリサイド層を不連続としていることにより、不純物の相互拡散によるゲート電極の抵抗値の増加を抑制することができると共に、シリサイド層の不連続部分に露出したＰ型シリコン層の表面と不連続なシリサイド層の表面を連続的にシリコン膜で覆うことにより、Ｐ型ポリメタルゲート電極（第２のゲート電極）を低シート抵抗にすることが可能となる。
上記第１及び第２のシリコン膜としては、ノンドープのシリコン膜を用いることが好ましく、これによりＰ型ポリメタルゲート電極の電気抵抗のより高い低減効果が期待できる。これは、金属窒化層がＰ型不純物を多く含むシリコン層と接した場合、シリコン層に含まれるＰ型不純物によって金属窒化層とシリコン層との反応が促進されて、厚い金属シリサイド窒化層が形成されるのに対し、ノンドープのシリコン膜は金属窒化層との反応が少ないため、金属シリサイド窒化膜が形成されても、その膜厚をごく薄くすることができるためと考えられる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について説明する。
図１乃至図１０は、本発明の実施の形態に係るポリメタルゲート／デュアルゲート構造のゲート電極を備えたＮチャネルトランジスタ及びＰチャネルトランジスタの製造工程を概略的に示す工程図である。図１乃至１０において、「領域Ｎ」はＮ型ポリメタルゲート電極を含むＮチャネルトランジスタを形成する領域を表し、「領域Ｐ」はＰ型ポリメタルゲート電極を含むＰチャネルトランジスタを形成する領域を表している。
まず、図１に示すように、半導体基板１００の所定の領域に、ＳＴＩ（Shallow Trench Isolation）技術により、素子分離絶縁膜１０１を形成する。これにより、領域Ｎと領域Ｐが分離される。次に、領域ＮにＰ型不純物としてボロン（Ｂ）をドープしてＰウェル１０２ｐを形成し、領域ＰにＮ型不純物としてリン（Ｐ）をドープしてＮウェル１０２ｎを形成する。
次に、図２に示すように、半導体基板１００の表面を熱酸化することにより、厚さ約４ｎｍのゲート酸化膜１０３を形成する。
次に、ゲート酸化膜１０３上に、ＣＶＤ（Chemical Vapor Deposition）法により、ノンドープのシリコン層１０４を厚さ約１００ｎｍ形成する。シリコン層１０４としては、アモルファスシリコン又は多結晶シリコンのいずれを用いることも可能であるが、表面に凹凸無く形成でき、微細加工に適したアモルファスシリコンを用いるのが好ましい。
次に、図３に示すように、領域Ｐをレジストマスク（図示せず）で覆い、領域Ｎのシリコン層１０４に、約１０ｋｅＶの加速エネルギー、約５×１０１５／ｃｍ２のドーズ量でＮ型不純物としてリン（Ｐ）をイオン注入し、領域Ｎのシリコン層１０４をＮ型シリコン層１０４ｎにする。続いて、領域Ｐを覆う上記レジストマスクを除去した後、領域Ｎを覆うレジストマスク（図示せず）を形成し、領域Ｐのシリコン層１０４に、約５ｋｅＶの加速エネルギー、約１×１０１５〜５×１０１５／ｃｍ２、好ましくは約３×１０１５〜５×１０１５／ｃｍ２のドーズ量でＰ型不純物としてボロン（Ｂ）をイオン注入し、領域Ｐのシリコン層１０４をＰ型シリコン層１０４ｐにする。
次に、フッ酸（ＨＦ）と過酸化水素水（Ｈ２Ｏ２）の混合液を用いて、シリコン層１０４（Ｎ型シリコン層１０４ｎ及びＰ型シリコン層１０４ｐ）の表面に形成された自然酸化膜を除去した後、図４に示すように、シリコン層１０４上にシリサイド層としてタングステンシリサイド（ＷＳｉ２）層１０５を形成する。ＷＳｉ２層１０５は、Ｎ型シリコン層１０４ｎ上においては、Ｎ型シリコン層１０４ｎの表面全面を覆うＷＳｉ２層１０５ｓとして形成し、Ｐ型シリコン層１０４ｐ上においては、粒状の複数のＷＳｉ２粒子１０５ｇが半導体基板の表面と略平行な方向に不連続に配置された状態となるように形成する。このように、ＷＳｉ２層１０５をＰ型シリコン層１０４ｐ上において不連続にすることにより、Ｐ型シリコン層１０４ｐに含まれるＰ型不純物とＮ型シリコン層１０４ｎに含まれるＮ型不純物が、ＷＳｉ２層１０５を介して相互拡散することを抑制できる。
ＷＳｉ２層１０５は、ＣＶＤ法により、反応室の圧力を約３０〜１００Ｐａ、半導体基板１００の温度を約５５０℃とし、流量約２００ｓｃｃｍのジクロロシラン（ＳｉＨ２Ｃｌ２）と流量約２ｓｃｃｍの六フッ化タングステン（ＷＦ６）とをそれぞれ供給し、約３０秒間反応させることにより形成する。これにより、ＷＳｉ２層１０５は、上述のように、Ｎ型シリコン層１０４ｎ上においては連続膜として形成され、Ｐ型シリコン層１０４ｐ上においては、Ｐ型シリコン層１０４ｐ中のＰ型不純物の影響により、不連続な膜として形成される。このとき、Ｎ型シリコン層１０４ｎ上に形成されるＷＳｉ２層１０５ｓの堆積膜厚が約３〜１０ｎｍ、好ましくは約５〜７ｎｍとなるように形成するのが好ましい。
ここで、ＷＳｉ２粒子１０５ｇの好ましい粒径は、約５〜３０ｎｍである。これは、粒径が５ｎｍより小さいと、Ｐ型ポリメタルゲート電極の界面抵抗が高くなってしまう恐れがあり、３０ｎｍを超えると不純物の相互拡散を抑制する効果が弱まるためである。また、複数のＷＳｉ２粒子１０５ｇの隣接する２つの粒子間の間隔は、約２〜８０ｎｍであることが好ましい。間隔が２ｎｍよりも狭いと、隣接するＷＳｉ粒子１０５ｇ同士が接近しすぎて不純物の相互拡散を抑制できなくなる恐れがあり、８０ｎｍを超えると、ＷＳｉ２が形成されない領域が広くなりすぎてＰ型ポリメタルゲート電極の界面抵抗が高くなってしまう恐れがあるためである。
次に、図５に示すように、ＣＶＤ法により、ＷＳｉ２層１０５ｓ、ＷＳｉ２粒子１０５ｇの不連続部分に露出したＰ型シリコン層１０４ｐ上及びＷＳｉ２粒子１０５ｇの表面上に連続的なノンドープのシリコン膜１０６を形成する。成膜条件は、ＷＳｉ２層１０５を形成するためのガスとして反応室に供給していたＷＦ６を停止し、ジクロロシランの流量を約３００ｓｃｃｍにし、アルゴン（Ａｒ）を約８００ｓｃｃｍの流量で供給し、半導体基板１００の温度を約５００℃、反応室の圧力を約５０〜３００Ｐａとして、約５〜１２０秒間、好ましくは４０〜１２０秒間とする。シリコン膜１０６の膜厚は、薄くしすぎると、Ｐ型ポリメタルゲート電極においてＷＳｉ２層１０５を不連続にしたことによる抵抗の増大を抑制する効果が十分に得られなくなり、厚くしすぎると、後にこの上に形成する窒化タングステン（ＷＮ）層及びタングステン（Ｗ）層とＷＳｉ２層１０５及びシリコン層１０４との導電性が低くなり、Ｎ型及びＰ型ポリメタルゲート電極の抵抗が共に高くなってしまう恐れがある。そのため、シリコン膜１０６の膜厚は、約０．３〜１．５ｎｍとするのが好ましい。シリコン膜１０６の膜厚は、反応室の圧力、成膜（処理）時間及びジクロロシランの流量を適宜変更することにより所望の厚さとすることができる。なお、シリコン膜１０６は、アモルファスシリコン及びポリシリコンのいずれを用いることも可能である。
続いて、ＷＳｉ２層１０５をＣＶＤ法で形成したことによりＷＳｉ２層１０５に残留した塩素やフッ素等のガスを除去する、いわゆる脱ガス処理として、約８３０℃、Ｎ２雰囲気で約３０秒間の熱処理（ＲＴＡ：Rapid Thermal Annealing）を行う。この熱処理によって、同時にＮ型シリコン層１０４ｎに注入されたＮ型不純物及びＰ型シリコン層１０４ｐに注入されたＰ型不純物が活性化される。また、アモルファスで形成されたシリコン膜１０４は、このときポリシリコン膜に変換される。
なお、図５においてＡで示した部分の拡大図である図１１に示すように、上記脱ガスのための熱処理によって、シリコン膜１０６とＷＳｉ２層１０５（１０５ｓ，１０５ｇ）との界面部が反応し、シリサイド層２０が形成される場合もあるが、シリサイド層２０が形成されたとしても、その膜厚は非常に薄く、シリコン膜１０６のＷＳｉ２層１０５と反対側の表面までシリサイド化されることはない。
次に、図６に示すように、スパッタ法により、シリコン膜１０６の上に、金属窒化層として厚さ約１０ｎｍの窒化タングステン（ＷＮ）層１０７を形成する。
続いて、図７に示すように、スパッタ法により、ＷＮ層１０７上に、金属層として厚さ約８０ｎｍのタングステン（Ｗ）層１０８を形成する。
次に、図８に示すように、ＣＶＤ法により、Ｗ層１０８上に厚さ約２００ｎｍのシリコン窒化膜を形成し、これをゲート電極形状にパターニングして、キャップ絶縁膜１０９を形成する。
続いて、図９に示すように、キャップ絶縁膜１０９をマスクとして、Ｗ層１０８、ＷＮ層１０７、シリコン膜１０６、ＷＳｉ２層１０５（１０５ｓ，１０５ｇ）及びポリシリコン層１０４（１０４ｎ，１０４ｐ）の積層膜をドライエッチングによりパターニングして、領域ＮにＮ型ポリシリコン層１０４ｎを含むＮ型ポリメタルゲート電極１０ｎを、領域ＰにＰ型ポリシリコン層１０４ｐを含むＰ型ポリメタルゲート電極１０ｐを形成する。
次に、このゲートパターニングのためのドライエッチングにより、各ゲート電極の端部がダメージを受けるため、これを改善すべく、熱処理を行い、各ゲート電極のポリシリコン層１０４の側面に側面酸化膜１１０を形成してダメージを回復させる。なお、図９においてＢで示した部分の拡大図である図１２に示すように、この側面酸化膜１１０形成のための熱処理によって、シリコン膜１０６とＷＮ層１０７とが反応し、タングステンシリサイド窒化層（ＷＳｉＮ層）３０が形成される。しかしながら、本実施形態によれば、ＷＮ層１０７は、高濃度に不純物を含むＰ型シリコン層１０４ｐとではなく、ノンドープのシリコン膜１０６と接してこの膜と反応するため、形成されるＷＳｉＮ層３０は非常に薄い膜となり、従って、Ｐ型ポリメタルゲート電極１０ｐの電気抵抗が増大するのを抑制することができる。これは、ＷＮ層１０７がＰ型不純物を多量に含むシリコン層１０４ｐと接した状態で熱処理を行った場合（従来技術に相当）、シリコン層１０４ｐに含まれる不純物によって両者の反応が促進され、厚いＷＳｉＮ層が形成され易いのに対し、本実施形態のように、ＷＮ層１０７とノンドープのシリコン膜１０６とが接している場合は、熱処理を行っても両者の反応が進みにくいためと推測される。
次に、領域Ｐをレジストマスク（図示せず）で覆い、領域ＮにＮ型不純物（例えばヒ素（Ａｓ））を高濃度にイオン注入することにより、Ｎ型ソース・ドレイン拡散層１１１ｎを形成する。続いて領域Ｐを覆うレジストマスクを除去した後、領域Ｎを覆うレジストマスク（図示せず）を形成し、領域ＰにＰ型不純物（例えばボロン（Ｂ））を高濃度にイオン注入することによりＰ型ソース・ドレイン拡散層１１１ｐを形成する。
次に、全面に厚さ約４０ｎｍのシリコン窒化膜を形成した後、エッチバックを行って、図１０に示すように、Ｎ型ポリメタルゲート電極１０ｎ及びＰ型ポリメタルゲート電極１０ｐそれぞれの側面にサイドウォール絶縁膜１１２を形成する。
以上の工程により、領域ＮにＮ型ポリメタルゲート電極１０ｎを備えたＮチャネルトランジスタが、領域ＰにＰ型ポリメタルゲート電極１０ｐを備えたＰチャネルトランジスタが完成する。
図１３に、シリコン膜１０６のＣＶＤによる成膜時間と、Ｎ型ポリメタルゲート電極１０ｎの界面抵抗（Ｎ型ポリシリコン層１０４ｎとＷＳｉ２層１０５（１０５ｓ）との接触抵抗）及びＰ型ポリメタルゲート電極１０ｐの界面抵抗（Ｐ型ポリシリコン層１０４ｐとＷＳｉ２層１０５（１０５ｇ）との接触抵抗）との関係を示す。図１３において、（ｐ）はＰ型シリコン層１０４ｐとＷＳｉ２層１０５（１０５ｇ）との界面抵抗、（ｎ）はＮ型シリコン層１０４ｎとＷＳｉ２層１０５（１０５ｓ）との界面抵抗を示している。Ｎ型ポリメタルゲート電極１０ｎにおいては、Ｎ型シリコン層１０４ｎの表面全面にＷＳｉ２層１０５が形成されているため、界面抵抗（ｎ）はシリコン膜１０６の成膜時間に関わらず、低くほぼ一定である。一方、Ｐ型ポリメタルゲート電極１０ｐにおいては、シリコン膜１０６の成膜時間が長くなるにつれて界面抵抗（ｐ）を低下させることができることがわかる。具体的には、成膜時間が長くなるに従い界面抵抗は徐々に低下していき、４０秒を超えたところからほぼ飽和した状態となっている。
図１４に、ＷＳｉ２層１０５のＣＶＤにおけるＷＦ６の流量と、Ｐ型ポリメタルゲート電極１０ｐにおけるＷＳｉ２層１０５のシート抵抗との関係を示す。図１４において、（ａ）はＷＳｉ２層１０５上にシリコン膜１０６を形成しなかった場合（従来技術による場合）のシート抵抗、（ｂ）は、ＷＳｉ２層１０５上にシリコン膜１０６を形成した場合（本実施形態による場合）のシート抵抗を示している。ＷＦ６の流量が多くなるほどＷＳｉ２層１０５の不連続性が高くなるため、ＷＳｉ２層１０５上にシリコン膜１０６を形成しなかった場合のシート抵抗（ａ）は、ＷＦ６の流量の増加につれて高くなる。これに対し、シリコン膜１０６を形成した場合のシート抵抗（ｂ）は、ＷＦ６の流量が多くなっても、すなわちＷＳｉ２層１０５の不連続性が高くなっても、低いシート抵抗を得ることができるといえる。
以上説明したように、本実施形態によれば、Ｐ型シリコン層１０４ｐ上においてＷＳｉ２層１０５を不連続としていることにより、不純物の相互拡散によるゲート電極の抵抗値の増加を抑制することができると共に、ＷＳｉ２層１０５の不連続部分に露出したＰ型シリコン層１０４ｐの表面と不連続なＷＳｉ２層１０５（ＷＳｉ２粒子１０５ｇ）の表面を連続的にシリコン膜１０６で覆うことにより、Ｐ型ポリメタルゲート電極１０ｐを低抵抗にすることが可能となる。
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態においては、金属層としてタングステン（Ｗ）を、金属窒化層としてタングステン窒化（ＷＮ）層を、シリサイド層としてタングステンシリサイド（ＷＳｉ２）層を用いた例を示したが、これに代えて、コバルト（Ｃｏ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）又はタンタル（Ｔａ）等他の高融点金属とこれらの窒化層及びシリサイド層を用いることも可能である。
また、シリコン膜１０６はノンドープに限らず、図１２に示すＷＳｉＮ層３０（金属シリサイド窒化層）が厚く形成されてＰ型ポリメタルゲート電極の界面抵抗が増大することのない範囲であれば、低濃度に不純物を含んでいてもよい。
また、ＷＳｉ２層の脱ガスのための熱処理は、シリコン膜１０６の形成前に行ってもよい。
さらに、上記実施形態においては、ＷＳｉ２層１０５の成膜に引き続き、同じＣＶＤ装置において、ＷＳｉ２層１０５の成膜に用いたジクロロシランを用いてシリコン膜１０６を成膜する例を示したが、これに限らず、例えば、ＷＳｉ２層１０５の成膜後、半導体基板を別のＣＶＤ装置に移し、モノシラン（ＳｉＨ４）を用いたＣＶＤ法により成膜することも可能である。
本発明の好ましい実施形態による半導体装置の製造方法の一工程（素子分離絶縁膜１０１の形成〜Ｐウェル１０２ｐ、Ｎウェル１０２ｎの形成）を示す断面図である。 本発明の好ましい実施形態による半導体装置の製造方法の一工程（ゲート酸化膜１０３の形成〜シリコン層１０４の形成）を示す断面図である。 本発明の好ましい実施形態による半導体装置の製造方法の一工程（Ｎ型シリコン層１０４ｎ及びＰ型シリコン層１０４ｐの形成）を示す断面図である。 本発明の好ましい実施形態による半導体装置の製造方法の一工程（ＷＳｉ２層１０５の形成）を示す断面図である。 本発明の好ましい実施形態による半導体装置の製造方法の一工程（シリコン膜１０６の形成）を示す断面図である。 本発明の好ましい実施形態による半導体装置の製造方法の一工程（ＷＮ層１０７の形成）を示す断面図である。 本発明の好ましい実施形態による半導体装置の製造方法の一工程（Ｗ層１０８の形成）を示す断面図である。 本発明の好ましい実施形態による半導体装置の製造方法の一工程（キャップ絶縁膜１０９の形成）を示す断面図である。 本発明の好ましい実施形態による半導体装置の製造方法の一工程（ゲートパターニング〜Ｎ型ソース・ドレイン拡散層１１１ｎ及びＰ型ソース・ドレイン拡散層１１１ｐの形成）を示す断面図である。 本発明の好ましい実施形態による半導体装置の製造方法の一工程（サイドウォール絶縁膜１１２の形成）を示す断面図である。 本発明の好ましい実施形態による半導体装置の製造方法の図５の工程におけるＡ部の部分拡大図である。 本発明の好ましい実施形態による半導体装置の製造方法の図８の工程におけるＢ部の部分拡大図である。 シリコン膜１０６のＣＶＤによる形成における成膜時間と、Ｎ型ポリメタルゲート電極１０ｎ及びＰ型ポリメタルゲート電極１０ｐの界面抵抗との関係を示すグラフである。 ＷＳｉ２層１０５のＣＶＤにおけるＷＦ６の流量と、Ｐ型ポリメタルゲート電極１０ｐにおけるＷＳｉ２層１０５のシート抵抗との関係を示すグラフである。
符号の説明
１００ 半導体基板
１０１ 素子分離絶縁膜
１０２ｎ ウェル
１０２ｐ ウェル
１０３ ゲート酸化膜
１０４ シリコン層
１０４ｎ Ｎ型シリコン層
１０４ｐ Ｐ型シリコン層
１０５（１０５ｓ，１０５ｇ） ＷＳｉ２層
１０６ シリコン膜
１０７ ＷＮ層
１０８ Ｗ層
１０９ キャップ絶縁膜
１１０ 側面酸化膜
１０ｎ 型ポリメタルゲート電極
１０ｐ 型ポリメタルゲート電極
１１１ｎ Ｎ型ソース・ドレイン拡散層
１１１ｐ Ｐ型ソース・ドレイン拡散層
１１２ サイドウォール絶縁膜
２０ シリサイド層
３０ ＷＳｉＮ層

Claims (15)

  1. Ｎチャネルトランジスタ形成領域とＰチャネルトランジスタ形成領域とを有する半導体基板と、
    前記半導体基板の前記Ｎチャネルトランジスタ形成領域上に設けられた第１のゲート電極と、
    前記半導体基板の前記Ｐチャネルトランジスタ形成領域上に設けられた第２のゲート電極とを有し、
    前記第１のゲート電極が、Ｎ型不純物を含むＮ型シリコン層と、前記Ｎ型シリコン層上に形成された第１のシリサイド層と、前記第１のシリサイド層上に形成された第１のシリコン膜と、前記第１のシリコン膜上に形成された第１の金属窒化層と、前記第１の金属窒化層上に形成された第１の金属層とを備え、
    前記第２のゲート電極が、Ｐ型不純物を含むＰ型シリコン層と、前記Ｐ型シリコン層上に形成され複数の粒状のシリサイドが前記半導体基板の表面と平行な方向に不連続に配置されてなる第２のシリサイド層と、第２のシリサイド層の前記不連続部分に露出した前記Ｐ型シリコン層の表面及び前記第２のシリサイド層の表面上に連続的に形成された第２のシリコン膜と、前記第２のシリコン膜上に形成された第２の金属窒化層と、前記第２の金属窒化層上に形成された第２の金属層とを備えることを特徴とする半導体装置。
  2. 前記第１及び第２のシリコン膜がノンドープであることを特徴とする請求項１に記載の半導体装置。
  3. 前記シリサイド層、前記金属窒化層及び前記金属層が同一の高融点金属を含むことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記高融点金属が、タングステン（Ｗ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）及びタンタル（Ｔａ）のいずれかであることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記Ｐ型不純物がボロン（Ｂ）であることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 半導体基板のＮチャネルトランジスタ形成領域上にＮ型不純物を含むＮ型シリコン層を形成し、前記半導体基板のＰチャネルトランジスタ形成領域上にＰ型不純物を含むＰ型シリコン層を形成する第１の工程と、
    前記Ｎ型シリコン層上に第１のシリサイド層を形成し、前記Ｐ型シリコン層上に複数の粒状のシリサイドが前記半導体基板の表面と平行な方向に不連続に配置されてなる第２のシリサイド層を形成する第２の工程と、
    前記第１のシリサイド層上、前記第２のシリサイド層の前記不連続部分に露出した前記Ｐ型シリコン層の表面及び前記第２のシリサイド層の表面上に連続的なシリコン膜を形成する第３の工程と、
    前記シリコン膜上に金属窒化層を形成する第４の工程と、
    前記金属窒化層上に金属層を形成する第５の工程と、
    前記金属層、前記金属窒化層、前記シリコン膜、前記第１のシリサイド層、前記第２のシリサイド層、前記Ｎ型シリコン層及び前記Ｐ型シリコン層をパターニングして、前記Ｎチャネルトランジスタ形成領域に前記Ｎ型シリコン層を含む第１のゲート電極を、前記Ｐチャネルトランジスタ形成領域に前記Ｐ型シリコン層を含む第２のゲート電極をそれぞれ形成する第６の工程とを備えることを特徴とする半導体装置の製造方法。
  7. 前記シリコン膜がノンドープであることを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記第３の工程で形成される前記シリコン膜の膜厚が０．３〜１．５ｎｍであることを特徴とする請求項６又は７に記載の半導体装置の製造方法。
  9. 前記シリコン膜は、ＣＶＤ法により５０〜３００Ｐａの圧力下で堆積されることを特徴とする請求項６乃至８のいずれか一項に記載の半導体装置の製造方法。
  10. 前記シリコン膜の堆積は５〜１２０ｓｅｃ行われることを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記第４の工程の前に、前記第３の工程において前記第１及び第２のシリサイド層に含まれた残留ガスを除去するための熱処理を行うことを特徴とする請求項６乃至１０のいずれか一項に記載の半導体装置の製造方法。
  12. 前記熱処理によって、前記シリコン膜の少なくとも前記第１及び第２のシリサイド層との界面部がシリサイド化することを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 前記第１のシリサイド層、前記第２のシリサイド層、前記金属窒化層及び前記金属層が同一の高融点金属を含むことを特徴とする請求項６乃至１２のいずれか一項に記載の半導体装置の製造方法。
  14. 前記高融点金属が、タングステン（Ｗ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）及びタンタル（Ｔａ）のいずれかであることを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 前記Ｐ型不純物がボロン（Ｂ）であることを特徴とする請求項６乃至１４のいずれか一項に記載の半導体装置の製造方法。
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