JP4729236B2

JP4729236B2 - 半導体装置における微小コンタクト領域、高性能相変化メモリセル及びその製造方法

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Publication number: JP4729236B2
Application number: JP2002353352A
Authority: JP
Inventors: ロベルト・ベズ; ファビオ・ペリゼール; カテリーナ・リーヴァ; ロミーナ・ゾンカ
Original assignee: STMicroelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 2001-12-05
Filing date: 2002-12-05
Publication date: 2011-07-20
Anticipated expiration: 2022-12-05
Also published as: US7227171B2; JP2003174144A; US20030219924A1; EP1318552A1

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置における微小コンタクト領域、高性能相変化メモリセル、及びその製造方法に関する。
【０００２】
【従来の技術】
既に知られているように、相変化メモリセルはある特性を有する種類の材料を用いており、それは各相に関連付けられ測定可能な別個の電気特性により、ある相から他の相に可逆切換可能な特性を有するものである。例えば、これらの材料は、非晶質の乱れた相と、結晶質すなわち多結晶の規則正しい相との間で変化し得る。変化し各相に痕跡を与える可能性のある材料の特性とは、材料抵抗率が２つの状態で大きく異なる点にある。
【０００３】
相変化メモリセルの使用に適した特定の材料は、カルコゲニドまたはカルコゲニド材とも呼ばれるＴｅまたはＳｅなどの周期律表の第ＶＩ族の要素の合金である。したがって、以下において、材料が異なる電気特性（抵抗性）を有し周期律表の第ＶＩ族の要素及びその合金を含む少なくとも２つの異なる相間で切換可能なすべての材料を示す上では、「カルコゲニド材」の語を用いる。
【０００４】
現在最も有望なカルコゲニドはＧｅ、Ｓｂ及びＴｅの合金（Ｇｅ₂Ｓｂ₂Ｔｅ₅）であり、上書き可能な光ディスクにおいて情報の記憶用にすでに幅広く使用されている。
【０００５】
前記のように、超小型電子技術の応用において興味深いパラメータは、材料が非晶質相（より抵抗性がある）から結晶質相（より伝導性がある）、または逆に変化するときに２桁または３桁以上変化する抵抗率である。したがって、カルコゲニド材料の薄膜は、高抵抗状態と低抵抗状態の間で切り替わるプログラマブルレジスタとして利用することができ、抵抗性変化率は４０より高く、図１に示すように読み取られた電圧をＶｒとして示す。
【０００６】
相変化は、温度を局所的に昇温することにより得ることができる。１５０℃以下では、両相とも安定している。２００℃を超えると、クリスタライトの核生成は高速であり、当該材料が十分な時間、結晶化温度に保たれると、相が変化し結晶質になる。当該層を非晶質状態に戻すには、温度を融点（約６００℃）以上に引き上げ、急速に冷却する。
【０００７】
電気的な観点から、カルコゲニド材料に接触するまたは近接する抵抗電極を通る電流の流れを用い、ジュール効果により当該材料を加熱することにより、両方の臨界温度（結晶化温度及び融解温度）に達することが可能である。
【０００８】
前記に基づくカルコゲニド素子１は図２に示され、抵抗電極２とカルコゲニド領域３を有する。カルコゲニド領域３は概して結晶質状態にあり、良好な電流の流れを可能にする。カルコゲニド領域３の一部は、抵抗電極と直接接触し、相変化部分４を形成する。
【０００９】
適切な値の電流を抵抗電極２に通すことにより、相変化部分４を結晶化温度または融解温度まで選択的に加熱し、相変化を引き起こすことができる。
【００１０】
図３は、結晶質ステータスから非晶質ステータスへの相変化が所望される場合（曲線Ａ）、及び非晶質ステータスから結晶質ステータスへの相変化が所望される場合（曲線Ｂ）に求められる温度と時間とのプロットを示す。Ｔ_mが融解温度を示し、Ｔｘが、結晶化が開始する温度を示す。図示するように、アモルファス化は短時間（リセットパルス）ではあるが高い温度を必要とする。さらに、当該材料は、原子不規則を維持し、当該材料の再結晶化を回避するには非常に短い時間（ｔ₁）内で冷却する必要がある。結晶化は、核精製及び結晶の成長を可能とするのにさらに長い時間ｔ₂（セットパルスとも呼ばれる）を必要とする。
【００１１】
カルコゲニド材料の状態は、知覚できる加熱を引き起こさないほどの小さな電圧を印加し、それを通過する電流を測定することによって読み取ることができる。電流はカルコゲニド材料のコンダクタンスに比例するため、２つの状態を区別することが可能である。
【００１２】
言うまでもなく、カルコゲニド材料は、非晶質状態と結晶質状態の中間にあるさまざまな状態間で電気的に切り替え、マルチレベルの記憶能力を生み出すことができる。ただし以下においては、本発明は上記に限定せず明確な理解のためにバイナリ状態も考慮されであろう。
【００１３】
電気パルスを使用して当該相を非晶質状態から結晶質状態に変化する可能性は、非晶質状態では、材料抵抗率は非常に高く、カルコゲニド材料を通って流れる電流は十分な散逸すなわち十分に温度が高くならないために、実際には即座に判別することはできない。しかしながら、カルコゲニド材料は、印加された電場の関数としてその移動特性を変更する特性を有する。これは図４に示され、２つの金属電極間に配置されるカルコゲニド材料により形成される構造の電圧の関数として電流の曲線を示す。
【００１４】
図４に示されるように、閾値電圧Ｖｔｈ上では、当該構造は相変化には従わないが、電子伝導機構内での変化により伝導が開始される。この動作が「電子切換」と呼ばれる。したがって、カルコゲニド構造を閾値電圧より高い電圧に偏向すると、電流を大幅に増加することが可能にある。この電流に加熱器として動作する適切な隣接する直列のレジスタを通過させると、ジュール効果によりカルコゲニド材料の結晶化温度に十分な加熱を得ることが可能となる。
【００１５】
メモリセルを形成するために、図２のカルコゲニド素子の使用がすでに提案されている。隣接するメモリセルにより生じる外乱を回避するため、カルコゲニド素子は、一般的にはＭＯＳトランジスタ、バイポーラトランジスタまたはダイオードなどの選択素子と接続される。
【００１６】
【発明が解決しようとする課題】
しかしながら、周知のアプローチは全て、現在のＣＭＯＳ技術との互換性だけではなく、電流と電圧の抵抗能力、機能性に関し、現時点での要件をも満たす解決策を実現するのが困難であり不利である。
【００１７】
特に、技術的及び電気的な考慮を図ると、メモリセルでの相変化を引き起こすために有効な電流の最大値に関し制限が課される。事実、（８ビットまたは１６ビットまたは３２ビットで動作する）現世代のメモリ素子のための、ゲート長１３０ｎｍ及び電源３Ｖに耐えるゲート酸化膜を利用する技術におけるトランジスタの現在の電流能力を考慮すると、約１００μＡから２００μＡの最大電流値が要求され、結果的に、カルコゲニド領域と抵抗電極間との接触面に関しては好ましくは２０ｎｍ×２０ｎｍ程度の範囲での接触面が求められる。問題は、このような寸法が、線形１００ｎｍ定義にほとんど達することのできない現在の光（ＵＶ）リソグラフィ技術をはるか先に行っているという点である。
【００１８】
【課題を解決するための手段】
本発明の実施の形態は、特に相変化メモリセルのための接触領域、及び前記問題を解決するための製造方法を提供する。
【００１９】
例えば、本発明の一実施の形態によるカルコゲニド領域と抵抗電極間の微小接触領域を製造するには、接触面はサブリソグラフィック寸法、すなわち光ＵＶリソグラフィによって取得可能な最小寸法より低い寸法を有する２つの横断方向の薄膜部分の交差部分により構成される。本発明の別の実施の形態によれば、サブリソグラフィック寸法を形成するために、リソグラフィの代わりに層の接着が利用される。この実施の形態においては、実際に存在する技術により（リソグラフィ寸法よりはるかに低い薄さを有する）非常に薄い層が優れた精度で接着できるという事実に基づいている。
【００２０】
好ましくは、相変化部分の高さも適切な付着膜の厚さにより決定され、その結果相変化部分は非常に小さな体積を有することになる。
【００２１】
特に、抵抗電極は堆積された抵抗層により形成される薄膜を含む。例えば、抵抗層は、少なくとも、絶縁層内の空洞の側壁面に堆積される。カルコゲニド領域は、誘電体内に形成されるスリットを充填することにより得られる。前記スリットは、第１限界層の側壁面に堆積される犠牲的な領域を取り除くことによって容易に得ることができる。その後、第１限界層とともに、側面方向にスリットを区切る第２限界層が堆積される。あるいは、前記限界層がモールド層を構成する下に位置する誘電体層用の硬質マスクを形成し、前記スリットは限界層に前述のように形成される。前記誘電体層は、成形開口を形成するのにスリットの下でエッチングされる。前記硬質マスクを取り除いた後、前記成形開口はカルコゲニドで充填される。
【００２２】
本発明の別の実施形態によれば、下に位置する構造に対し特に成形開口を形成する誘電体に対するカルコゲニド材の接着性を改善するため、接着膜が使用される。好ましくは、チタニウムまたはポロシリコンが接着膜として使用される。
【００２３】
標準的な最新のＣＭＯＳプロセスに完全に適合させるために、前記プロセスが研究される。このため、相変化メモリセルは、前記回路の活性素子（トランジスタダイオード、レジスタ等の基本的構成素子）が形成される前工程に関する操作の後に、基礎的構成素子を電気的に接続するための相互接続が形成される最終段階に関する操作前に製造される。
【００２４】
【発明の実施の形態】
本発明の理解のため、添付図面を参照し、純粋に限定されない例として、好ましい実施の形態について以下説明する。
【００２５】
図５〜図７は、抵抗電極３１及び接触面３３で直接電気的に接触しているカルコゲニド領域３２を含む例えば相変化メモリセルの接触領域３０を示す。
【００２６】
抵抗電極３１は、第１誘電体層３４に伸張する厚さＬを有する薄い領域で形成される。抵抗電極３１は、ＣＭＯＳと互換性のある温度（少なくとも最高７００℃〜８００℃まで、すなわち相変化材料の融解温度のすぐ上）で安定する（例えば、抵抗率が０．１ｍΩｃｍ〜１００ｍΩｃｍ、好ましくは１ｍΩｃｍ〜１０ｍΩｃｍの）選択された抵抗率の材料からなり、相変化材料（カルコゲニド材料）と優れた界面を有する。例えば、抵抗電極３１は、ＴｉＳｉＮ、ＴｉＡＩＮまたはＴｉＳｉＣ製とすることができる。
【００２７】
抵抗電極３１の下には、やはり誘電体層によって取り囲まれ、選択素子（図示されない）に接続される抵抗サポート領域３５が形成される。第１誘電体層３４の上部には、接着層３９により覆われる第２誘電体層が存在する。第２誘電体層３８及び接着層３９は、少なくとも接触面３３の近くで、抵抗電極３１に垂直に伸びるスリット、つまり開口部４０を形成する。スリット４０は、例えば（ここでは直線により概略的に示される）円形などの任意の形状を有することができ、接着層３９においてわずかに大きく形成されている。図７では、さらによく理解するために、第２誘電体層３８及び接着層３９の上面が点線により示されている。
【００２８】
カルコゲニド領域３２は、接着層３９上に広がり、スリット４０を充填し、それにより抵抗電極３１を薄いカルコゲニド部分３２ａと接触させ、その幅は（図５ではＷにより示されている）スリット４０によって決定される。薄いカルコゲニド３２ａと抵抗電極３１間の交差部分がこのようにして接触面３３を形成し、接触面３３の上に広がる薄いカルコゲニド部分３２ａの体積は、ベースがＷ×Ｌであり、図６に示されているように高さＨが第２誘電層３８の厚さに等しい相変化領域４１を形成する。
【００２９】
本発明の一実施の形態によれば、寸法Ｗ、Ｌ、及びＨは、製造プロセスの実施形態の説明により後述されるように、堆積される層の厚さにより決定される。特に、寸法Ｗ、Ｈ、及びＬは１００ｎｍより小さく、好ましくは５０ｎｍより小さく、さらに好ましくは約２０ｎｍであり、図８〜図２５を参照した以下の説明より明らかなように、種々の層及び構造は一定の尺度では図示されていない。説明される例示的なプロセスは、ＣＭＯＳ技術で作られる回路構成要素トランジスタ及び相変化セルメモリを含む電子素子の製造を目的とする。
【００３０】
最初にＰ⁺型の基板４４及びＰ^-型シリコンのエピタキシャル層４５を備えるウェハ４３には、以下に簡単に要約するように、標準的な初期段階のステップが講じられる。
【００３１】
図８を参照すると、活性領域が該基板４５内に構成される。このため、絶縁領域４６が、例えば「シャロートレンチ」技術を使用して基板内に形成される。次に、（図中の右側にある）アレイ部分で、Ｐ⁺型の埋設サブコレクタ領域４７が注入され、基板４４まで下方に広がる。アニール処理した後、別体のマスクを用いて、Ｎ型ウェル４８とＰ型ウェル４９が注入される。さらに、周辺トランジスタのチャネルのドーピングが実施される。
【００３２】
その後、酸化膜５０がエピタキシャル層４５の表面全体に成長し、好ましくは２５０ｎｍのポリシリコン層が堆積される。次に、ポリシリコン層が構成され、周辺トランジスタのゲート領域５１を形成する。ソース及びドレインの再酸化の後に、ＬＤＤ注入がＰチャネルおよびＮチャネル周辺トランジスタの両方について実行され、Ｐ型光ドーピング領域５２及び相似の図示されないＮ型光ドーピング領域を形成する。
【００３３】
その後、サリサイド保護マスク（図示されない）がアレイ部分の上に形成される。厚さ２２０ｎｍの誘電体（酸化物）が、ウェハ４３全体の上に堆積され、ゲート領域５１の側面上にスペーサ５３を形成する。Ｎ型チャネルおよびＰ型チャネル周辺トランジスタ用のソース領域とドレイン領域５５、５６が注入され、サリサイド領域５７が、周知の方法でゲート領域５１及びソース領域とドレイン領域５５、５６上で成長する。
【００３４】
サリサイド保護マスクを取り除いた後に、Ｐ型コレクタ領域６０及びＮ型ベース領域６１が、埋設されたサブコレクタ領域４７に注入される。次に、厚さ６０ｎｍの第１窒化物層６２が堆積される。このようにして、図８の構造が得られる。
【００３５】
その後、図９、第１誘電体層６３（好ましくは、厚さ７００ｎｍのＵＳＧ−Undoped Silicate Glass）が堆積され、約６００ｎｍまで平坦化される。次に、第１誘電体層６３及び第１窒化物層６２がエッチングされ、そこでは接点がサリサイド領域５７及び基部領域６１の部分が露呈するように形成される。
【００３６】
次に、図１０に示されるように、Ｎ⁺型のベース接触領域６４、及び続いてＰ⁺型のエミッタ領域６５がベース領域６１の中に埋め込まれる。ベース領域６１、ベース接触領域６４、及びエミッタ領域６５がダイオードを形成する。特に、ベース領域６１が当該ダイオードの陰極を形成し、エミッタ領域６５が陽極を形成する。
【００３７】
例えば、図１１に示すように、厚さが約７０ｎｍの複数のＴｉ／ＴｉＮ層などの第１障壁層６６が、ウェハ４３全体上に付着され、それにより第１誘電体層６３のすべての側面及びエピタキシャル層４５の露呈部分を等角に覆う。次に、厚さ約３００ｎｍのＷ層６７が堆積され、第１誘電体層６３内の開口部を充填する。それから、ウェハ４３は、例えばＣＭＰ（化学機械研磨）により平坦化され、図１２に示すように、エピタキシャル層４５の表面から測定し計約５００ｎｍの厚さを有する層６３および６２を得る。第１障壁層６６の残り部分およびＷ層６７が第１レベルプラグ６８を形成する。特に、記憶素子プラグ６８ａがエミッタ領域６５に形成され、ワードラインプラグ６８ｂがベース接触領域６４に形成される。次に、厚さ６０ｎｍの第２窒化物層７０、及びその上に、例えばＵＳＧである厚さ２４０ｎｍの第２誘電体層７１が堆積される。
【００３８】
その後、図１３に示すように、開口部７２が第２誘電体層７１及び第２窒化物層７０に形成され、第１誘電体操６３の表面に達する。開口部７２はリソグラフィにより与えられる寸法を有する。例えば、それは最小寸法０．２μｍの環状の形状を有するものとする。次に、加熱層７３が堆積される。図５〜図７の抵抗電極３１を形成することを目的とする加熱層７３は、厚さ１０〜５０ｎｍ、好ましくは２０ｎｍを有し、抵抗率、温度安定性、及びＣＭＯＳプロセス及びカルコゲニドとの優れた互換性等の上述の特性を有する。例えば、ＴｉＳｉＮ、ＴｉＡＩＮまたはＴｉＳｉＣが使用され、開口部７２の側壁表面及び下面を等角に覆う。次に、第３誘電体層７４が堆積され、開口部７２を完全に充填する。第２誘電体層７１の材料だけではなく、第３誘電体層７４の材料も好ましくは低伝導率、つまり「低−Ｋ（ｌｏｗ−Ｋ）」型であり、熱拡散を制限する（加熱層は、カルコゲニド材料を確実に融解し非晶質相に遷移するために、６００℃ほどの高温を発生することができなければならない）。第３誘電層７４は、例えば、厚さ３００ｎｍのＵＳＧあるいは他の多孔性誘電体（例えば、キセロゲル）で形成してもよい。
【００３９】
その後、図１４に示すように、ウェハ４３が、例えばＣＭＰによって平坦化され、計約２００ｎｍの厚さを持つ第２窒化物層７０及び第２誘電体層７１を得る。このようにして、加熱層７３は、第２誘電層７１の上から完全に取り除かれ、開口部７２の中だけに残り、平面図では囲み線に沿って伸張するカップ形状の加熱層を構成し、第３誘電体層７４の残り部分７４ａを収容する。
【００４０】
図１５は、図５の縮小された接触面３３に類似の接触面をさらに明確に示すため、拡大された尺度で図１４の詳細を表している。
【００４１】
順に、図１６においては、例えば厚さ２０ｎｍのＵＳＧまたは低−Ｋ材料である誘電体のモールド層７６と、例えば厚さ５ｎｍのＴｉまたはＳｉからなる接着層と、例えば窒化物またはモールド層７６と接着層７７に関し選択的なエッチングを可能にする他の材料からなる第１限界層７８が堆積される。第１限界層７８は、例えば１５０ｎｍの厚さを有する。
【００４２】
マスクを使用し、第１限界層７８の一部がドライエッチングされ、接着層７７を露呈する。それにより、部分７４ａのほぼ中心線に沿って、その上に伸びる垂直な側面７９を有するステップが形成される。
【００４３】
次に、図１７に示すように、例えば厚さ３０ｎｍの犠牲層８０が等角に堆積される。特に、犠牲層８０は第１限界層７８の垂直な側面７９に対し伸びる垂直な側壁部８０を形成する。（第１限界層７８の厚さに左右される）垂直側壁部８０ａの高さ及び幅（犠牲層８０の厚さに等しい）は、これ以降の説明より明らかなように、相変化領域４１（図６）の幅Ｗを画定する上で重大なパラメータとなる。
【００４４】
その後、図１８に示すように、犠牲層８０はエッチバックされ、それにより上部及び薄い側面部分を含む、犠牲層８０の水平部分及び垂直壁部分８０ａの一部分を取り除く。第１限界層７８の厚さ、犠牲層８０の厚さ、犠牲層８０の材料、エッチングの時間及び種類を適切に選択することにより、残りの垂直壁部分８０ａは、矩形であり、相変化領域（図６の４１）の所望の幅Ｗ（２０ｎｍ）に等しい幅Ｗ１を有する下側部分を有することになる。
【００４５】
図１９に従って説明すると、次に、第１限界層７８と同じ材料（例えば、厚さ３００ｎｍの窒化物）の第２限界層８２が堆積され、（図面の左側に）露呈される接着層７７、垂直側壁部８０ａ及び第１限界層７８を覆う。それから、垂直側壁部８０ａだけではなく、限界層７８、８２もＣＭＰを使用して所望の高さまで薄くされる。最後に、限界層７８、８２の残り部分が硬質マスク８３を形成し、垂直側壁部８０ａの残り部分が犠牲領域８１を形成する。
【００４６】
その後、図２０に示すように、犠牲領域８１が取り除かれ、それにより開口部８４が、形成される相変化領域と等しい寸法を有する硬質マスク８３内に形成される。次に、接着層７７が等方性エッチングされ、モールド層７６がドライエッチングされる。図２０より確認できるように、接着層７７への等方性エッチングにより、モールド層の部分が限界層７８、８２の下で取り除かれ、取り除かれた部分は硬質マスク８３の開口部８４より大きい。逆に、ドライエッチングによりモールド層７６に形成される開口部８４ａは、硬質マスク８３の開口部８４と同じ形状、特に同じ幅を有する。
【００４７】
硬質マスク８３が取り除かれ、図２１に示すように、例えば厚さ６０ｎｍのＧｅ₂Ｓｂ₂Ｔｅ₅であるカルコゲニド層８５が等角に堆積される。好ましくは、カルコゲニド層８５は、結晶質相内にあるべく適切な温度でＰＶＤ（Physical Vaper Deposition）により堆積される。モールド層７６の開口部８４ａを充填するカルコゲニド層８５の当該部分８５ａは、図５と図７の薄いカルコゲニド部分３２ａに類似する。加熱層７３（図２１では見えない）との交差部分が図５、６の相変化領域４１を構成する。視認できるよう、カルコゲニド層８５の部分８５ａは、モールド層７６の厚さに等しい高さを有する。したがって、部分８５ａの高さも堆積される層の厚さに左右され、サブリソグラフィックでもよい。開口部８４ａより大きな開口部を有する接着層７７により、当該部分８５ａは接着材とじかに接触しないので、それにより汚染されたり、熱漏出が防止される。
【００４８】
カルコゲニド層８５の上部には、例えば、厚さ７０ｎｍの２層のＴｉ／ＴｉＮである第２障壁層８６、及びその上に、例えば厚さ１５０ｎｍのＡｌＣｕである第１金属層８７が堆積される。続く層だけではなく、これらの層も（カルコゲニドの融解温度より低いが、結晶化温度より上の）適切な温度で堆積され、カルコゲニド層８５の損傷を回避する。
【００４９】
図２１より小さな縮尺で示す図２２に図示するように、次に、第１金属層８７、第２障壁層８６、カルコゲニド層８５、及び接着層７７により形成されるスタックが、同じマスクを使用して規定され、ビット線を形成する。スタック８７、８６、８５、及び７６の厚さは総計約３００ｎｍである。
【００５０】
図２３に従って説明すると、第１酸化膜９０及び第２酸化膜９１が低温で堆積される。好ましくは、第１酸化膜９０は、第１金属層８７及びカルコゲニド層８５を密封する機能を有し、カルコゲニド層８５で損傷を引き起こさないために、厚さ１５０ｎｍの、低温（例えば３００℃）で堆積される低熱伝導性酸化物（例えば、ＵＳＧ）である。それにより、相変化記憶素子に対する特定の製造ステップは終了し、標準的な最終段階ステップが実行される。したがって、第２酸化膜９１は、例えば厚さ６００ｎｍの標準的な酸化物である。
【００５１】
次に、ウェハは、例えばＣＭＰによって平坦化され、（層７７、層８５〜８７により形成されるスタックの横に）第２窒化物層７０、第２誘電体層７１、モールド層７６、及び第１酸化膜と第２酸化膜９０、９１により形成されるスタックの総計の高さ、約８００ｎｍが得られる。実際には、第１金属層８７の上の層の高さは約３００ｎｍである。
【００５２】
次に、図２４に示すように、第１レベルプラグ６８、６８ｂ及び第１金属層８７を電気的に接触させるために接点が形成される。このため、第１レベルプラグ６８、６８ｂの上部に、第２酸化膜９１、第１酸化膜９０、モールド層７６、第２誘電体層７１、及び第２窒化物層７０が開口され、記憶素子プラグ６８ａの上部に、第２と第１の酸化膜９１、９０が開口される（酸化物エッチング）。次に、例えばＴｉ／ＴｉＮの第３障壁層９２が堆積され、開口部は、例えば厚さ３００ｎｍのＷである導電層９３で充填される。この構造は、導電層９３の、及び第３障壁層９２の水平部分を取り除くために平坦化され、これにより（基部接触領域６４と接触している第１レベルプラグ６８ｂについては図２４に図示されるように）第１レベルプラグ６８、６８ｂ、または（記憶素子プラグ６８ａ上で）第１金属層８７と直接電気的に接触する第２レベルプラグ９４を形成する。
【００５３】
その後、図２５に示すように、例えば、Ｔｉ／ＡｌＣｕ／ＴｉＮの多層である第２金属層９５が、周知の方法で堆積され、第１相互接続レベルを形成し、第２相互接続層９５が構成され、要求通りのレイアウトに従って第２レベルプラグ９４と接触する接続線を形成する。
【００５４】
半導体装置の製造は、金属間絶縁層の堆積、バイアスのエッチングと充填、第２金属レベルの堆積とエッチング、及びパッシヴェーションの堆積などの標準ステップで続行する。
【００５５】
【発明の効果】
本発明の効果は前記記載から明らかである。特に、本発明によるメモリ及び製造方法が非常に効率的な集積化を可能にし、抵抗電極とカルコゲニド材間の両方向でサブリソグラフィック接触面を確実に得ることができる点が概略されている。接着層７７が存在することで、カルコゲニドとその下に位置する、熱消散を回避するために必要な優れた断熱特性を備える材料間での良好な接着が確実なものとなる。本発明による製造方法は完全にＣＭＯＳに適用することができ、微小の面積が求められる記憶素子の集積化を可能にする。
【００５６】
上記で説明された方法は、標準的な初期的段階のステップと標準的な最終段階ステップとの間で実行される特定のステップを使用し、所望の小さなサブリソグラフィック寸法の図５〜７の薄膜部分３１と３２ａ及び接触面３３を確実に形成することができる。しかしながら、同プロセスは、サブリソグラフィック寸法を取得することが必要な場合であれば図５〜図７に図示される接触領域を形成するのに使用してもよい。
【００５７】
最後に、ここに説明され、図示された接触領域、相変化メモリセル及びプロセスに関しては、特許請求の範囲に規定される本発明の要旨を逸脱しない範囲で、種々の変更及び変型が可能であることは明らかである。
【００５８】
例えば、領域６０、６１、６４及び６５の深さ及びドーピングを適切に選択することにより、選択素子としてバイポーラトランジスタを形成することも可能である。
【００５９】
さらに、接着層が必要ではないときは、当該プロセスは簡略化してもよく、例えば、図２６〜２８に示されるような抵抗電極を収容する絶縁層の上にじかに限界層を形成してもよい。詳細には、図１４の構造を形成した後、及び図２６に図示されるように、（図１６から図１９の第１限界層７８に類似する）第１限界層９７ａが第２誘電体層７１にじかに接合し形成され、図１６の垂直な側面７９に類する垂直側面９８を形成する。その後、図２７、垂直側面９８を背にして伸びる垂直壁部分９９が、垂直壁部分８０ａについて前述されたように形成され、図２８、第２限界層９７ｂが接着される。限界層９７ａ、９７ｂ及び垂直壁部分９９は、開口部９７ｃ及び犠牲領域を有する硬質マスクを形成するために薄くされる。カルコゲニド層８６、第２障壁層８６、及び第１金属層８７が、前記実施形態に類似して、堆積され、成形される。
【００６０】
本明細中で参照された、及び／または出願データＳｈｅｅｔａｒｅに一覧表示された米国特許、米国特許出願公報、米国特許出願、外国特許、外国特許出願、及び非特許書類はすべて、その全体で本明細書に参照して組み込まれる。
【図面の簡単な説明】
【図１】相変化材料の特徴的な電流−電圧間の関係を示す図である。
【図２】周知のカルコゲニド素子の基本的な構造を示す図である。
【図３】図２のカルコゲニド素子に相変化を引き起こす、温度と時間との関係を示す図である。
【図４】電子切換の対象となるカルコゲニド材料の電流と電圧との関係を示す図である。
【図５】本発明の第１実施形態による、図６の線Ｖ−Ｖに沿った、抵抗電極とカルコゲニド領域間の接触領域を示す断面図である。
【図６】図５の線ＶＩ−ＶＩに沿った図５の接触面の断面図である。
【図７】図５の線ＶＩＩ−ＶＩＩに沿った図５の接触面の断面で図ある。
【図８】本発明による相変化メモリセルの連続製造ステップにおける半導体ウェハの一断面図である。
【図９】本発明による相変化メモリセルの連続製造ステップにおける半導体ウェハの一断面図である。
【図１０】本発明による相変化メモリセルの連続製造ステップにおける半導体ウェハの一断面図である。
【図１１】本発明による相変化メモリセルの連続製造ステップにおける半導体ウェハの一断面図である。
【図１２】本発明による相変化メモリセルの連続製造ステップにおける半導体ウェハの一断面図である。
【図１３】本発明による相変化メモリセルの連続製造ステップにおける半導体ウェハの一断面図である。
【図１４】本発明による相変化メモリセルの連続製造ステップにおける半導体ウェハの一断面図である。
【図１５】本発明による相変化メモリセルの連続製造ステップにおける半導体ウェハの一断面図である。
【図１６】本発明による相変化メモリセルの連続製造ステップにおける半導体ウェハの一断面図である。
【図１７】本発明による相変化メモリセルの連続製造ステップにおける半導体ウェハの一断面図である。
【図１８】本発明による相変化メモリセルの連続製造ステップにおける半導体ウェハの一断面図である。
【図１９】本発明による相変化メモリセルの連続製造ステップにおける半導体ウェハの一断面図である。
【図２０】本発明による相変化メモリセルの連続製造ステップにおける半導体ウェハの一断面図である。
【図２１】本発明による相変化メモリセルの連続製造ステップにおける半導体ウェハの一断面図である。
【図２２】本発明による相変化メモリセルの連続製造ステップにおける半導体ウェハの一断面図である。
【図２３】本発明による相変化メモリセルの連続製造ステップにおける半導体ウェハの一断面図である。
【図２４】本発明による相変化メモリセルの連続製造ステップにおける半導体ウェハの一断面図である。
【図２５】本発明による相変化メモリセルの連続製造ステップにおける半導体ウェハの一断面図である。
【図２６】本発明の他の実施の態様における半導体ウェハの一断面図である。
【図２７】本発明の他の実施の態様における半導体ウェハの一断面図である。
【図２８】本発明の他の実施の態様における半導体ウェハの一断面図である。
【符号の説明】
３０接触領域
３１抵抗電極
３２カルコゲニド領域
３３接触面
３４第１誘電体層
３５抵抗サポート領域
３８第２誘電体層
３９接着層
４０開口部（スリット）
４３ウェハ
４４Ｐ⁺型基板
４５エピタキシャル層
４６絶縁領域
４７Ｐ⁺型埋設サブコレクタ領域
４８Ｎ型ウェル
４９Ｐ型ウェル
５０酸化膜
５１ゲート領域
５２Ｐ型光ドーピング領域
５３スペーサ
５５，５６ドレイン領域
６０Ｐ型コレクタ領域
６１Ｎ型ベース領域
６２第１窒化物層
６３第１誘電体層
６４ベース接触領域
６５エミッタ領域
６６第１障壁層
６８プラグ
７０第２窒化物層
７１第２誘電体層
７２開口部
７３加熱層
７４第３誘電体層
７６モールド層
７７接着層
７８第１限界層
７９側面
８０犠牲層
８２第２限界層
８３マスク
８４開口部
８５カルコゲニド層
８６第２障壁層
８７第１金属層
９０第１酸化膜
９１第２酸化膜
９５第２金属層

Claims

第１方向に第１サブリソグラフィック寸法を有する第１の部分を含む加熱領域である第１伝導性領域と、
前記第１方向に垂直な第２方向に第２サブリソグラフィック寸法を有する第２の部分を含む相変化領域である第２伝導性領域とを備え、
前記第１及び第２の伝導性領域が、前記第１及び第２の部分と直接電気的に接触し、接触面を構成することを特徴とする電子半導体装置におけるコンタクト構造。
前記第１及び第２のサブリソグラフィック寸法が１００ｎｍより小さいことを特徴とする請求項１記載のコンタクト構造。
前記第１及び第２のサブリソグラフィック寸法が５０ｎｍより小さいことを特徴とする請求項１記載のコンタクト構造。
前記第１及び第２のサブリソグラフィック寸法が２０ｎｍであることを特徴とする請求項１記載のコンタクト構造。
第１絶縁層と、前記第１絶縁層の上部に広がる第２絶縁層とを備え、前記第１絶縁層が前記第１伝導性領域を収容する開口部を有し、前記第２絶縁層が前記第２伝導性領域を収容する開口部を有することを特徴とする請求項１記載のコンタクト構造。
第１方向に第１サブリソグラフィック寸法を有する第１の部分を含む抵抗素子と、
前記第１方向に垂直な第２方向に第２サブリソグラフィック寸法を有する第２の部分を含む相変化材料の記憶領域とを備え、
前記抵抗素子及び前記記憶領域が、前記第１及び第２の部分で直接電気的に接触し、接触面を構成することを特徴とする相変化メモリセル。
前記第１及び第２のサブリソグラフィック寸法が１００ｎｍより小さいことを特徴とする請求項６記載の相変化メモリセル。
前記第１及び第２のサブリソグラフィック寸法が２０ｎｍであることを特徴とする請求項６記載の相変化メモリセル。
第１絶縁層、及び前記第１絶縁層の上部に伸張する第２絶縁層を備え、前記第１絶縁層が前記抵抗素子を収容する開口部を有し、前記第２絶縁層が前記第２の部分を収容する開口部を有することを特徴とする請求項６記載の相変化メモリセル。
前記記憶領域が、前記第２絶縁層の上部で伸張し、前記第２の部分と一体化した伸張一体化部分を有し、前記相変化メモリセルがさらに、前記第２絶縁層と前記伸張一体化部分の間に接着層を備えることを特徴とする請求項９記載の相変化メモリセル。
前記相変化材料がカルコゲニドまたはカルコゲニド合金であり、前記接着層がチタニウムとポリシリコンの間で選択されることを特徴とする請求項１０記載の相変化メモリセル。
前記第１及び第２の絶縁層が低−Ｋ材料であることを特徴とする請求項９記載の相変化メモリセル。
表面を有する半導体本体と、
前記半導体本体と前記第１絶縁層の間に伸張する第３絶縁層と、
前記半導体本体に収容され、前記表面に面する陽極領域と、
前記半導体本体に収容され、前記陽極領域に隣接し、前記表面に面する部分を有する陰極領域と、
前記抵抗素子と前記陽極領域間の前記第３絶縁層に広がる第１プラグと、
前記第１、第２、及び第３の絶縁層内に広がり、前記陰極領域と接触する第２プラグ領域とをさらに備えることを特徴とする請求項９記載の相変化メモリセル。
前記陽極領域が前記陰極領域により囲まれることを特徴とする請求項１３記載の相変化メモリセル。
前記半導体本体が基板及びエピタキシャル層を含み、前記エピタキシャル層が、前記陰極領域と前記基板の間に広がるコレクタ領域を収容し、前記陽極領域と前記陰極領域とともにバイポーラトランジスタを形成することを特徴とする請求項１４記載の相変化メモリセル。
第１方向に第１サブリソグラフィック寸法を有する第１の部分を含む加熱領域である第１伝導性領域を形成するステップと、
前記第１の部分と直接電気的に接触する、前記第１方向に垂直な第２方向に第２サブリソグラフィック寸法を有する第２の部分を有する相変化領域である第２伝導性領域を形成するステップと、
前記第１及び第２の部分が接触面を構成するステップとを有することを特徴とする電子半導体装置におけるコンタクト構造の製造方法。
前記第１及び第２のサブリソグラフィック寸法が１００ｎｍより小さいことを特徴とする請求項１６記載の製造方法。
前記第１及び第２のサブリソグラフィック寸法が２０ｎｍであることを特徴とする請求項１６記載の製造方法。
前記第１伝送性領域を形成するステップが、第１絶縁層内に第１開口部を形成するステップと、少なくとも前記第１開口部の側壁表面に沿って第１伝導性材料を堆積するステップと、前記第１開口部を絶縁材で充填するステップとを有することを特徴とする請求項１６記載の製造方法。
前記第２伝導性領域を形成するステップが、前記第１絶縁層の上部に、前記第１伝導性表面を横断して伸張する垂直側壁表面を有するステップを有する第１限界層を形成するステップと、前記垂直側壁表面に犠牲領域を堆積するステップと、前記第１絶縁層の上部に、前記犠牲領域の空き領域上に広がる第２限界層を形成するステップと、前記犠牲領域を取り除き、第２開口部を形成するステップと、前記第２開口部を用いて、前記第２の部分を形成するステップとを有することを特徴とする請求項１９記載の製造方法。
前記第２開口部を用いる前記ステップが、前記第２開口部を第２導体材料で充填するステップとを有することを特徴とする請求項２０記載の製造方法。
第１限界層を形成する前に、前記第１絶縁層の上部にモールド層を形成するステップを有し、前記第２開口部を用いる前記ステップが前記第２開口部の下の前記モールド層内に第３開口部を形成するステップと、前記第１及び第２の限界層を取り除くステップと、前記第３開口部を第２導体材料で充填するステップとを有することを特徴とする請求項２０記載の製造方法。
第１方向に第１サブリソグラフィック寸法を有する第１の部分を含む抵抗素子を形成するステップと、
前記第１の部分と直接電気的に接触する、前記第１方向を横断する第２方向に第２サブリソグラフィック寸法を有する第２の部分を有する相変化材料の記憶領域を形成するステップと、
前記第１及び第２の部分が接触面を構成するステップとを有することを特徴とする相変化メモリセルの製造方法。
前記第１及び第２のサブリソグラフィック寸法が１００ｎｍより小さいことを特徴とする請求項２３記載の製造方法。
前記第１及び第２のサブリソグラフィック寸法が２０ｎｍであることを特徴とする請求項２３記載の製造方法。
抵抗素子を形成する前記ステップが、第１絶縁層に第１開口部を形成するステップと、少なくとも前記第１開口部の側壁面に沿って導体材料を堆積するステップと、絶縁材で前記第１開口部を充填するステップとを有することを特徴とする請求項２４記載の製造方法。
記憶領域を形成する前記ステップが、前記第１絶縁層の上部に、前記抵抗素子を横断して伸長する垂直側壁表面のあるステップを有する第１限界層を形成するステップと、前記垂直側壁表面上に犠牲領域を堆積するステップと、前記第１絶縁層の上部に、前記犠牲領域の空き領域上に広がる第２限界層を形成するステップと、前記犠牲領域を取り除き第２開口部を形成するステップと、前記第２開口部を用いて前記記憶領域を形成するステップとを有することを特徴とする請求項２６記載の製造方法。
前記第２開口部を用いる前記ステップが、前記第２開口部を相変化材料で充填するステップを有することを特徴とする請求項２７記載の製造方法。
第１限界層を形成する前に、前記第１絶縁層の上部にモールド層を形成するステップを有し、前記第２開口部を用いる前記ステップが、前記第２開口部の下の前記モールド領域に第３開口部を形成するステップと、前記第１及び第２の限界層を取り除くステップと、前記第３開口部を相変化材料で充填するステップとを有することを特徴とする請求項２７記載の製造方法。
モールド層の形成後、第１限界層の形成前に、接着層を形成するステップと、第３開口部の形成前に、前記第２開口部の下に前記接着層を開口するステップとを有することを特徴とする請求項２９記載の製造方法。
前記充填するステップが、前記接着層上に相変化層を堆積するステップと、前記相変化層をパターニングし、前記接着層の上部に広がり、前記第２の部分と一体化する拡大部分を形成するステップを有することを特徴とする請求項３０記載の製造方法。
抵抗素子を形成する前に、
半導体基板に陰極領域を形成するステップと、
前記陰極領域に隣接して陽極領域を形成するステップと、
前記半導体基板の上部に第３絶縁層を形成するステップと、
前記抵抗領域と前記陽極領域との間の前記第３絶縁層に広がる第１プラグを形成するステップと、
前記第１及び第３の絶縁層内に広がり、前記陰極領域と接触する第２プラグ領域を形成するステップとを有することを特徴とする請求項２７記載の製造方法。