Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP4740469B2 - 半導体素子のゲート電極形成方法 - Google Patents
[go: Go Back, main page]

JP4740469B2 - 半導体素子のゲート電極形成方法 - Google Patents

半導体素子のゲート電極形成方法 Download PDF

Info

Publication number
JP4740469B2
JP4740469B2 JP2001120873A JP2001120873A JP4740469B2 JP 4740469 B2 JP4740469 B2 JP 4740469B2 JP 2001120873 A JP2001120873 A JP 2001120873A JP 2001120873 A JP2001120873 A JP 2001120873A JP 4740469 B2 JP4740469 B2 JP 4740469B2
Authority
JP
Japan
Prior art keywords
layer
gate electrode
tungsten
forming
water vapor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001120873A
Other languages
English (en)
Other versions
JP2002043568A (ja
Inventor
炳 学 李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2002043568A publication Critical patent/JP2002043568A/ja
Application granted granted Critical
Publication of JP4740469B2 publication Critical patent/JP4740469B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P10/00—Bonding of wafers, substrates or parts of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H10D64/01304—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H10D64/01306—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon
    • H10D64/01308—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal
    • H10D64/01312—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal the additional layer comprising a metal or metal silicide formed by deposition, i.e. without a silicidation reaction, e.g. sputter deposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
    • H10D64/664—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a barrier layer between the layer of silicon and an upper metal or metal silicide layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体素子のゲート電極形成方法に関するもので、特に、タングステン層とポリシリコン層とからなる層構造の熱安定性を向上させる半導体素子のゲート電極形成方法に関する。
【０００２】
【従来の技術】
一般的に、半導体素子のゲート電極を形成する工程においては、該ゲート電極の抵抗を減少させるためにケイ化タングステン（ＷＳix）よりも比抵抗の次数が低いタングステン（Ｗ）をポリシリコン上に蒸着してゲート電極を形成していたが、前記タングステンとシリコンとが６００℃以上で反応してシリサイドを形成する問題を起こすため、現在は主としてタングステンとシリコンとの間に拡散バリア層として窒化タングステン（ＷＮx）を介在させて、タングステンと窒化タングステンとポリシリコンとを順に積層した層構造を有するゲート電極を形成していた。
【０００３】
以下、従来の技術による半導体素子のゲート電極形成方法について、添付図面に基づいて説明する。図６〜図９は、従来技術による半導体素子のゲート電極形成方法を示す断面説明図である。
【０００４】
まず、図６に示すように、半導体基板１１に所定の間隔でフィールド酸化膜１２を形成して隔離領域と活性領域とに区分した後、前記活性領域上に熱酸化方式を用いて約４０Åの厚さでゲート酸化膜用第１絶縁層１３を形成する。
【０００５】
次に、図７に示すように、前記半導体基板１１の全面に低圧化学気相蒸着（Low Pressure Chemical Vapor Deposition；以下「ＬＰＣＶＤ」と略称する）法を施して約１０００Åの厚さでポリシリコン層１４を形成した後、そのポリシリコン層１４にＮ+またはＰ+イオンを注入する。ここで、形成しようとする素子にフォトレジストでマスキングすることにより、前記ポリシリコン層１４の所望の部分にＮ+またはＰ+イオンを注入することができる。次いで、前記ポリシリコン層１４に８００℃の熱処理を１０分間施して不純物イオンとしてのＮ+またはＰ+を活性化させる。
【０００６】
次に、図８に示すように、前記半導体基板１１をフッ化水素（ＦＨ）溶液で洗浄した後で、約５０Åの厚さで窒化タングステン層１５を形成し、該窒化タングステン層１５上に、約４００Åの厚さのタングステン層１６と、約２０００Åの厚さの第２絶縁層１７とを順に形成する。ここで、前記窒化タングステン層１５は、タングステン層１６とポリシリコン層１４との間における拡散バリアとして作用させるために形成する。通常、拡散バリア層としては、上述の窒化タングステン、または窒化チタン（ＴiＮ）が使用されるが、現在は窒化タングステンが主に用いられている。その理由は、タングステンのグレインサイズが非常に小さく、拡散バリア層としての窒化チタン層上にスパッタリング法を施してタングステン層１６を蒸着した場合におけるポリシリコン層１４とタングステン層１６との層構造と比較すると、前記タングステンの抵抗が２倍以上に増加するからである。また、窒化チタンを用いると、後述のシリコンの選択的な再酸化時に拡散バリア層としての窒化チタン層が酸化するという問題が生じるためである。したがって、窒化チタンよりも窒化タングステンが主に用いられている。
【０００７】
その後、図９に示すように、前記第２絶縁層１７上にフォトレジスト（図示せず）を塗布し、露光及び現像を施してゲート電極領域をパターニングし、該パターニングされたフォトレジストをマスクとして前記第２絶縁層１７とタングステン層１６と窒化タングステン層１５とポリシリコン層１４と第１絶縁層１３とを選択的に除去してゲート電極１８を形成する。そして、前記ゲート電極１８の両面に選択的酸化を施して、ゲート電極１８を含む全面に第３絶縁層を形成し（図示省略）、その後エッチバックを施して前記ゲート電極１８の両側面に絶縁膜側壁１９を形成していた。
【０００８】
【発明が解決しようとする課題】
しかし、上述した従来の半導体素子のゲート電極形成方法においては次のような問題点があった。第一に、拡散バリア層としての窒化タングステン１５は、８００℃以上ではタングステンと窒素とに分解し、ポリシリコン層１４との界面にシリサイドが形成することがある。したがって、窒化タングステン１５は、８００℃以上で拡散バリアの役割を果たすことができず、図７に示す高温工程において熱安定性が落ちるという問題点があった。第二に、前記窒化タングステン１５の窒素含有量が１０％以上である場合には、該窒化タングステン１５は、タングステンと窒素とに分離し、結晶粒子の境界に細孔が形成されることがある。これにより、図９に示すゲート電極１８のエッチバックにおいて局部的に過多なポリシリコンエッチングが行われることがあり、素子の特性を劣化させるという問題点があった。
【０００９】
そこで、本発明は、上記問題点に対処して、細孔が発生せず、且つ熱安定性に優れたタングステン層とポリシリコン層とからなる層構造を有する半導体素子のゲート電極形成方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を解決するため、本発明による半導体素子のゲート電極形成方法は、半導体基板上に第１絶縁層、ポリシリコン層、タングステン層及びタングステン層を順に形成するステップと、その後の選択的酸化を施すステップにおいて、前記ポリシリコン層と前記タングステン層とが反応してシリサイド層が形成されるのを抑えるために、水素ガスと水蒸気との混合ガス雰囲気における熱処理により、前記タングステン層に酸素を添加するステップと、前記酸素が添加されたタングステン層上に第２絶縁層を形成するステップと、前記第２絶縁層、前記タングステン層、前記ポリシリコン層及び前記第１絶縁層とを選択的に除去してゲート電極を形成するステップと、前記ゲート電極を形成するステップの後、水素ガスの分圧に対する水蒸気の分圧の比：１０ −６ 〜１、温度：８００〜１０００℃の条件で前記選択的酸化を施すステップとを順に行う。
【００１２】
また、前記水素ガスと水蒸気との混合ガス雰囲気における熱処理を、水素ガスの分圧に対する水蒸気の分圧の比：１０-6〜１、温度：６００〜１０００℃の条件で行う。
【００１３】
ここで、前記前記水素ガスと水蒸気との混合ガス雰囲気における熱処理時に、窒素ガスまたはアンモニアガスを更に追加し、前記タングステン層に窒素が更に添加されるようにする。
【００１７】
【発明の実施の形態】
以下、本発明による半導体素子のゲート電極形成方法について、添付の図面を参照して詳細に説明する。
【００１８】
図１〜図４は、本発明による半導体素子のゲート電極形成方法を示す断面説明図である。まず、図１に示すように、半導体基板２１に所定の間隔でフィールド酸化膜２２を形成して隔離領域と活性領域とに区分した後、前記活性領域上に熱酸化方式を用いて約３０〜８０Åの厚さでゲート酸化膜用第１絶縁層２３を形成する。
【００１９】
次に、図２に示すように、前記第１絶縁層２３上に、ＬＰＣＶＤ法を施して約１０００Åの厚さでポリシリコン層１４を形成し、さらに５００〜１０００Åの厚さでタングステン層２５を形成する。その後、図３に示すように、水蒸気と水素ガスとの混合ガスの雰囲気下で熱処理を施してタングステン層２５に酸素（Ｏ）を注入し、酸素イオンがドープされたタングステン層２５ａを形成する。このとき、水素ガスの分圧に対する水蒸気の分圧の比は１０-6〜１であり、前記熱処理の温度は６００〜１０００℃である。そして、前記タングステン層２５に酸素を添加する工程において、雰囲気ガスとして用いる水蒸気と水素ガスとの混合ガスに窒素ガスまたはアンモニアガスのいずれか一方を追加することもできる。また、水蒸気と水素ガスとの混合ガス雰囲気下で熱処理を施して酸素を添加するステップに代えて、タングステン層２５の形成時に少量の酸素と窒素を添加してベータ型タングステン（beta-Ｗ type）を形成することもできる。次いで、図３に示すように、前記酸素イオンがドープされたタングステン層２５ａ上に第２絶縁層２６を形成する。
【００２０】
その後、図４に示すように、前記第２絶縁層２６上にフォトレジスト（図示せず）を塗布した後、露光及び現像を施してゲート電極領域をパターニングし、該パターニングされたフォトレジストをマスクとして、前記第２絶縁層２６と酸素イオンがドープされたタングステン層２５ａとポリシリコン層２４と第１絶縁層２３とを選択的に除去してゲート電極２７を形成する。
【００２１】
そして、水蒸気と水素ガスとの混合ガス雰囲気で、８００〜１０００℃の温度で熱処理を施す選択的酸化を１〜６０分間行う。このとき、水素ガスの分圧に対する水蒸気の分圧の比は１０-6〜１であり、キャリアガスとしてはアルゴンガス及び窒素ガスが使われる。前記選択的酸化を施した後、ゲート電極２７を含む全面に第３絶縁層（図示省略）を形成し、エッチバックを施して前記ゲート電極２７の両側面に絶縁膜側壁２８を形成する。
【００２２】
上述した実施形態によって形成されたゲート電極２７のゲート抵抗について、以下に述べる。図５は、水素ガスの分圧に対する水蒸気の分圧の比が１０-6〜１の混合ガス雰囲気下で、かつ６００〜１０００℃の温度で熱処理を施した結果であって、水素ガスの分圧に対する水蒸気の分圧の比（分圧比）に対する面抵抗を示すグラフである。図５に示すように、酸化に伴う急激な抵抗増加は現れず、ほぼ一定な面抵抗となることが分かる。
【００２３】
以上説明したように、本発明の最も大きな特徴は、従来の技術で用いられた拡散バリア層としての窒化タングステン（図８参照）を形成する代わりに、図２に示すタングステン層２５に酸素を添加することにより、酸素イオンがドープされたタングステン層２５ａを形成することである。このとき、前記タングステン層２５に酸素を添加する理由は、金属薄膜内に含まれた少量の酸素によってシリサイドの形成が抑えられるという報告（J. Appl. Phys. 69(1)、p213(1991)参照）がされており、これを応用したものである。
【００２４】
そして、上述した本発明の実施形態による方法の他にも様々な実施形態があり得る。すなわち、本発明の他の実施形態による半導体素子のゲート電極形成方法のうち、前記タングステン層２５に酸素を添加することにより酸素イオンがドープされたタングステン層の形成方法のみについて説明すると以下のようなものがある。例えば、スパッタリング法によりタングステン層２５（図２参照）を形成する時に、アルゴンガスに５％以下の酸素ガスを添加して少量の酸素イオンがタングステン層内に分布するようにする方法、タングステン層２５を形成した後に酸素プラズマを利用して該タングステン層２５内に酸素イオンを添加する方法、タングステン層２５を形成した後に酸素イオンを注入してタングステン層内に酸素を添加する方法などがある。
【００２５】
【発明の効果】
本発明のゲート電極は上記の方法により形成されるので、請求項１に係る発明によれば、タングステン層に酸素を添加するステップで酸素が添加されたタングステン層を形成することにより、８００℃以上で熱処理する場合において、シリコンとタングステンとが反応して発生するシリサイドの形成が抑えられ、高温で熱安定性を確保することができる。
【００２６】
また、請求項２に係る発明によれば、ゲート電極を形成するステップの後、選択的酸化を施すステップを更に行うことにより、ゲート電極のエッジ部分にオーバーエッチングされたゲート酸化膜を安定的に保護することができる。
【００２７】
さらに、請求項３、５及び６に係る発明によれば、金属薄膜内に含まれた少量の酸素によって金属とシリコンとの間でシリサイドの形成が抑えられることを利用してタングステン層に酸素を添加することができ、８００℃以上の温度で熱処理を施したときでもシリサイドの形成を抑えることができ、拡散バリア層を形成する必要がなくなる。
【００２８】
さらにまた、請求項４に係る発明によれば、窒素ガスまたはアンモニアガスを水蒸気と水素ガスとの混合ガスに更に追加することでタングステン層に窒素を同時に添加することができる。
【００２９】
そして、請求項７に係る発明によれば、タングステン層の形成時に酸素と窒素とを添加することでタングステン層に窒素が添加され、均一性を向上させることができると共に、ゲート電極の熱安定性を更に向上させることができる。
【図面の簡単な説明】
【図１】 本発明による半導体素子のゲート電極形成方法を示す断面説明図であり、半導体基板にフィールド酸化膜を形成して隔離領域と活性領域とに区分し、該活性領域上に第１絶縁層を形成するステップを示す断面図である。
【図２】 図１に示したステップの後、第１絶縁層上にポリシリコン層とタングステン層とを順に形成するステップを示す断面図である。
【図３】 図２に示したステップの後、タングステン層に熱処理を施して該タングステン層に酸素イオンをドープし、その上面に第２絶縁層を形成するステップを示す断面図である。
【図４】 図３に示したステップの後、第２絶縁層とタングステン層とポリシリコン層と第１絶縁層とを選択的に除去してゲート電極を形成し、該ゲート電極の両側面に絶縁膜側壁を形成するステップを示す断面図である。
【図５】 本発明によって形成されたゲート電極のゲート抵抗を示すグラフであり、熱処理時における混合ガスの分圧比に対する該ゲート電極の面抵抗を示すグラフである。
【図６】 従来の半導体素子のゲート電極形成方法を示す断面説明図であり、半導体基板にフィールド酸化膜を形成して隔離領域と活性領域とに区分し、該活性領域上に第１絶縁層を形成するステップを示す断面図である。
【図７】 図６に示したステップの後、第１絶縁層上にポリシリコン層を形成するステップを示す断面図である。
【図８】 図７に示したステップの後、ポリシリコン層上に窒化タングステン層を形成し、さらにその上面にタングステン層と第２絶縁層とを形成するステップを示す断面図である。
【図９】図８に示したステップの後、第２絶縁層とタングステン層と窒化タングステン層とポリシリコン層と第１絶縁層とを選択的に除去してゲート電極を形成し、該ゲート電極の両側面に絶縁膜側壁を形成するステップを示す断面図である。
【符号の説明】
２１…半導体基板
２２…フィールド酸化膜
２３…第１絶縁層
２４…ポリシリコン層
２５…タングステン層
２５ａ…酸素イオンがドープされたタングステン層
２６…第２絶縁層
２７…ゲート電極
２８…絶縁膜側壁

Claims (3)

  1. 半導体基板上に第１絶縁層、ポリシリコン層及びタングステン層を順に形成するステップと、
    その後の選択的酸化を施すステップにおいて、前記ポリシリコン層と前記タングステン層とが反応してシリサイド層が形成されるのを抑えるために、水素ガスと水蒸気との混合ガス雰囲気における熱処理により、前記タングステン層に酸素を添加するステップと、
    前記酸素が添加されたタングステン層上に第２絶縁層を形成するステップと、
    前記第２絶縁層、前記タングステン層、前記ポリシリコン層及び前記第１絶縁層を選択的に除去してゲート電極を形成するステップと、
    前記ゲート電極を形成するステップの後、水素ガスの分圧に対する水蒸気の分圧の比：１０ −６ 〜１、温度：８００〜１０００℃の条件で前記選択的酸化を施すステップと、
    を順に行うことを特徴とする半導体素子のゲート電極形成方法。
  2. 前記水素ガスと水蒸気との混合ガス雰囲気における熱処理を、水素ガスの分圧に対する水蒸気の分圧の比：１０-6〜１、温度：６００〜１０００℃の条件で行うことを特徴とする請求項１記載の半導体素子のゲート電極形成方法。
  3. 前記水素ガスと水蒸気との混合ガス雰囲気における熱処理時に、窒素ガスまたはアンモニアガスを更に追加し、前記タングステン層に窒素が更に添加されるようにすることを特徴とする請求項１記載の半導体素子のゲート電極形成方法。
JP2001120873A 2000-07-21 2001-04-19 半導体素子のゲート電極形成方法 Expired - Fee Related JP4740469B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020000041987A KR100331861B1 (en) 2000-07-21 2000-07-21 Method for fabricating gate electrode of semiconductor device
KR41987/2000 2000-07-21

Publications (2)

Publication Number Publication Date
JP2002043568A JP2002043568A (ja) 2002-02-08
JP4740469B2 true JP4740469B2 (ja) 2011-08-03

Family

ID=19679242

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001120873A Expired - Fee Related JP4740469B2 (ja) 2000-07-21 2001-04-19 半導体素子のゲート電極形成方法

Country Status (3)

Country Link
US (1) US6531394B1 (ja)
JP (1) JP4740469B2 (ja)
KR (1) KR100331861B1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5285519B2 (ja) * 2009-07-01 2013-09-11 パナソニック株式会社 半導体装置及びその製造方法
CN103531470B (zh) * 2012-07-02 2018-10-23 中芯国际集成电路制造(上海)有限公司 一种半导体器件以及制作半导体器件的方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5922322A (ja) * 1982-07-28 1984-02-04 Hitachi Ltd 半導体装置とその製造方法
KR920002350B1 (ko) * 1987-05-21 1992-03-21 마쯔시다덴기산교 가부시기가이샤 반도체장치의 제조방법
CA1308496C (en) * 1988-02-18 1992-10-06 Rajiv V. Joshi Deposition of tungsten on silicon in a non-self-limiting cvd process
JPH03218637A (ja) * 1989-11-01 1991-09-26 Matsushita Electric Ind Co Ltd 電界効果型半導体装置とその製造方法
JPH08130196A (ja) * 1994-10-31 1996-05-21 Sony Corp シリサイド層の製造方法
JP3421483B2 (ja) * 1995-08-25 2003-06-30 株式会社東芝 半導体装置の製造方法
US6080645A (en) * 1996-10-29 2000-06-27 Micron Technology, Inc. Method of making a doped silicon diffusion barrier region
US5933741A (en) 1997-08-18 1999-08-03 Vanguard International Semiconductor Corporation Method of making titanium silicide source/drains and tungsten silicide gate electrodes for field effect transistors
US6222216B1 (en) * 1997-10-21 2001-04-24 Silicon Aquarius, Inc. Non-volatile and memory fabricated using a dynamic memory process and method therefor
EP0932190A1 (en) * 1997-12-30 1999-07-28 International Business Machines Corporation Method of plasma etching the tungsten silicide layer in the gate conductor stack formation
US6291868B1 (en) * 1998-02-26 2001-09-18 Micron Technology, Inc. Forming a conductive structure in a semiconductor device
US6171917B1 (en) * 1998-03-25 2001-01-09 Advanced Micro Devices, Inc. Transistor sidewall spacers composed of silicon nitride CVD deposited from a high density plasma source
US6162692A (en) * 1998-06-26 2000-12-19 Advanced Micro Devices, Inc. Integration of a diffusion barrier layer and a counter dopant region to maintain the dopant level within the junctions of a transistor
US6103607A (en) * 1998-09-15 2000-08-15 Lucent Technologies Manufacture of MOSFET devices
JP4581159B2 (ja) * 1998-10-08 2010-11-17 ソニー株式会社 半導体装置およびその製造方法
US6323519B1 (en) * 1998-10-23 2001-11-27 Advanced Micro Devices, Inc. Ultrathin, nitrogen-containing MOSFET sidewall spacers using low-temperature semiconductor fabrication process
JP2000138373A (ja) * 1998-11-04 2000-05-16 Toshiba Corp 半導体装置およびその製造方法
US6124217A (en) * 1998-11-25 2000-09-26 Advanced Micro Devices, Inc. In-situ SiON deposition/bake/TEOS deposition process for reduction of defects in interlevel dielectric for integrated circuit interconnects
US6297530B1 (en) * 1998-12-28 2001-10-02 Infineon Technologies North America Corp. Self aligned channel implantation
JP2000232076A (ja) * 1999-02-10 2000-08-22 Sony Corp 半導体装置およびその製造方法
KR100327432B1 (ko) * 1999-02-22 2002-03-13 박종섭 반도체 소자의 금속 배선 형성 방법
US6245629B1 (en) * 1999-03-25 2001-06-12 Infineon Technologies North America Corp. Semiconductor structures and manufacturing methods
US6274441B1 (en) * 2000-04-27 2001-08-14 International Business Machines Corporation Method of forming bitline diffusion halo under gate conductor ledge
US6436775B2 (en) * 2000-06-21 2002-08-20 Hynix Semiconductor, Inc. MOSFET device fabrication method capable of allowing application of self-aligned contact process while maintaining metal gate to have uniform thickness

Also Published As

Publication number Publication date
JP2002043568A (ja) 2002-02-08
KR100331861B1 (en) 2002-04-09
US6531394B1 (en) 2003-03-11

Similar Documents

Publication Publication Date Title
JP4484392B2 (ja) 半導体素子のゲート電極形成方法
TWI255007B (en) Method of fabricating a semiconductor device having reduced contact resistance
TW201027673A (en) Methods of forming a plurality of transistor gates, and methods of forming a plurality of transistor gates having at least two different work functions
JPH10223900A (ja) 半導体装置及び半導体装置の製造方法
TW412793B (en) Process for fabricating semiconductor integrated circuit device having polycide line and impurity region respectively exposed to contact holes different in depth
JPH11145474A (ja) 半導体装置のゲート電極形成方法
JP4740469B2 (ja) 半導体素子のゲート電極形成方法
JP4057904B2 (ja) 半導体素子の製造方法
JP4730993B2 (ja) 半導体素子の電導性ライン形成方法
JP3420743B2 (ja) 半導体装置及びその製造方法
JP2001244459A (ja) 半導体素子の配線形成方法
US6432801B1 (en) Gate electrode in a semiconductor device and method for forming thereof
JPH05243575A (ja) 薄膜トランジスタおよびその製造方法
JP3182833B2 (ja) 薄膜トランジスタおよびその製造方法
JP3061027B2 (ja) 半導体装置の製造方法
KR100806136B1 (ko) 금속 게이트전극을 구비한 반도체소자의 제조 방법
JP2002026317A (ja) 半導体装置及びその製造方法
JPH04303944A (ja) 半導体装置の製造方法
KR100702118B1 (ko) 반도체 소자의 제조방법
JP2001203346A (ja) 半導体装置の製造方法
KR100844929B1 (ko) 금속 게이트전극을 구비한 반도체소자의 제조 방법
KR100990145B1 (ko) 리프레쉬 타임을 향상시킨 반도체 소자 제조방법
JPH08130305A (ja) 半導体装置の製造方法
JPH01260857A (ja) 半導体素子およびその製造方法
JP2004193629A (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20050207

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20050428

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060320

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080421

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091202

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100301

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20101102

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110302

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20110309

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110412

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110502

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140513

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees