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JP4800585B2 - 貫通電極の製造方法、シリコンスペーサーの製造方法 - Google Patents
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Description

本発明は、貫通電極の製造方法、シリコンスペーサーの製造方法に関する。
近年、半導体素子の高集積化を目的として、ＬＳＩなどの半導体素子同士を縦方向に積層する３次元実装の開発が精力的に行われている。こうした技術として、半導体基板に貫通電極を設けることが試みられている。従来の貫通電極としては、たとえば非特許文献１に記載されたものがある。同文献には、シリコン基板を貫くＣｕプラグが形成され、その上面に接してバンプが設けられた貫通電極が示されている。こうした貫通電極を設けることにより、複数の半導体素子基板を三次元的に積層した際に、ワイヤボンディングを行うことなく短い距離で各基板と外部とを電気的に導通させることができる。
Ｈ．Ｙｏｎｅｍｕｒａ他４名、「Ｔｉｍｅ−Ｍｏｄｕｌａｔｅｄ Ｃｕ−Ｐｌａｔｉｎｇ Ｔｅｃｈｎｉｑｕｅ ｆｏｒ Ｆａｂｒｉｃａｔｉｎｇ Ｈｉｇｈ−Ａｓｐｅｃｔ−Ｒａｔｉｏ Ｖｉａｓ ｆｏｒ Ｔｈｒｅｅ−Ｄｉｍｅｎｓｉｏｎａｌ Ｓｔａｃｋｅｄ ＬＳＩ Ｓｙｓｔｅｍ」、２００２年、Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｎｆｅｒｅｎｃｅ ｐ．７５−７７
ところが、本発明者が上記文献記載の従来技術について検討したところ、貫通電極を構成する金属膜とバンプとの間の密着性の充分な確保という点で改善の余地を有していることが見出された。また、貫通電極の製造プロセスの簡素化という点でも改善の余地があった。
本発明は上記事情に鑑みてなされたものであり、その目的は、電極としての性能に優れ、簡便なプロセスで製造可能な貫通電極を提供することにある。
本発明における後述の製造方法よれば、貫通孔の設けられたシリコン基板と、前記シリコン基板の一方の面に設けられ、前記貫通孔に連通する開口部を有する絶縁保護膜と、前記貫通孔に導電材料が埋設されてなる貫通プラグと、前記貫通プラグと接続するバンプと、を備え、前記バンプは、前記貫通孔の内部において前記貫通プラグと接続するとともに、前記貫通孔の外部において拡径した形状を有する貫通電極が得られる。
この構成においては、バンプがシリコン基板を貫通する貫通孔の内部において貫通プラグと接続している。すなわち、シリコン基板にリセス面が形成されており、当該リセス面において貫通プラグとバンプとが接続している。また、バンプは、貫通孔の外部においては拡径した形状を有する。このため、アンカー効果によりバンプと貫通プラグの密着性に優れた構成とすることができる。また、これらの間の電気的コンタクトが充分に確保されており、これらの間のコンタクト抵抗を低減することができる。また、絶縁保護膜が設けられているため、シリコン基板の一方の面において、バンプが直接シリコン基板に接触しないようにすることができる。
本発明において、前記導電材料は金属材料とすることができる。こうすることにより、貫通電極の導電性をさらに確実なものとすることができる。
本発明において、前記バンプの拡径部と前記絶縁保護膜とが接していてもよい。こうすることにより、バンプがシリコン基板に接触しないようにすることができる。このため、電極としての信頼性に優れた構成とすることができる。
本発明において、前記貫通プラグの側壁を覆うように設けられた側壁絶縁膜をさらに備える構成とすることができる。こうすることにより、貫通電極の側方においてシリコン基板中に寄生容量が発生することを好適に抑制することができる。このため、貫通電極の信頼性を向上させることができる。
本発明において、前記側壁絶縁膜と前記絶縁保護層とが連続一体に形成されている構成とすることができる。こうすることにより、簡素なプロセスで製造可能な構成とすることができる。
なお、本明細書において、連続一体とは、連続体として一体に成形されていることをいう。また、単一部材からなり、接合部を有しない構造であることが好ましい。連続一体とすることにより、側壁絶縁層と絶縁保護層とが分離したり、剥離したりしない構成とすることができる。このため、絶縁性をより一層確実なものとし、電極の信頼性を向上させることができる。
本発明において、前記貫通プラグは、前記貫通孔の内部側壁を覆うバリア膜と、該バリア膜に周囲を覆われた金属膜と、を含んでもよい。本発明において、バリア膜は、金属膜中の金属成分の貫通プラグ外部への拡散を防止する絶縁膜である。こうすることにより、金属膜中の金属の半導体基板中への拡散を好適に防止することができる。
本発明によれば、シリコン基板の一方の面に孔を設ける工程と、前記面および前記孔の内壁を覆う絶縁膜を形成する工程と、前記孔を埋め込むように導電膜を形成する工程と、前記導電膜を研磨またはエッチバックし、前記孔の外部に形成された前記導電膜を除去して前記絶縁膜を露出させるとともに前記孔に埋め込まれた前記導電膜の表面を前記面よりも前記シリコン基板の内部側に後退させて、導電プラグおよびリセス部を形成する工程と、前記導電プラグの後退面から金属膜を成長させ、前記リセス部を埋設するとともに前記孔の外部において拡径した形状のバンプを形成する工程と、前記シリコン基板の他方の面を研磨して前記導電プラグを露出させ、貫通電極を形成する工程と、を含み、前記導電プラグおよびリセス部を形成する工程において、前記導電膜の表面を前記シリコン基板の表面の内部まで後退させ、前記バンプを形成する前記工程は、前記導電プラグの表面および前記リセス部の側面にバリアメタル膜を形成し、前記バリアメタル膜を起点として前記金属膜を成長させる工程を有することを特徴とする貫通電極の製造方法が提供される。
さらに本発明によれば、貫通電極を形成する前記工程は、前記シリコン基板の一方の面に孔を設ける工程と、前記面および前記孔の内壁を覆う絶縁膜を形成する工程と、前記孔を埋め込むように導電膜を形成する工程と、前記導電膜を研磨またはエッチバックし、前記孔の外部に形成された前記導電膜を除去して前記絶縁膜を露出させるとともに前記孔に埋め込まれた前記導電膜の表面を前記面よりも前記シリコン基板の内部側に後退させて、導電プラグおよびリセス部を形成する工程と、前記導電プラグの後退面から金属膜を成長させ、前記リセス部を埋設するとともに前記孔の外部において拡径した形状のバンプを形成する工程と、前記シリコン基板の他方の面を研磨して前記導電プラグを露出させ、貫通電極を形成する工程と、を含み、前記導電プラグおよびリセス部を形成する工程において、前記導電膜の表面を前記シリコン基板の表面の内部まで後退させ、バンプを形成する前記工程は、前記導電プラグの表面および前記リセス部の側面にバリアメタル膜を形成し、前記バリアメタル膜を起点として前記金属膜を成長させる工程を有している。

本発明に係る製造方法においては、導電膜の表面がシリコン基板の表面の内部側に後退し、シリコン基板の表面にリセス部すなわち後退部が形成されて、これらの表面の間に段差を設ける工程を含むため、リセス部において導電プラグとバンプとを接続させることができる。また、バンプ形成時にシリコン基板の表面に絶縁膜を設け、これに所定の開口部を設ける工程を設ける必要がない。このため、優れた特性を発揮する貫通電極を簡便なプロセスで安定的に製造することができる。また、製造コストを減少させることができる。
なお、本発明において、前記絶縁膜を厚膜とすることができる。こうすることにより、貫通電極とシリコン基板とをさらに確実に絶縁することができる。また、シリコン基板中の寄生容量の発生をさらに好適に抑制することができる。
また、本発明の製造方法において、バンプを形成する工程は、前記導電プラグの前記後退面から前記金属膜を選択的に成長させる工程を含んでいる。こうすることにより、アンカー効果によりバンプと貫通プラグの密着性が好適に確保される構成のバンプをさらに安定的に得ることができる。

本発明の製造方法において、バンプを形成する前記工程は、前記導電プラグの表面および前記リセス部の側面にバリアメタル膜を形成し、前記バリアメタル膜を起点として前記金属膜を成長させる工程を含んでもよい。こうすることにより、導電プラグとバンプとの間の電気的コンタクトをさらに確実なものとすることができる。また、導電プラグの表面およびリセス部の側面からさらに確実に金属膜を成長させることができる。このため、バンプの製造安定性を向上させることができる。
本発明の貫通電極の製造方法において、導電プラグを形成する前記工程の後、前記一方の面の反対側の前記他方の面から前記シリコン基板を選択的に除去し、前記導電プラグの表面を露出させる工程と、露出した前記導電プラグの表面から別の金属膜を成長させ、裏面側バンプを形成する工程と、を含んでもよい。本発明においては、孔の内壁が絶縁膜で覆われているため、シリコン基板の他方の面すなわち裏面に裏面側バンプ形成用の絶縁膜を成膜する工程を設けることなく、前記裏面側バンプを形成することができる。このため、製造工程の簡素化が可能である。よって、さらに容易に貫通電極を製造することができる。なお、本発明において、バンプを形成する金属膜と、裏面側バンプを形成する別の金属膜は同種の材料からなっていても異なる材料からなっていてもよい。
本発明の貫通電極の製造方法において、絶縁膜を形成する前記工程は、前記シリコン基板の前記一方の面にシリコン酸化膜を形成する工程を含んでもよい。こうすることにより、シリコン基板の表面をさらに確実に絶縁し、保護することができる。また、貫通孔の側方のシリコン基板における寄生容量の発生をさらに確実に抑制することができる。
本発明の貫通電極の製造方法において、絶縁膜を形成する前記工程の後、導電膜を形成する前記工程の前に、前記孔の設けられた前記シリコン基板の前記一方の面にバリア膜を形成する工程を含んでもよい。こうすることにより、導電膜中の導電材料がシリコン基板中に拡散するのを好適に抑制することができる。
本発明によれば、前記貫通電極が設けられたことを特徴とするシリコンスペーサーが提供される。
また、本発明によれば、シリコン基板に、前記いずれかに記載の貫通電極の製造方法により貫通電極を形成する工程を含むことを特徴とするシリコンスペーサーの製造方法が提供される。
本発明に係るシリコンスペーサーは、前述した構成の貫通電極を有するため、導電性のプラグとバンプの密着性に優れ、シリコン基板の断面方向の電気の導通経路が好適に確保されている。このため、三次元方向に積層される複数の半導体装置間に設けられ、これらの装置間を確実に電気的に導通させることができる。
以上説明したように、本発明によれば、シリコン基板を貫通する貫通孔に導電材料が埋設されてなる貫通プラグと、貫通プラグと接続するバンプとあ貫通孔の内部において接続するとともに、バンプが貫通孔の外部において拡径した形状を有することにより、電極としての性能に優れ、簡便なプロセスで製造可能な貫通電極構造が実現される。
まず、本発明に係る貫通電極が設けられるスペーサーについて説明する。スペーサーは、三次元方向に積層された半導体装置の基板間に設けられ、電気的な接続を確保するために用いられる。
図７は、複数のチップが積層された半導体装置の構成を示す図である。図７に示した半導体装置６０には、最下層の基板６１からＭＰＵ／ＡＳＩＣのチップ７１、大容量システムメモリのチップ７２、および１２８ＭＮＯＲフラッシュメモリのチップ７３が順に積層されており、基板６１とチップ７１との間にはボンディングワイヤ６７が接続され、基板６１とチップ７３との間にはボンディングワイヤ６５が接続されている。
通常、支持体より一層目の半導体チップより二層目の半導体チップをボンディングワイヤ接続上の問題から小さく構成する必要があり、これは積層する半導体チップの容量、性能などに一定の制限を要求する原因になっていた。
図７に示したように、一層目のチップ７１よりも二層目のチップ７２が大きい場合であっても、両者の間をスペーサ−１１を介して、電極は貫通電極５を介して接続することで、一層目のチップ７１と基板６１との間には空間が生じるため、ボンディングワイヤ６７の接続が可能となる。
本発明に係るスペーサーは、貫通電極を有し、こうした半導体装置に好適に用いられる。以下、本実施形態に係る貫通電極を有するスペーサーについて、図面を用いて説明する。なお、すべての図面において、共通の構成要素には同一の符号を付し、適宜説明を省略する。また、以下の実施形態において、貫通電極を構成する貫通プラグが後退面を有している側の面をスペーサーの上面（表面）とし、その反対側の面をスペーサーの下面（裏面）とする。
図１は、本実施形態に係るスペーサーの構成を模式的に示す断面図である。図１に示したシリコンスペーサー１００は、半導体基板であるシリコン基板１０１の両面を貫通する貫通電極１０２が設けられている。なお、図１では、一枚のシリコン基板１０１に二つの貫通電極１０２が設けられた構造を例示したが、貫通電極１０２を設ける個数や位置に特に制限はなく、シリコンスペーサー１００を適用する半導体装置の構成に応じて適宜選択することができる。
シリコン基板１０１の上面およびシリコン基板１０１を貫く貫通孔の側面に、シリコン基板１０１に接して絶縁性厚膜１０３が設けられている。シリコン基板１０１を貫く貫通孔の内部には、絶縁性厚膜１０３、ＳｉＮ膜１０５、および貫通プラグ１０７がこの順に充填されている。このため、貫通プラグ１０７の側壁は、ＳｉＮ膜１０５を介して絶縁性厚膜１０３に被覆され、シリコン基板１０１との間を隔てられている。
絶縁性厚膜１０３の材料は、後述する貫通電極１０２の製造プロセスにおける処理に対する安定性に優れるものが選択される。また、絶縁性厚膜１０３の材料は、シリコン基板１０１への寄生容量の発生の抑制が図られるものが選択される。このような材料として、たとえば、ＳｉＯ2膜等が好適に用いられる。また、絶縁性厚膜１０３の厚さについても、貫通電極１０２の製造プロセスにおける安定性および寄生容量の抑制の効果が発揮される程度の厚さが選択される。絶縁性厚膜１０３をＳｉＯ2膜とする場合、その膜厚は、たとえば３００ｎｍ以上５μｍ以下とすることができる。３００ｎｍ以上とすることにより、作製過程における貫通電極１０２の劣化が好適に抑制される。このため、シリコン基板１０１と第一のバンプ１１１または第二のバンプ１１５とが接触することによるリーク電流の発生を確実に防止することができる。また、５μｍ以下とすることにより、シリコンスペーサー１００および貫通電極１０２を小型化、薄型化することができる。
貫通電極１０２は、貫通プラグ１０７、アンダーバンプメタル膜１０９、第一のバンプ１１１、および第二のバンプ１１５、およびＳｉＮ膜１０５を有する。貫通プラグ１０７は、シリコン基板１０１に設けられた貫通孔に埋設された導電体である。貫通プラグ１０７の材料は、たとえばＣｕ等の金属とする。第一のバンプ１１１は、アンダーバンプメタル膜１０９を介して貫通プラグ１０７の上面に接して設けられている。
ＳｉＮ膜１０５は、貫通プラグ１０７の側壁を被覆するバリア膜であり、貫通プラグ１０７中の金属成分の絶縁性厚膜１０３およびシリコン基板１０１への拡散を防止する。バリア膜は、絶縁性の材料であればＳｉＮ以外の材料から構成されてもよい。また、ＳｉＮ膜１０５の膜厚は絶縁性厚膜１０３の膜厚よりも小さい。ＳｉＮ膜１０５の膜厚は、たとえば１０ｎｍ以上とする。こうすることにより、バリア膜としての機能がさらに確実に発揮される。
貫通プラグ１０７の上面は、シリコン基板１０１と絶縁性厚膜１０３との界面よりも貫通孔の内部側に位置し、これらの表面の間に段差１１３が形成されている。貫通プラグ１０７の後退領域には、第一のバンプ１１１の一部が充填されており、貫通プラグ１０７はシリコン基板１０１と絶縁性厚膜１０３との界面からの後退面すなわちリセス面で第一のバンプ１１１に接続している。第一のバンプ１１１は、貫通孔の外部において外部の側方に延出し、庇状に張り出しており、第一のバンプ１１１の断面形状が略Ｔ字形である。第一のバンプ１１１の材料は、たとえばＡｕ等の金属とする。
また、第二のバンプ１１５は、貫通プラグ１０７の下面に接して設けられている。第二のバンプ１１５は、絶縁性厚膜１０３とシリコン基板１０１との接触面よりも内側の領域に設けられている。このため、シリコン基板１０１と第二のバンプ１１５との間の電気的な導通を確実に防止することができる。第二のバンプ１１５の材料は、たとえＮｉ等の金属とする。第二のバンプ１１５は、表面にＡｕ等の金属の被覆層を有していてもよい。
次に、シリコンスペーサー１００の製造方法を説明する。図２（ａ）〜図２（ｃ）、図３（ｄ）〜図３（ｆ）、図４（ｇ）〜図４（ｈ）、および図５（ｉ）は、シリコンスペーサー１００の製造工程を示す断面図である。
まず、シリコン基板１０１の表面にフォトレジストを塗布し、フォトリソグラフィー技術を用いて貫通プラグ１０７を設ける位置が開口したレジストパターンを形成する。このレジストパターンをマスクとして、シリコン基板１０１をエッチングし、開口部１１７を形成する（図２（ａ））。
フォトレジストを除去した後、開口部１１７が形成されたシリコン基板１０１の上面全面に絶縁性厚膜１０３を成膜する（図２（ｂ））。絶縁性厚膜１０３としては、たとえばＣＶＤ法で成膜されるＳｉＯ2膜が挙げられる。次いで、絶縁性厚膜１０３の設けられたシリコン基板１０１の上面全面にバリア膜としてＳｉＮ膜１０５をプラズマＣＶＤ法によりたとえば５０ｎｍ成膜する（図２（ｃ））。
つづいて、ＳｉＮ膜１０５の上にシードＣｕ膜（不図示）を成膜する。その後、電解メッキ法によりＣｕ膜を開口部１１７が完全充填されるまで埋め込み、その後、銅のグレインを成長させるためのアニール処理を行う。こうして、Ｃｕ膜１１９が形成される（図３（ｄ））。
次に、シリコン基板１０１上のＣｕ膜１１９およびＳｉＮ膜１０５をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）により除去する。このとき、ＣＭＰの条件を選択し、Ｃｕ膜１１９の上面がシリコン基板１０１と絶縁性厚膜１０３の接触面よりも下方に位置するまで研磨する（図３（ｅ））。具体的には、スラリーの選択により、絶縁性厚膜１０３の機械的研磨よりもＣｕ膜１１９の酸化による化学研磨が優先的に生じる条件を選択する。
これにより、シリコン基板１０１の表面に絶縁性厚膜１０３を残しつつ、Ｃｕ膜１１９を優先的に研磨し、シリコン基板１０１と絶縁性厚膜１０３との界面およびＣｕ膜１１９の上面の間に段差（リセス）１１３を設け、開口部１１７の一部を絶縁性厚膜１０３の上面から後退した凹部１３１を残すことができる。凹部１３１の底面が後退面すなわちリセス面となる。このような研磨スラリーとして、たとえばメタル研磨用スラリーを用いることができる。
次に、シリコン基板１０１の上面全面にアンダーバンプメタル膜１０９であるＴｉＷ膜およびレジスト膜１２１を塗布し、フォトリソグラフィー技術により開口部１２３を形成しアンダーバンプメタル膜１０９を露出させる。（図３（ｆ））。開口部１２３は、貫通プラグ１０７およびその側壁のＳｉＮ膜１０５、絶縁性厚膜１０３の上部の領域である。
そして、アンダーバンプメタル膜１０９の露出部を起点として電解めっきによりＡｕ膜を選択的に成長させる。そして、凹部１３１を埋設しつつ、凹部１３１の外部において拡径し、絶縁性厚膜１０３に接する第一のバンプ１１１を形成する。そして、レジスト膜１２１を除去する。その後、第一のバンプ１１１をマスクとしたウエット処理により、第一のバンプ１１１の形成領域以外に設けられたアンダーバンプメタル膜１０９を除去する（図４（ｇ））。
次に、接着材１２０および剥離層１２２を介してシリコン基板１０１の第一のバンプ１１１の側の面を支持体１２５に貼付する（図４（ｈ））。接着材１２０としては紫外線照射により硬化する材料のもの、加熱処理により硬化する材料のものなど用いることができる。剥離層１２２としては、接着材１２０とは異なる吸収波長を有し、この吸収波長の光が照射されることにより発泡する材料を用いることができる。また、支持体１２５の材料は、後述する裏面研削によるシリコン基板１０１の薄化加工等のプロセスにおける、熱、薬剤、外力などに対する耐性を備えている材料であればよく、たとえば、石英やパイレックス（登録商標）等のガラスとすることができる。また、ガラス以外の材料としてもよい。たとえば、アクリル樹脂などのプラスチックス等の材料を用いてもよい。
次に、シリコン基板１０１の裏面研削を行う（図５（ｉ））。裏面研削は、機械的研磨により行う。研削後のシリコン基板１０１の厚さは、シリコンスペーサー１００を適用する半導体装置の積層構造に応じて適宜選択することができるが、たとえば、５０〜２００μｍ程度とすることができる。
次いで、無電解めっきにより貫通プラグ１０７の露出部からＮｉ膜を成長させる。このとき、Ｎｉ膜の成長条件を調節して、貫通プラグ１０７の側方に設けられた絶縁性厚膜１０３とシリコン基板１０１との接触面よりも内側の領域にＮｉ膜を形成する。そして、Ｎｉ膜の表面にＡｕのめっき膜を設ける。こうして、貫通プラグ１０７の他方の面に対向する第二のバンプ１１５が形成される。
その後、支持体１２５をシリコン基板１０１から剥離することにより、支持体１２５が除去され、図１に示したシリコンスペーサー１００が得られる。
つづいて、図１に示すシリコンスペーサー１００の効果を説明する。
シリコンスペーサー１００では、シリコン基板１０１の貫通孔に充填された貫通プラグ１０７の表面がシリコン基板１０１と絶縁性厚膜１０３との界面よりも貫通孔内部側に位置し、第一のバンプ１１１および絶縁性厚膜１０３の接触面と貫通プラグ１０７の上面との間に段差１１３が形成されている。また、第一のバンプ１１１の一部が貫通孔の内部に埋設されている。そして、第一のバンプ１１１は貫通孔の外部において拡径し、庇状に張り出した形状を有する。
バンプ１１１が貫通孔の内部において貫通プラグ１０７と接続しつつ、貫通孔の外部においては、拡径した形状を有するため、アンカー効果によりバンプ１１１と貫通プラグ１０７の密着性に優れ、密着性が安定に維持される構成となっている。また、貫通プラグ１０７と第一のバンプ１１１との接触面積が大きいため、これらの間の電気的コンタクトを充分に確保し、コンタクト抵抗を低減することができる。また、製造安定性に優れた構造となっている。また、絶縁性厚膜１０３が設けられているため、シリコン基板１０１の第一のバンプ１１１側の面において、バンプ１１１からのリーク電流の発生等の不良の発生を好適に抑制することができる。
また、段差１１３は、Ｃｕ膜１１９のＣＭＰの条件を選択することにより得ることができる。このため、製造が容易であり、また製造安定性にも優れた構成となっている。
また、貫通プラグ１０７の側面外周において、貫通プラグ１０７とシリコン基板１０１との間にＳｉＮ膜１０５よりも厚い絶縁性厚膜１０３が形成されている。このため、シリコン基板１０１に生じる寄生容量を減少させることができる。また、この効果は、絶縁性厚膜１０３の膜厚が３００ｎｍ以上である際に顕著に発揮される。
さらに、ＣＭＰ後もシリコン基板１０１の表面を保護し、第一のバンプ１１１を支持する絶縁性厚膜１０３が残存し、第一のバンプ１１１の拡径部と絶縁性厚膜１０３とが接している。絶縁性厚膜１０３は厚膜であり、ＣＭＰ後も充分な厚さが確保されている。このため、第一のバンプ１１１とシリコン基板１０１との間の絶縁を好適に確保することができる。この効果は、絶縁性厚膜１０３の膜厚が３００ｎｍ以上である際に顕著に発揮される。
また、図３（ｅ）に示したように、貫通プラグ１０７を形成した後、第一のバンプ１１１を形成する前に、シリコン基板１０１の表面に絶縁膜を成膜したり、フォトレジストを用いて当該絶縁膜に貫通プラグ１０７の上部を開口させるレジストパターンを形成したりする工程を設けることなく、貫通プラグ１０７の上部以外のシリコン基板１０１表面が絶縁された構成が得られる。このため、第一のバンプ１１１の形成時の製造工程およびそれに伴う製造コストの減少が可能な構成とすることができる。
また、シリコンスペーサー１００では、貫通プラグ１０７の側壁を覆うように設けられた絶縁性厚膜１０３が絶縁性の厚膜であるため、第二のバンプ１１５が貫通プラグ１０７の側面外周に形成した絶縁性厚膜１０３の幅からはみ出ない形状となっている。このため、シリコン基板１０１の裏面と第二のバンプ１１５との間を絶縁するための絶縁膜をシリコン基板１０１の裏面に設けることなく、これらの絶縁を好適に確保することができる。このため、第二のバンプ１１５の形成時の製造工程の減少が可能な構成となっている。
また、シリコンスペーサー１００では、図２（ｂ）に示したように、シリコン基板１０１の表面に設けられた絶縁性厚膜１０３と貫通孔の側面を被覆する絶縁性厚膜１０３とが連続一体に成形されている。このため、簡易なプロセスで製造可能である。これらを別々に作製した場合、シリコン基板１０１の表面と貫通孔の側面との境界領域近傍で厚膜が剥離する懸念があるが、これらを連続一体とすることにより、剥離を防止することが可能であり、製造安定性に優れた構成となっている。
以上のように、シリコンスペーサー１００は、シリコン基板１０１の表面および貫通孔側壁に絶縁性厚膜１０３を設けることにより、シリコン基板１０１と第一のバンプ１１１および第二のバンプ１１５とを絶縁するための絶縁膜を形成する必要がない。このため、絶縁膜の形成ための工程数の増加がなく、製造容易性に優れた構成となっている。また、段差１１３を設けることにより、貫通プラグ１０７と第一のバンプ１１１との密着性の向上されており、貫通電極としての性能にも優れた構成となっている。
次に、図１に示したシリコンスペーサー１００に設けられた貫通電極１０２の構成を前述の非特許文献１に記載の半導体装置に設けられた従来の貫通電極の構成と対比してさらに説明する。図６（ａ）および図６（ｂ）は、貫通電極の構成を模式的に示す断面図である。図６（ａ）は本実施形態に係る貫通電極の構成を模式的に示した図である。また、図６（ｂ）は、従来の貫通電極の構成を模式的に示した図である。
図６（ｂ）に示したように、従来の貫通電極においては、貫通プラグ２０７の上面が基板の上面（図中点線）に一致しており、この面において貫通プラグ２０７と第一のバンプ２１１が接触した構成となっている。これに対し、図６（ａ）に示したように、本実施形態の貫通電極では、貫通プラグ１０７の上面が、シリコン基板１０１の保護膜である絶縁性厚膜１０３とシリコン基板１０１との界面（図中点線）よりも下方に位置し、段差１１３が形成されている。そして、第一のバンプ１１１が貫通プラグ１０７の後退領域に埋設されて貫通プラグ１０７と接している。第一のバンプ１１１が厚膜の上面および貫通プラグ１０７の上面に接する構成であるため、第一のバンプ１１１と貫通プラグ１０７との間の密着性に優れ、図６（ｂ）の構成に比べてこれらの間の電気的コンタクトを確実なものとすることができる。
また、図６（ｂ）の構成が有しない厚膜を図６（ａ）の構成では貫通プラグ１０７の側面外周に有する。このため、本実施形態に係る貫通電極は、従来の貫通電極よりも寄生容量を低減することができる。
また、図６（ｂ）の場合、バンプ２１１の径が貫通プラグ２０７の径よりも大きいと、基板とバンプ２１１との間に絶縁層を形成する工程が別途必要となる。このため、図６（ａ）の構成は、図６（ｂ）の構成よりも少ない工程数で得ることが可能となっている。このため、本実施形態に係る貫通電極は、製造プロセスの簡素化および製造コストの低減が可能な構成となっている。また、図６（ａ）および図６（ｂ）には示していないが、本実施形態の貫通電極は、第二のバンプ１１５についても従来の貫通電極よりも少ない工程数で形成可能な構成となっている。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、図１に示したシリコンスペーサー１００では、段差１１３がシリコン基板１０１の表面に垂直に形成されていたが、段差１１３の形状に特に制限はなく、たとえばシリコン基板１０１の内部から外部に向かって径が拡大する形状とすることもできる。また、図１においては、貫通プラグ１０７の後退面がシリコン基板１０１の表面に平行な場合を例示したが、貫通プラグ１０７の後退面は、凹状の曲面であってもよい。このような構成として、たとえば、ディッシングにより貫通プラグ１０７の上面をすり鉢状に後退させた構成が挙げられる。
また、アンダーバンプメタル膜１０９は、ＴｉＷ膜以外にも、たとえばＴｉ、Ｔａ等の高融点金属を含む膜とすることができる。たとえば、Ｔｉ、ＴｉＮ、ＷＮ、Ｔａ、ＴａＮ等が例示される。また、ＴａＮおよびＴａが積層したタンタル系バリアメタルとしてもよい。バリアメタル膜は、スパッタリング法、ＣＶＤ等の方法によって形成することができる。
また、図６（ａ）では、円柱状の貫通電極１０２を例に説明したが、本実施形態に係る貫通電極１０２は、段差１１３が形成される柱状体であればその形状は円柱形には限定されない。たとえば、楕円柱、または角柱等の上面および底面の面積が略等しい形状であってもよい。また、上面に先端部を有しない円錐台、楕円錐台、または角錐台の形状であってもよい。柱状体は、一方向に延在するストライプ状であってもよい。
また、以上においては、シリコンスペーサー１００に貫通電極１０２を設ける構成を例に説明したが、貫通電極１０２はシリコンスペーサー１００以外にも、種々の半導体チップの基板に適用可能である。
（実施例）
本実施例では、図１に示したシリコンスペーサー１００を図２（ａ）〜図２（ｃ）、図３（ｄ）〜図３（ｆ）、図４（ｇ）〜図４（ｈ）、および図５（ｉ）を用いて前述したプロセスにより作製した。なお、絶縁性厚膜１０３は、厚さ３００ｎｍのＳｉＯ2膜とした。また、ＳｉＮ膜１０５は、厚さ５０ｎｍの膜とした。貫通プラグ１０７はＣｕ膜とした。また、裏面研削後のシリコン基板１０１の厚さは２００μｍとした。貫通電極１０２を有するシリコンスペーサー１００は製造安定性が高く、良好な歩留まりで得ることができた。
（比較例）
本比較例では、通常行われるプロセスにより貫通電極を有するシリコンスペーサーを作製した。図８は、本比較例で作製したシリコンスペーサーの構成を模式的に示す断面図である。また、図９（ａ）〜図９（ｃ）、図１０（ｄ）〜図１０（ｆ）、および図１１（ｇ）〜図１１（ｈ）は、図８に示したシリコンスペーサー２００の製造工程を説明する断面図である。以下、実施例と異なる点を中心に本比較例で作製したシリコンスペーサーの作製手順を説明する。
まず、シリコン基板２０１の表面にフォトリソグラフィー技術を用いてレジストパターンを形成し、このレジストパターンをマスクとしてシリコン基板２０１をエッチングし、開口部（不図示）形成した。そして、レジストパターンを除去し、開口部が形成されたシリコン基板２０１の表面全面に絶縁膜２０３およびＳｉＮ膜２０５をこの順に成膜した。絶縁膜２０３は１０ｎｍのＳｉＯ2膜とした。また、ＳｉＮ膜２０５の膜厚も１０ｎｍとした。
つづいて、開口部を埋めるようにＣｕ膜２１９を成膜した（図９（ａ））。そして、シリコン基板２０１上のＣｕ膜２１９、ＳｉＮ膜２０５、および絶縁膜２０３をＣＭＰにより除去した。このとき、ＣＭＰの条件を選択し、露出するシリコン基板２０１の表面と貫通プラグ２０７の表面の位置とが揃うようにした（図９（ｂ））。
次に、シリコン基板２０１の表面にカバー膜として絶縁膜２０４を３００ｎｍ成膜した。そして、絶縁膜２０４上にレジストパターンを形成し、貫通プラグ２０７の上部に設けられた貫通プラグ２０７を選択的にエッチングし、開口部２３１を作製した（図９（ｃ））。
そして、図３（ｆ）〜図４（ｉ）を用いて前述した方法を用いて、貫通プラグ２０７に接続する第一のバンプ２１１を設け、第一のバンプ２１１側の面を接着材（不図示）および剥離層（不図示）を介して支持体２２５に固定した（図１０（ｄ））。
次に、シリコン基板２０１の裏面研削を行い、貫通プラグ２０７の表面を露出させた。その後、裏面Ｓｉエッチバックを行うことによりＳｉのみを後退させＣｕポスト２１０を形成する。（図１０（ｅ））。そして、裏面全面にカバー膜として絶縁膜２０６を成膜した。絶縁膜２０６は、１００ｎｍのＳｉＮ膜とした（図１０（ｆ））。そして、ＣＭＰにより貫通プラグ２０７の裏面の表面に設けられた絶縁膜２０６を選択的に除去し、貫通プラグ２０７を露出させた（図１１（ｇ））。そして、実施例の場合と同様に無電解めっきにより貫通プラグ２０７の露出面からＮｉ膜を成長させて、貫通プラグ２０７の周囲に第二のバンプ２１５を形成した（図１１（ｈ））。Ｎｉ膜の表面にＡｕのめっき膜を設けた。そして、支持体２２５を除去し、図８に示したシリコンスペーサー２００が得られた。
本比較例では、実施例の場合と異なり、絶縁性厚膜１０３を設けなかったため、貫通プラグ２０７と第一のバンプ２１１および第二のバンプ２１５とを絶縁するための絶縁膜２０４および絶縁膜２０６を設ける工程や、絶縁膜２０４を選択的にエッチングする工程、絶縁膜２０６を選択的に除去する工程がさらに必要となり、工程数が増加した。
本実施形態に係るシリコンスペーサーの構成を模式的に示す断面図である。 図１のシリコンスペーサーの製造工程を説明する断面図である。 図１のシリコンスペーサーの製造工程を説明する断面図である。 図１のシリコンスペーサーの製造工程を説明する図である。 図１のシリコンスペーサーの製造工程を説明する断面図である。 貫通電極の構成を模式的に示す図である。 本実施形態に係るシリコンスペーサーを用いた半導体装置の構成を模式的に示す断面図である。 比較例に係るシリコンスペーサーの構成を模式的に示す断面図である。 比較例に係るシリコンスペーサーの製造工程を説明する断面図である。 比較例に係るシリコンスペーサーの製造工程を説明する断面図である。 比較例に係るシリコンスペーサーの製造工程を説明する図である。
符号の説明
５ 貫通電極
１１ スペーサー
６０ 半導体装置
６１ 基板
６５ ボンディングワイヤ
６７ ボンディングワイヤ
７１ チップ
７２ チップ
７３ チップ
１００ シリコンスペーサー
１０１ シリコン基板
１０２ 貫通電極
１０３ 絶縁性厚膜
１０５ ＳｉＮ膜
１０７ 貫通プラグ
１０９ アンダーバンプメタル膜
１１１ 第一のバンプ
１１３ 段差
１１５ 第二のバンプ
１１７ 開口部
１１９ Ｃｕ膜
１２０ 接着材
１２１ レジスト膜
１２２ 剥離層
１２３ 開口部
１２５ 支持体
１３１ 凹部
２００ シリコンスペーサー
２０１ シリコン基板
２０３ 絶縁膜
２０４ 絶縁膜
２０５ ＳｉＮ膜
２０６ 絶縁膜
２０７ 貫通プラグ
２１０ Ｃｕポスト
２１１ バンプ
２１５ バンプ
２１９ Ｃｕ膜
２２５ 支持体

Claims (5)

  1. シリコン基板の一方の面に孔を設ける工程と、
    前記面および前記孔の内壁を覆う絶縁膜を形成する工程と、
    前記孔を埋め込むように導電膜を形成する工程と、
    前記導電膜を研磨またはエッチバックし、前記孔の外部に形成された前記導電膜を除去して前記絶縁膜を露出させるとともに前記孔に埋め込まれた前記導電膜の表面を前記面よりも前記シリコン基板の内部側に後退させて、導電プラグおよびリセス部を形成する工程と、
    前記導電プラグの後退面から金属膜を成長させ、前記リセス部を埋設するとともに前記孔の外部において拡径した形状のバンプを形成する工程と、
    前記シリコン基板の他方の面を研磨して前記導電プラグを露出させ、貫通電極を形成する工程と、
    を含み、
    前記導電プラグおよびリセス部を形成する工程において、前記導電膜の表面を前記シリコン基板の表面の内部まで後退させ、
    前記バンプを形成する前記工程は、前記導電プラグの表面および前記リセス部の側面にバリアメタル膜を形成し、前記バリアメタル膜を起点として前記金属膜を成長させる工程を有することを特徴とする貫通電極の製造方法。
  2. 請求項１に記載の貫通電極の製造方法において、
    導電プラグを形成する前記工程の後、
    前記一方の面の反対側の前記他方の面から前記シリコン基板を選択的に除去し、前記導電プラグの表面を露出させる工程と、
    露出した前記導電プラグの表面から別の金属膜を成長させ、裏面側バンプを形成する工程と、
    を含むことを特徴とする貫通電極の製造方法。
  3. 請求項１または２に記載の貫通電極の製造方法において、絶縁膜を形成する前記工程は、前記シリコン基板の前記一方の面にシリコン酸化膜を形成する工程を含むことを特徴とする貫通電極の製造方法。
  4. 請求項１乃至３のいずれか一項に記載の貫通電極の製造方法において、絶縁膜を形成する前記工程の後、導電膜を形成する前記工程の前に、前記孔の設けられた前記シリコン基板の前記一方の面にバリア膜を形成する工程を含むことを特徴とする貫通電極の製造方法。
  5. シリコン基板に、請求項１乃至４いずれか一項に記載の貫通電極の製造方法により貫通電極を形成する工程を含むことを特徴とするシリコンスペーサーの製造方法。
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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI254995B (en) * 2004-01-30 2006-05-11 Phoenix Prec Technology Corp Presolder structure formed on semiconductor package substrate and method for fabricating the same
KR100682238B1 (ko) * 2004-12-30 2007-02-15 매그나칩 반도체 유한회사 반도체 칩 모듈 제작방법
US7863187B2 (en) * 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US20070212865A1 (en) * 2006-03-08 2007-09-13 Craig Amrine Method for planarizing vias formed in a substrate
JP2007311385A (ja) * 2006-05-16 2007-11-29 Sony Corp 半導体装置の製造方法および半導体装置
JP5117698B2 (ja) * 2006-09-27 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置
JP5231733B2 (ja) * 2006-11-27 2013-07-10 パナソニック株式会社 貫通孔配線構造およびその形成方法
JP2009049371A (ja) * 2007-07-26 2009-03-05 Sharp Corp 窒化物系化合物半導体発光素子およびその製造方法
US20090026486A1 (en) * 2007-07-26 2009-01-29 Sharp Kabushiki Kaisha Nitride based compound semiconductor light emitting device and method of manufacturing the same
JP5089336B2 (ja) * 2007-10-29 2012-12-05 新光電気工業株式会社 パッケージ用シリコン基板
CN101587856B (zh) * 2008-05-20 2010-12-22 中芯国际集成电路制造(上海)有限公司 改善刻蚀工艺中围墙与刻面问题的方法
JP5455538B2 (ja) * 2008-10-21 2014-03-26 キヤノン株式会社 半導体装置及びその製造方法
TWI380421B (en) * 2009-03-13 2012-12-21 Advanced Semiconductor Eng Method for making silicon wafer having through via
JP5574639B2 (ja) * 2009-08-21 2014-08-20 三菱電機株式会社 半導体装置およびその製造方法
US20110042803A1 (en) * 2009-08-24 2011-02-24 Chen-Fu Chu Method For Fabricating A Through Interconnect On A Semiconductor Substrate
CN102238813A (zh) * 2010-04-29 2011-11-09 南亚电路板股份有限公司 印刷电路板及其制作方法
TW201145493A (en) * 2010-06-01 2011-12-16 Chipmos Technologies Inc Silicon wafer structure and multi-chip stack structure
CN102290397A (zh) * 2010-06-17 2011-12-21 南茂科技股份有限公司 硅晶圆结构及多晶粒的堆栈结构
JP5730654B2 (ja) * 2010-06-24 2015-06-10 新光電気工業株式会社 配線基板及びその製造方法
US8697569B2 (en) 2010-07-23 2014-04-15 Tessera, Inc. Non-lithographic formation of three-dimensional conductive elements
US8039385B1 (en) * 2010-09-13 2011-10-18 Texas Instruments Incorporated IC devices having TSVS including protruding tips having IMC blocking tip ends
JP5671317B2 (ja) * 2010-12-07 2015-02-18 キヤノン株式会社 貫通電極基板及びその製造方法
US8390130B1 (en) * 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
CN102592993B (zh) * 2011-01-11 2014-09-24 中国科学院微电子研究所 提高后栅工程金属插塞化学机械平坦化工艺均匀性的方法
US20120193809A1 (en) * 2011-02-01 2012-08-02 Nanya Technology Corp. Integrated circuit device and method for preparing the same
KR101801137B1 (ko) * 2011-02-21 2017-11-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101889506B1 (ko) * 2011-12-29 2018-08-20 에스케이하이닉스 주식회사 반도체 장치 및 그의 제조방법
JP5838833B2 (ja) * 2012-01-30 2016-01-06 富士通セミコンダクター株式会社 半導体装置の製造方法
KR101867961B1 (ko) 2012-02-13 2018-06-15 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
KR101896517B1 (ko) 2012-02-13 2018-09-07 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
US8519516B1 (en) * 2012-03-12 2013-08-27 Micron Technology, Inc. Semiconductor constructions
CN103378031B (zh) * 2012-04-20 2016-02-03 南亚科技股份有限公司 半导体芯片与封装结构以及其形成方法
KR101992352B1 (ko) 2012-09-25 2019-06-24 삼성전자주식회사 반도체 장치
US9865524B2 (en) * 2013-04-08 2018-01-09 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming conductive vias using backside via reveal and selective passivation
JP2015185754A (ja) * 2014-03-25 2015-10-22 株式会社東芝 半導体装置
TWI656566B (zh) 2015-08-28 2019-04-11 聯華電子股份有限公司 半導體結構以及其製作方法
CN110246799B (zh) * 2018-03-07 2021-06-25 长鑫存储技术有限公司 连接结构及其制造方法、半导体器件

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01258457A (ja) * 1988-04-08 1989-10-16 Nec Corp 半導体集積回路の実装構造およびその製造方法
US5508561A (en) * 1993-11-15 1996-04-16 Nec Corporation Apparatus for forming a double-bump structure used for flip-chip mounting
JP4011695B2 (ja) * 1996-12-02 2007-11-21 株式会社東芝 マルチチップ半導体装置用チップおよびその形成方法
JP3920399B2 (ja) * 1997-04-25 2007-05-30 株式会社東芝 マルチチップ半導体装置用チップの位置合わせ方法、およびマルチチップ半導体装置の製造方法・製造装置
US6294455B1 (en) * 1997-08-20 2001-09-25 Micron Technology, Inc. Conductive lines, coaxial lines, integrated circuitry, and methods of forming conductive lines, coaxial lines, and integrated circuitry
US6114240A (en) * 1997-12-18 2000-09-05 Micron Technology, Inc. Method for fabricating semiconductor components using focused laser beam
JP3397689B2 (ja) * 1998-06-01 2003-04-21 株式会社東芝 マルチチップ半導体装置およびその製造方法
US6246587B1 (en) * 1998-12-03 2001-06-12 Intermedics Inc. Surface mounted device with grooves on a termination lead and methods of assembly
TW442873B (en) * 1999-01-14 2001-06-23 United Microelectronics Corp Three-dimension stack-type chip structure and its manufacturing method
US6462414B1 (en) * 1999-03-05 2002-10-08 Altera Corporation Integrated circuit package utilizing a conductive structure for interlocking a conductive ball to a ball pad
JP4278806B2 (ja) * 1999-12-13 2009-06-17 イビデン株式会社 多層プリント配線板及び多層プリント配線板の製造方法
US6379982B1 (en) * 2000-08-17 2002-04-30 Micron Technology, Inc. Wafer on wafer packaging and method of fabrication for full-wafer burn-in and testing
JP3599325B2 (ja) 2001-02-09 2004-12-08 株式会社フジクラ 基板の貫通電極形成方法および貫通電極を有する基板
EP1419526A2 (en) * 2001-08-24 2004-05-19 MCNC Research and Development Institute Through-via vertical interconnects, through-via heat sinks and associated fabrication methods
US6696757B2 (en) * 2002-06-24 2004-02-24 Texas Instruments Incorporated Contact structure for reliable metallic interconnection
JP2004071719A (ja) * 2002-08-02 2004-03-04 Sony Corp インターポーザおよびその製造方法、並びに電子回路装置およびその製造方法
US6903442B2 (en) * 2002-08-29 2005-06-07 Micron Technology, Inc. Semiconductor component having backside pin contacts
JP3908146B2 (ja) * 2002-10-28 2007-04-25 シャープ株式会社 半導体装置及び積層型半導体装置
JP2004221350A (ja) * 2003-01-15 2004-08-05 Seiko Epson Corp 半導体チップ、半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器
JP2004311948A (ja) * 2003-03-27 2004-11-04 Seiko Epson Corp 半導体装置、半導体デバイス、電子機器、および半導体装置の製造方法
JP2004297019A (ja) * 2003-03-28 2004-10-21 Seiko Epson Corp 半導体装置、回路基板及び電子機器
US7494925B2 (en) * 2004-02-23 2009-02-24 Micron Technology, Inc. Method for making through-hole conductors for semiconductor substrates
KR100772920B1 (ko) * 2006-02-20 2007-11-02 주식회사 네패스 솔더 범프가 형성된 반도체 칩 및 제조 방법
KR20090101435A (ko) * 2006-12-25 2009-09-28 로무 가부시키가이샤 반도체 장치
KR100986296B1 (ko) * 2008-09-05 2010-10-07 삼성전기주식회사 반도체 패키지 및 그 제조 방법

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